JPS5917462B2 - デイジタル計算機におけるマイクロプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル電子計算機の動作システムに関し、
詳細にはプログラムにより決定されるマクロインストラ
クシヨンを実行するためにマイクロプログラミングを使
用するそのような動作システムに関する。

制御用の論理マトリクスを有する計算機および制御用に
マイクロプログラミングを有する計算機がこれまでに提
案されている。

（１）制御のために論理マトリクスを使用する計算機で
はマクロインストラクシヨンのオペレーテイングコード
がそれにより条件づけられる以降のステータスを通じて
展開する論理マトリクスへの入力を与える。

この論理マトリクスの出力はオペレーテイングコード以
外のマクロインストラクシヨンを実行するに必要なマク
ロインストラクシヨンの部分をとり出すに必要なコマン
ドを与える。マクロインストラクシヨンに含まれる情報
はこの論理マトリクスがマクロインストラクシヨンをと
り出し実行する様式を条件づける。論理マトリクスの構
成は固定されている。すなわち、計算機のユーザがオペ
レーテイングコードを変えたいとき、あるいは異つた付
加的マクロインストラクシヨンを与えたいときには論理
マトリクス全体を変更しなければならない。一般にこの
変更に必要な費用と時間は問題である。これは通常論理
マトリクスは計算機内に配置されるモジユラユニツト形
には構成されずむしろ計算機の内容に従つて任意的に配
置された複数の論理回路で形成されるという事実のため
に上記の問題はさらに重大な欠点となる。（２）マィク
ロプログラムド計芹機では、マクロインストラクシヨン
のオペレーテイングコードは一組のマイクロインストラ
クシヨンからなるマイクロプログラムを含む読取専用の
メモリ（またはプログラム可能な読取専用メモリ）への
アドレスを与える。

それ故、各マクロインストラクシヨンをとり出して実行
するために別のマイクロプログラムが用いられる。この
システムは各マクロインストラクシヨンと共に用いられ
るマイクロプログラムが読取専用メモリを交換すること
により変えられるために（１）の構成よりも融通性があ
る。しかしながら経験によれば、従来のマイクロプログ
ラミング回路はその総合的な有用性を制限するような多
くの制限を有することがわかつた。例えば、各マクロイ
ンストラクシヨンのオペレーテイングコードは一般に、
読取専角メモリにアドレスを与えると共に特定の制御機
能を行うハードワイヤドデコーダ回路によりデコードさ
れる。

このデコーダ回路は一般に計算機全体に使用される論理
回路の形（ハードウエア）をとる。読取専用メモリを置
きかえることにより特定のオペレーテイングコードに関
係するマイクロプログラムを変更することは可能である
が、このオペレーテイングコード用のデコーダ回路を簡
単且つ便利に変更することは不可能である。ある種のマ
イクロプログラムド計算機では新しいマクロインストラ
クシヨンと新しいそれに対応するマイクロプログラムを
加えることにより性能を向上させることは可能であるか
もしれない。しかしながら、この新しいマクロインスト
ラクシヨンのオペレーテイングコードはデコーダ回路に
高価で時間のかかる変更を行わないかぎりデコードされ
得ない。さらに、マイクロプログラミングメモリは夫々
特定のマクロインストラクシヨンをとり出して実行する
に必要な一組の別々のマイクロプログラムを記憶するた
めに大容量のものとしなければならない。本発明はマイ
クロプログラムド計算機に有効である。

すなわち一つのマイクロプログラムで一組のマクロイン
ストラクシヨンを行うに適している。本発明によれば各
マクロインストラクシヨンに関連してマイクロプログラ
ムによりそれを行うに必要な情報を含むデイジタルワー
ドを記憶するためのメモリが設けられる。このデイジタ
ルワードに含まれる情報は一つのマイクロプログラムが
１以上のマクロインストラクシヨンの少くとも一部を行
うことの出来るようにマイクロプログラムに含まれる情
報を補う。従来技術の前述の欠点をさらに克服するため
に、本発明はまた夫々オペレーテイングコードまたはフ
アンクシヨンコードをもつ一組のマクロインストラタシ
ヨンを行うようになつたデイジタルコンピユータのオペ
レーテイングシステムを制御するための改善された装置
を提供する。

これらマクロインストラクシヨンはフエツチフエーズ（
取り出し相）と実行相とをもつ一つのマイクロプログラ
ムにより行われる。本発明のこの特徴によれば、そのよ
うなコンピユータは各マクロインストラクシヨンに関連
してマイクロプログラムのフエツチ相において必要なマ
クロインストラクシヨンはついての情報を含むフエツチ
デイジタルワードを記憶するための読取専用メモリのよ
うな第一メモリを備える。

例えばこのフエツチデイジタルワードはマクロインスト
ラクシヨンがコンピユータの特定の動作モードにおいて
解釈され実行されうるかどうかを指示する。またこれは
マクロインストラクシヨンの長さとそれを実行するため
にその種々のフイールドの必要な条件とを指示する。本
発明の一つの有利な特徴によればこのフエツチデイジタ
ルワードはまた第一メモリに記載された実行デイジタル
ワードのアドレスを含む。この実行デイジタルワードは
実行相において要求されるマクロインストラクシヨンに
ついての情報を含む。

そのような情報は一群の密接に関係したオペレーシヨン
のどれがそのマクロインストラクシヨンの実行のため行
われねばならぬかを確認出来る。例えば、マクロインス
トラクシヨンが２進減算を要求するとすれば、この実行
デイジタルワードはマイクロプログラムが２進および１
０進の減算の両方を行うため与えられる間に２進または
１０進減のどちらが要求されるかを指示する。さらに、
この実行デイジタルワードはマイクロプログラムの実行
相において第一マクロインストラクシヨンのアドレスを
与える。本発明のこの特徴によれば、フエツチ相におい
て使用されるフエツチマイクロインストラクシヨンおよ
び実行相において使用される実行マイクロインストラク
シヨンの形でマイクロプログラムを記憶するための第二
メモリが設けられる。

デコーダ装置がこれらデイジタルワードとマイクロイン
ストラクシヨンを受ける。制御装置がオペレーテイング
コードのような実行されるべきマクロインストラクシヨ
ンの少くとも一部を記憶する。第一時間ペリオドにおい
てこのオペレーテイングコードに応じ実行されるべきマ
クロインストラクシヨンに対応するフエツチデイジタル
ワードが第一メモリからデコーダ装置に移される。この
ペリオドにおいてフエツチマイクロインストラクシヨン
は第二メモリからデコーダ装置に移されてマクロインス
トラクシヨンがメモリからとり出され適当なレジスタに
記憶される。第二時間ペリオドにおいて、実行されるべ
きマクロインストラクシヨンに対応する実行デイジタル
ワードが第一メモリからデコーダ装置に移される。

このペリオドにおいて、実行マイクロインストラクシヨ
ンがマクロインストラクシヨンの実行のため第二メモリ
からデコーダ装置に移される。上述の装置は多くの重要
な利点を与える。各マクロインストラクシヨンについて
の情報を含むデイジタルワードを記憶するメモリを与え
ることにより、コンピユータを動作させるに必要なマイ
クロプログラムの数は大幅に減少する。フエツチデイジ
タルワードを適当にフオーマツト化することにより、コ
ンピユータにより使用されるマクロインストラクシヨン
のすべてについて一つのフエツチマイクロプログラムを
用いることが可能である。さらに、所要の実行相マイク
ロプログラムの数も大幅に減少出来る。例えば、コンピ
ユータが１０進加算と２進加算の演算を行うためのマク
ロインストラクシヨンを含むとすれば、１０進減算と２
進減算の夫々の演算が第一メモリに記憶された実行デイ
ジタルワードの適当なフオーマツト化と共に一つの実行
相マイクロプログラムで処理出来る。さらに、フエツチ
および実行デイジタルワードの使用によりマイクロプロ
グラムのフエツチおよび実行相の別々のアドレスづけが
便利になる。マクロインストラクシヨンのフエツチおよ
び実行デイジタルワードを含むためのそのような補助メ
モリのモジユラの例はさらにオペレーテイングコードの
、従つてコンピユータによりとり出され実行されるマク
ロインストラクシヨンの容易な増加または変更が可能で
ある。第１図において、本発明により構成されたコンピ
ユータオペレーテイングシステムの一つの好適な形は基
本的に制御ユニツト１とタイミングユニツト１Ａからな
る。

本発明はオペレーテイングシステムまたは制御システム
に関するから、このコンピユータの他の部分は省略して
ある。しかしながら、この制御がコンピユータの他の部
分と協働するし方は当業者には明らかである。タイミン
グユニツト１Ａはタイミング回路ＴＣとタイミング回路
ＴＮからなる。

タイミング回路ＴＣはワンシヨツトマルチパイプレータ
のようなパルス発生器からパルスを受ける複数の中間タ
ツプを有する遅延線として設計出来る。

この遅延線はそれが周期的に一連のタイミングパルスを
発生するように外部からのスタート信号または遅延線そ
れ自体からのフイードバツク信号により制御される。ま
た発振器が基本周波数を発生するために使用され、この
周波数が必要なタイミングパルスを得るために双安定マ
ルチバイブレータにより分割される。

タイミング回路ＴＣの動作は各タイミングサイクルの終
りのストツプコマンドにより停止される。ケーブルＴ，
，Ｔ２、・・・Ｔｎ上の選ばれたタイミングパルスはコ
ンピユータ内の数個の回路に直接に送られ、そこでこれ
らはＡＮＤゲートのような論理ゲートの開放を周期的に
制御する。

他のタイミングパルスがケーブルＴＣｌ，ＴＣ２、・・
・ＴＣＮを介してタイミング回路ＴＮに加えられる。タ
イミングユニツトＴＮは制御ユニツト１からケーブルＤ
ｌ，Ｄ，、・・・ＤＮを介して複数のマイクロコマンド
を受ける。

このタイミングユニツトはＡＮＤゲートのような複数の
論理ゲートからなり、そして必要あればフリツプフロツ
プあるいはＮＯＲまたはＮＡＮＤのような他のゲートか
らなつてもよい。これらゲートは適当な幅と互いに位相
関係をもつタイミングをとられたマイクロコマンドをつ
くりためにケーブルＴＣｌ−ＴＣＮから入るタイミング
パルスによりケーブルＤ，−ＤＮを介して受信されるマ
イクロコマンドのタイミングをとる。タイミングをとら
れたマイクロコマンドはケーブルＣＴｌ・・・ＣＴＮを
介して制御ユニツ口を含むコンピユータの数個の部分に
分配される。

これらマイクロコマンドがコンピユータに分配されるし
方はコンピユータの特定の設計によりきまりそして当業
者には明らかである。第１図において、丸印はＡＮＤゲ
ートまたはＡＮＤゲート群を、そしてこの丸印に接続す
る矢印は、ケーブルＴ，・・・ＴＮの一つを介してタイ
ミング信号をあるいはケーブルＣＴｌ・・・ＣＴＮの一
つを介して適当にタイミングをとられたマイクロコマン
ドを受ける入力導体を示す。

これらマイクロコマンドがコンピユータ内のこれら論理
ゲートを適正に動作させるためつくられねばならぬこと
は制御ユニツトの動定についての以降の説明から明らか
となるであろう。制御ユニツト１は読取専用メモリ（Ｒ
ＯＳ）２からなる。

点線Ｃ１で示す残りのコンポーネントはＲＯＳ２を制御
する回路である。この回路はデコーダ回路４に情報を与
える出力レジスタ（ＲＯＲ）３を示す。ＲＯＳ２へのア
クセスはアドレスレジスタ（ＲＯＳＡＲ）５、補助アド
レスレジスタ（ＲＯＳＡＲｌ）６およびインクレメンタ
回路７を介して与えられる。ＲＯＳ２は長さ２０ビツト
であるとよいマイクロワードまたはマイクロインストラ
クシヨンを含む。

これらマイクロインストラクシヨンは、コンピユータを
制御しプログラムまたはマクロインストラクシヨンのシ
ーケンスにより動作するマイクロプログラムとして組織
化される。ＡＮＤゲート群９−１６は制御ユニツトに関
連した通信チヤンネルの上の信号のトランスフアを制御
する。各ゲート群はケーブルＴ１・ ・Ｔｎの一つを
介して入るタイミング信号またはケーブルＣＴ，・ＣＴ
Ｎの一つを介して入る特定のマイクロコマンドにより制
御される。例えばゲート群１２，１３，１６はタイミン
グ信号で制御されゲート群９，１０，１１，１４，１５
はタイミングをとられたマイクロコマンドで制御される
。

各ゲート群はその入力に一本の線で表わされて以降の説
明でチヤンネルと呼ぶ一組の線上の複数の適当な信号を
受け、そして開かれるとその出力にそれらを出す。２進
形式で予め選ばれたＲＯＳのアドレスを表わす信号群が
論理ゲートによつては条件づけられないチヤンネル８に
入れられる。

ＲＯＳのアドレスは適当なコンピユータのコンソールの
キー（図示せず）の設定により行われる開始により、ま
たはタイミング回路ＴＣを作動させるスタートボタンを
押すことにより得られる。チヤンネル８上のアドレスは
ＲＯＳＡＲレジスタ５に入れられ、そしてゲート群１２
がタイミングパルスにより開くと直ちにＲＯＳ２がアド
レスづけされてマイクロインストラクシヨンが読取られ
る。このマイクロインストラクシヨンはゲート群１６を
通り移されてＲＯＲレジスタ３な入る。

レジスタ３の出力に出るこのマイクロインストラクシヨ
ンはデコーダ回路４でデコードされる。デコードされた
信号はタイミングをとられたマイクロコマンドに変換の
ためタイミングユニツトＴＮに移される。レジスタ５に
含まれるＲＯＳアドレスはいくつかの方法で更新される
。

このアドレスがゲート群１３、レジスタ６およびゲート
群１４を通じて移されるならば、インクレメンタ７で１
だけ増加される。この増加したアドレスはチヤンネル１
７とゲート群１１を通つてレジスタ５に再び入る。また
、このアドレスはレジスタ３に記憶されたマイクロイン
ストラクシヨンから得られそしてチヤンネル１８とゲー
ト群１５を通じインクレメンタ７に加えられる適当な因
子Ｋだけ増加することが出来る。さらに、一つの新しい
アドレスがレジスタ３内に記憶されたマイクロインスト
ラクシヨンにより得られる。

この結果はレジスタ３内に記憶されたある数のビツトを
チヤンネル１８とゲート群１０を介してレジスタ５に移
すことにより得られる。ＲＯＳ２はまたゲート群９によ
り制御されるチヤンネル１９を通じてアドレスづけされ
うる。入力チヤンネル１９によりレジスタ５にはＡレジ
スタ（図示せず）のようなコンピユータのオペレーテイ
ングシステム内のワーキングレジスタの一つの内容が入
りうるようになる。このコンピユータはＡレジスタの内
容がオペレーテイングシステムの他のレジスタまたは主
メモリからおよび周辺または外部ユニツトから入るよう
に設計出来るから、ＲＯＳ２はコンピユータのフレーム
内の任意のデータ源またはコンピユータに接続される任
意のデータ源を用いることによりアドレスづけ出来る。
この制御ユニツトの並列性を次に説明する。ＲＯＳアド
レスのビツトの長さはアドレスづけしなければならない
メモリ信号の数に関係しそしてＲＯＳ２から出るマイク
ロワードの長さには無関係である。例えば、これらアド
レスは約６４．０００のメモリ位置のアドレスづけが可
能な１６ビツトの長さをもつことが出来る。それ故、レ
ジスタ５内のＲＯＳアドレスを入れるに用いられるチヤ
ンネルは１６本の線をもちレジスタ５と６は１６個のメ
モリセルを有する。

しかしながら、レジスタ３内のセルの数はＲＯＳ２から
読取られるマイクロワードのビツト数に等しく、例えば
２０ビツトである。ＲＯＳアドレスがレジスタ３に記憶
されたマイクロワードから得られると、２０ビツト中の
１６ビツトのみがアドレスとして使用されてチヤンネル
１８を介しレジスタ５に移される。

本発明の好適な実施例によればＲＯＳ２に小さいトラン
スコードメモリ２０が関連づけられる、好適にはメモリ
２０はＲＯＳ２．と同じ並列性をもち、これは同じ回路
技術によりつくられる。

それ故両メモリに記憶されるマイクロワードの長さは２
０ビツトである。メモリ２０は夫々長さ２０ビツトのト
ランスコードデイジタルワードをもつ例えば２５６のメ
モリ位置をもつ。点線Ｃ２で示すものはメモリ２０を制
御するための制御回路である。

メモリ２０内のトランスコードヂイジタルワードは８ビ
ツトアドレスレジスタ２５によりアドレスづけされる。
レジスタ２５に記憶された信号からのメモリ２０のアド
レスづけはタイミングをとられたマイクロコマンドで作
動されるゲート群２１を通じて制御される。これらトラ
ンスコードデイジタルワードは適当な制御を行うためあ
るいはＲＯＳ２に記憶されたマイクロインストラクシヨ
ンを変更するためにフエツチおよび実行マイクロプログ
ラムにより夫々行われるマクロインストラクシヨンのフ
エツチ相と実行相において用いられる。このためこれら
トランスコードデイジタルワードはゲート群２２と２３
を通じてデコーダ回路４に加えられる。ゲート群２２と
２３は一般的にトランスコードデイジタルワードが全部
または部分的に次の時点で複数のタイミングをとられた
マイクロコマンドの制御のもとで加えられることを示す
ためのものである。少くともトランスコードデイジタル
ワードの一部がチヤンネル２６とゲート群２７を通じＲ
ＯＳ２のアドレスづけのためＲＯＳＡＲレジスタ５に入
れられる。

レジスタ２５にはゲート群２８を通じてコンピユータオ
ペレーテイングシステムのレジスタＢ（図示せず）から
移される情報が入りそこでマクロインストラクシヨンの
オペレーテイングコードが保持される。

また本発明の他の特徴によれば、レジスタ２５にはチヤ
ンネル２４とゲート群２９を通じてトランスコードデイ
ジタルワードからの情報が入る。事実、殆んどの場合、
マイクロインストラクシヨンに関連したフエツチおよび
実行マイクロプログラムを行うに必要なすべての情報は
メモリ２０の改善された利用を達成するために領えば２
０ビツトより長い一つのデイジタルトランスコードワー
ドに含まれることが出来、そしてそのようなメモリの並
列性を減少するためにそのような情報を二つのデイジタ
ルワードに分配するとよい。

メモリ２０の出力における第一および第二デイジタルワ
ードに与えられるすべての情報を記憶するレジスタの配
置を避けるために第二ワードに含まれる情報は例えば実
行相のようなマイクロプログラムの第二相に関係づけら
れそしてそのような第二相の始めにメモリ２０から読取
られる。制御ユニツト１の動作は次の通りである。

基本的にはこの制御ユニツトはそのコンピユータ用のプ
ログラムに示されたマクロインストラクシヨンを行う一
群のマイクロインストラクシヨンを行う。

一つのマクロインストラクシヨンを行うために、そのオ
ペレーテイングコードがＲＯＳ２に記憶されたマイクロ
プログラムルーチンによりゲート群２８を通じてレジス
タ２５に入れられる。

レジスタ２５内のオペレーテイングコードはメモリ２０
内の２０ビツトフエツチトランスコードデイジタルワー
ドのアドレスとして用いられる。このフエツチデイジタ
ルワードのはじめの１２ビツトはゲート群２２と２３を
通じてデコーダ４に加えられる。残りの８ビツトは例え
ばフエツチ相であるこのマイクロプログラムの第一相ペ
リオドにおいてチヤンネル２４上に維持される。これら
８ビツトは第二相において使用されるべきメモリ２０内
の他のデイジタルワードを選択するためのアドレスとし
て用いられる。メモリ２０から読まれた第一のトランス
コードデイジタルワードはデコーダ４を条件づけること
によりＲＯＳ２の読みであるフエツチマイクロインスト
ラクシヨンの情報内容を補う。ＲＯＳ２内のマイクロプ
ログラムのフエツチ相においておよびマイクロプログラ
ム自体のコマンドにより、ゲート群２９に開きレジスタ
２５が実行されているマクロインストラクシヨンに関連
したメモリ２０内の他のワードのアドレスを記憶する。
ゲート群２１が開くと直ちにこの第二ワードはメモリ２
０から読取られて制御ユニツトによりデコーダ４に条件
づけあるいはチヤンネル２６とゲート群２７を通じて−
ＲＯＳ２を適当にアドレスづけするために用いられる。
各オペレーテイングコード用のメモリ２０内の第一デイ
ジタルワードの好適なフオーマツト化は次の通りである
。

ビツトＯ〜３ フォーマッチインク 各ビツトはマクロインストラクシヨンが、コンピユータ
の特定の動作モードにおいてほん訳され実行されるべき
かどうかを確認する。

例えばはじめのモードではすべてのマクロインストラク
シヨンが実行される。プリビレジ（Ｐｒｉｕｉｌｅｇｅ
ｄ）モードまたはスーパバイザ（ＳｕｐｅｒｕｉｓＯｒ
）モードでは或るインストラクシヨンは実行されない。
ブランチインストラクシヨン中には一つのビツトはその
ブランチが絶対であるかまたは相対であるかを特定しな
ければならない。ビツト４〜５ インストラクシヨンの
長さこれらビツトはキヤラクタ内のマクロインストラク
シヨンの長さを限定し、それによりマイクロプログラム
がいくつのキヤラクタが主メモリから読取られるべきか
そしてどのワーキングレジスタにそれらキヤラクタが記
憶されるべきかを知る。

ビツト６〜８ フイールドの確認マクロインストラクシ
ヨンはしばしばオペレーテイングコードだけでなく他の
、例えばフアンクシヨンコードの補助のような他のフイ
ールドによつても限定されるから、十群のコンピユータ
中の一つのコンピユータがあるフイールドが確認された
内容をもつならばあるオペレーテイングコードをもつあ
るインストラクシヨンを実行する。

異つたフイールド内容をもつマクロインストラクシヨン
はそのコンピユータ群の内の大きなコンピユータによつ
てのみ実行されうるかあるいは不適当と考えられる。こ
れらビツトはビツトＯ〜４により与えられる情報を補う
。ビツト９ セグメントバイオレーシヨン（ＵｉＯｒａ
−ＴｉＯｎ）（実行バイオレーシヨン）ビツト９が１に
セツトされるならマクロインストラクシヨンはジアップ
を与え、コンピユータはジアップアドレスが適当なメモ
リセグメント内にまだあることを確めねばならない。

メモリセグメンテーシヨンの概念は周知のインストラク
シヨンでありデータは共通の特性に従つて群化されたメ
モリ内に記憶される。典型的には２セグメント組織であ
り一つは読取られ実行（例えばインストラクシヨン）さ
れねばならぬか消されない情報についてであり、もう一
つは読取られるか消去されそして再び書込まれねばなら
ぬがほん訳はされない（例えばデータ）情報についてで
ある。他のデータ、例えばトランスコードテーブルは読
取られるだけでほん訳消去はされない。ビツト１０セグ
メントバイオレーシヨン（書込バイオレーシヨン）：こ
のビツトが１にセツトされるとマクロインストラクシヨ
ンは主メモリ内の書込動作を要求し、そしてコンピユー
タはメモリアドレスが書込みを許された適正なセグメン
トに指定することを確めねばならない。

ビツトビツト１１アドレスシラブルをもつインストラク
シヨンこのビツトが１とされるとインストラクシヨンの
フイールドはオペランドアドレスではなく真のアドレス
および他の情報を含むメモリゾーンのアドレスである。

ビツト１２〜１９メモリ２０内の第二デイジタルワード
のアドレス各オペレーテイングコード用のメモリ２０内
の第二デイジタルワードの好適なフオーマツト化は次の
通りである。

ビツト０〜３ フォーマッチインクピットこれらビツト
はマクロインストラクシヨンが例ぇば減算（２進または
１０進）および加算（２進または１０進）のような関連
した演算群内の特定の演算を要求する。

ビツト４〜１９実行相ポインタ これらビツトは実行マイクロプログラムの第一マイクロ
インストラクシヨンをアドレスづけする。

この実施例をさらに理解するためにメモリ２０を用いる
マイクロプログラムド制御ユニツトによるインストラク
シヨン フエツチングの一例を述べる。フエツチングを
スタートするために一つのマイクロプログラム内の第一
マイクロインストラクシヨンの固定アドレスがチヤンネ
ル８を介してＲＯＳＡＲレジスタ５に入れられる。

このマイクロプログラムは実行されるべき特定のプログ
ラムに属するコンピユータデータのワーキングレジスタ
に入る。このプログラムは要求される計算を完了するた
めに実行されねばならない多数のマクロインストラクシ
ヨンを含む。このプログラムに属するデータ（例えば実
行モダリテイ（ＭＯｄａｌｉｔｙ）（ネーチブモード（
ＮａｔｉｕｅｍＯｄｅ）またはエミユレーシヨンモード
（ＥｍｕＩａｔｉＯｎｍＯｄｅ）およびこのプログラム
中の第一インストラクシヨンのアドレス）が入れられて
しまうと、このプログラムの第一マクロインストラクシ
ヨンのフエツチングが始まる。制御ユニツト１はこのフ
エツチングマイクロプログラムの第一マイクロインスト
ラクシヨンのアドレスをＲＯＳＡＲレジスタ５に入れる
。

このマクロインストラクシヨンの第一キヤラクタ（例え
ばオペレーテイングコード）はコンピユータメモリから
読取られ、適当なワーキングレジスタＢに入れられそし
てゲート群２８を通じてレジスタ２５に移される。ゲー
ト群２１が開くと同時にオペレーテイングコードに対応
する第一デイジタルワードがメモリ２０から読取られ、
そしてゲート群２２と２３を通じて移されるとこのマク
ロインストラクシヨンの残りをフエツチするためＲＯＳ
２内のマイクロプログラムと共働出来るようになる。さ
らに詳細には、メモリ２０から読取られたワードはデコ
ーダ４に移されそしてそのワードの内容とＲＯＳ２．内
のマイクロインストラクシヨンとによりきまるマイクロ
コマンドを発生するためのパラメータとして用いられる
。この構成の一つの利点はフオーマツトに関係なくコン
ピユータに与えられるすべてのマクロインストラクシヨ
ンをほん訳するために一つのフエツチングマイクロプロ
グラムが使用出来るということである。

言い換えるとマクロインストラクシヨンが異つたバイト
長さをもちそして異つたほん訳を必要とする異つたフイ
ールドをもつ場合でも一つのマイクロプログラムですべ
てのインストラクシヨンをフエツチしそれらを実行のた
めの条件にする。フエツチデイジタルワードからのデコ
ードされた情報が出るとすぐにＲＯＳ２内のマイクロプ
ログラムが或る制御を行う。

まず、トランスコードデイジタルワードのビツトＯ〜３
が、マクロインストラクシヨンが実行されうることを保
証するため検出されるのであり、すなわち、このコンピ
ユータが実行を許す特定のオペレーテイングモードとな
る。このマクロインストラクシヨンが実行されえないな
らば、除外信号が発生される。この信号は適当な決定を
とるためのスーパビザリ（Ｓｕｐｅｒ−ＵｉｓＯｒｙ）
プログラムのインターベンシヨン（Ｉｎｔｅｒｕｅｎｔ
ｉＯｎ）を行うＯもし、トランスコードデイジタルワー
ドのビツト０〜３によるモニタ動作の結果が正であれば
、マイクロプログラムはフエツチ相で進む。

マクロインストラクシヨンの種々のバイトは主メモリか
ら読取られそして適当なワーキングレジスタに入れられ
る。この動作はマクロインストラクシヨンのすべてがフ
エツチされるまでトランスコードデイジタルワード内に
ある情報の制御のもとで続く。

この期間中、さらに特定のテスト、例えば実行バイオレ
ーシヨンテスト、書込バイオレーシヨンテスト等がマイ
クロプログラムにより課せられる。マクロインストラク
シヨンのフエツチング中、マイクロプログラムの適当な
マイクロインストラクシヨンがゲート群２９を開いてト
ランスコードデイジタルワードの８ビツトをレジスタ２
５に入れる。

これらビツトは、メモリ２０から読取られてゲート群２
２，２３を介してデコーダ４に移される第二デイジタル
ワード用のアドレスとして作用する。さらに、第二デイ
ジタルワードのビツトの内の１６個がチヤンネル２６と
ゲート群２７を介してＲＯＳＡＲレジスタ５に移される
。これらビツトはＲＯＳ２内のマイクロプログラムの第
二相の第一マイクロインストラクシヨンのアドレスとし
て作用し、この相は好適には実行相と一致する。第二デ
イジタルワードの残りの４ビツトは複数のマクロインス
トラクシヨンが一つの実行相マイクロプログラムにより
実行されるようにデコーダ４により用いられる。例えば
、コンピユータの内部デコール（ＩｎｔｅｒｉＯｒＤｅ
ｃＯｒ）（コンピユータ内のマイクロプログラムにより
コンピユータ内で行われうるマクロインストラクシヨン
群がしばしば内部デコールと呼ばれる）が算術ユニツト
により実行される１０進加算、２進加算、１０進減算、
２進減算用のマクロインストラクシヨンを含むならば、
一つの実行相マイクロプログラムでこれら２進演算を実
行することが出来る。減算から加算を区別する特定のマ
イクロコマンドは第二トランスコードデイジタルワード
内の情報から得られる。例えばデイジタルワードのビツ
トＯ〜３は実行されているマクロインストラクシヨンが
加算グループに属するか減算グループに属するという事
実に特定する。これらビツトはゲート群２２，２３とデ
コーダ４を通じてマイクロプログラムの或る一般的実行
相の特定化を許すように作用する。

【図面の簡単な説明】

図面は本発明の一実施例である。 １・・・・・・制御ユニツト、２・・・・・・タイミン
グユニツト、ＴＣ・・・・・・タイミング回路、ＴＮ・
・・・・・タイミング回路網、２（ＲＯＳ）・・・・・
・読取専用メモリ、３（ＲＯＲ）・・・・・・出力レジ
スタ、４・・・・・・デコーダ回路、５（ＲＯＳＡＲ）
・・・・・・アドレスレジスタ、６（ＲＯＳＡＲｌ）・
・・・・・補助アドレスレジスタ、７・・・・・・イン
クレメンタ回路、２０・・・・・・メモリ、２５・・・
・・・アドレスレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 夫々オペレーティングコードを有する一組のマクロ
   インストラクションをマイクロプログラムにより実行す
   るディジタル計算機オペレーティングシステムにおいて
   、次の構成要素からなるマイクロプログラムを制御する
   ための装置。 イ、各マクロインストラクションに関連してマイクロプ
   ログラムによりそのマクロインストラクションを実行す
   るのに必要な情報を含むディジタルワードを記憶するた
   めの第一メモリ装置。 ロ、前記マイクロプログラムを記憶するための第二メモ
   リ装置。ハ、ディジタルワードおよびマイクロプログラ
   ムを受取るデコーダ装置。 ニ、実行されるべき前記一組のマイクロンストラクシヨ
   ンの内の一つの少くとも一部を記憶すると共に前記一つ
   のマクロインストラクションに対応するディジタルワー
   ドを前記第一メモリ装置から前記デコーダ装置に伝達す
   るための第一制御装置。 ホ、前記マイクロプログラムを前記デコーダ装置に順次
   的に伝達し、それによりそのディジタルワード内の情報
   がマイクロプログラム内の情報を補い一つのマイクロプ
   ログラムをして二以上のマクロインストラクションの少
   くとも部分を実行させるのを可能ならしめるようにする
   第二制御装置。 ２ 少なくとも一つのマクロインストラクションのフェ
   ッチングを行う第１のマイクロインストラクション・シ
   ーケンスと少なくとも一つのマクロインストラクション
   の実行を行う第２のマイクロインストラクション・シー
   ケンスとを含むマイクロプログラムによつてマクロイン
   ストラクションを実行し、一つのタイミングサイクルの
   期間中各前記マイクロインストラクションによつてディ
   ジタルコンピュータの動作を制御するようにしたディジ
   タルコンピュータ制御装置において、前記マイクロプロ
   グラムのメモリのアドレスを記憶するための第１のアド
   レスレジスタと、前記マイクロプログラムメモリから読
   出された一つのマイクロインストラクションを各タイミ
   ングサイクル時に記憶するための前記マイクロプログラ
   ムメモリ用出力レジスタと、前記第１のアドレスレジス
   タに記憶されたアドレスを各タイミングサイクル時に更
   新するためのインクルメンタ回路と、各々が前記第１の
   マイクロインストラクション・シーケンスの複数のタイ
   ミングサイクル期間中に読出される複数のフェッチディ
   ジタルワードを収容するとともに、各々が前記第２のマ
   イクロインストラクシヨン・シーケンスの複数のタイミ
   ング・サイクル期間中に読出される複数の実行ディジタ
   ルワードを収容するトランスコードメモリと、前記トラ
   ンスコードメモリをアドレスして一時に一つの前記ディ
   ジタルワードを読出すための第２のアドレスレジスタと
   、前記出力レジスタの出力と前記トランスコードメモリ
   の出力とに接続され、複数のタイミングサイクル期間中
   に、各々のマイクロコマンド組が各タイミング・サイク
   ル期間中に１つのディジタルワードと１つのシーケンス
   の連続的なマイクロインストラクションとを組み合わせ
   てデコーディングすることにより得られる複数のマイク
   ロコマンド組を発生するデコーダ回路と、前記マイクロ
   コマンドを供給される制御回路と、一つのフェッチディ
   ジタルワードの内容によつて前記トランスコードメモリ
   内の一つの実行ディジタルワードをアドレスするための
   前記トランスコードメモリの出力から前記第２のアドレ
   スレジスタへの第１の通信路、前記トランスコードメモ
   リの出力から前記デコーダ回路への第２の通信路、一つ
   のマイクロインストラクションのオペレーティングコー
   ドによつて前記トランスコードメモリ内の一つのフェッ
   チディジタルワードをアドレスするための前記ディジタ
   ルコンピュータのワーキングレジスタから前記第２のア
   ドレスレジスタの入力への第３の通信路、および一つの
   実行ディジタルワードの内容によつて前記第２のマイク
   ロインストラクション・シーケンスの第１マイクロイン
   ストラクションをアドレスするための前記トランスコー
   ドメモリの出力から前記第１のアドレスレジスタへの第
   ４の通信路を含み、前記制御回路によつて制御される通
   信回路網と、を具備することを特徴とするディジタルコ
   ンピュータ制御装置。