JPS586173B2 - チャネル制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は複数のセレククチャネル（ＳＥＬ）やブロック
マルチプレクサチャネル（ＢＬＭＰＸ）を多重に制御す
るチャネル制御方式に関する。

コマンドの起動制御、終結制御、データ転送制御等の制
御回路を複数のチャネルで共通に持ち、複数のチャネル
を多重に制御する共通制御方式のチャネル装置の従来例
を第１図に示す。

第１図において、１はマイクロプログラム制御部（ＭＣ
）、２はデータ転送制御部ＤＴＣ、３は■０インタフェ
ース制御部（ＩＦＣ）である。

ＭＣＩとＤＴＣ２とＩＦＣ３は各々独立に動作が可能で
ありＡＭＣ１およびＤＴＣ２は複数のチャネルに共通な
制御部で、ＩＦＣ３は各チャネル毎に独立にある制御部
である。

チマネルの主要機能に関する各制御部への分担は、ＭＣ
Ｉにおいて入出力命令の起動および入出力割込を処理す
るためのチャネルと中央処理装置（ＣＰＵ）間のインタ
フェース制御、チャネルと主記憶装置（ＭＳ）間のイン
タフェース制御、コマンドの起動制御、終結制御、コマ
ンドチェイン制御、データチェイン制御、間接データア
ドレス制御（ＩＤＡ制御）等を、ＤＴＣ２においてチャ
ネルとＩＯとの間の１バイト単位のデータ転送制御を、
ＩＦＣ３においてコマンドの起動、終結データ転送に必
要な■０インタフェース制御を実行する。

すなわち処理頻度の高いデータ転送制御は、応答時間の
速いハードウエア制御のＤＴＣ２で、処理頻度の低い比
較的処理内容の複雑な処理に関してはＭＣＩで制御して
いる訳である。

従来の共通制御方式のチャネルでは、単に処理の頻度が
低く処理内容が比較的複雑と言うだけでマイクロプログ
ラムで制御していたため、データチェイン制御、ＭＳと
のデータ転送制御、ＩＤＡ制御等処理頻度が比較的低く
ても高速な処理が要求される機能に関し、共通に制御す
るチャネル数の増加、接続される■０の高速化に伴ない
性能不足をきたす様になった。

チャネルの機能を大きく分類すると下記の４項目となる
。

（ｉ）■ｏインタフェース制御 （１１）チャネルー１０間データ転送制御（ｉｉｉ）チ
ャネル−■０間データ転送制御と同時性を持ち高速処理
が要求される制御 （データチェイン制御、チャネルーＭＳ間のデータ転送
制御、ＩＤＡ制御） （ＩＶ）チャネル−１０間データ転送制御と同時性を持
たないか、高速処理が要求されない制御（コマンドの起
動、終結制御、コマンドチェイン制御、割込制御等） 上記（ＩＩＩ）面のチャネル−１０間データ転送制御と
同時性を持つという意味は、チャネルから１０に発行さ
れた一つのコマンドにより実行されるデータ転送を実行
する過程で生じてくる処理で例えばデータチェイン制御
、ＩＤＡ制御は異なるＭＳの領域へ連続したデータ転送
をするため、データ転送の途中でデータアドレスを変更
する機能である。

本発明の目的は（ｉ），（ｉｉ），（１１１），（ｉＶ
）の各々の項目に対応して独立に動作可能な制御部を持
たすことにより高性能な共通制御方式のチャネルを提供
することにある。

第２図に本発明を実施したチャネルのブロック図を示す
。

第２図において１１は複数のチャネルに対するコマンド
の起動処理、コマンドの終結処理、コマンドチェイン処
理、中央処理装置に対する割込処理を実行可能なマイク
ロプログラム制御部（ＭＣ）、１２は複数のチャネルの
データバツファを制御しデータ転送を実行するデータ転
送制御部（ＤＴＣ−Ａ）、１３は複数のチャネルに対す
るチャネルと主記憶装置の間のデータ転送制御、データ
チェイン制御、間接データアドレス制御を実行するデー
タ転送制御部（ＤＴＣ−Ｂ）、１４は各チャネル対応に
設けられた入出力インタフェース制御部（ＩＥＣ）であ
る。

第３図にＭＣ１１のブロック図、第４図にＤＴＣ−Ａの
ブロック図、第５図にＤＴＣ一Ｂのブロック図を示す。

第３図において、３１はマイクロプログラムを格納する
制御記憶装置（ＣＳ）、３２はマイクロプ口グラムを順
次ＣＳ３１より読み出し実行するマイクロプログラム制
御論理（ＭＣＬ）、３３は■０アドレス毎に対応して制
御情報を格納するサブチャネルレジスタ（ＳＢＣＲ）、
３４はマイクロプログラム実行時使用するワークレジス
タ群（ＷＲ）、３５はマイクロプログラム実行に必要な
演算を行う演算器（ＡＬＵ）である。

第４図において、４１はチャネル（一ＩＦＣ）対応にあ
るデータバツファ（ＣＢＳ）、４２はデータ転送制御情
報を格納するチャネル制御レジスタ（ＣＣＲ−Ａ）、４
３はＤＴＣ−Ａの動作を制御する論理（ＤＴＣＬ−Ａ）
である。

第５図において５１はデータ転送制御情報を格納するチ
ャネル制御レジスタ（ＣＣＲ−Ｂ）、５２はＤＴＣ−Ｂ
の動作を制御する論理（ＤＴＣＬ一Ｂ）である。

第６図に本発明のチャネルの概略動作の流れ図を示す。

第６Ａ図はコマンド起動処理、第６Ｂ図はデータ転送処
理、第６Ｃ図はコマンド終結処理の流れ図を示す。

以下第６図を用いて簡単にチャネルの動作を説明すると
、第６Ａ図においてまずＣＰＵにおいてＳＴＡＲＴＩＯ
命令が発行されると、ＣＰＵよりＭＣ１１にチャネル番
号と入出力装置番号と共にＳＴＡＲＴＩＯ起動指示が出
される。

ＭＣ１１はこの起動指示によりＤＴＣ−Ｂ１３に対しチ
ャネルアドレス語（ＣＡＷ）の読み出し要求を出し、こ
れによりＤＴＣ一Ｂ１３はＭＳよりＣＡＷを読み出し、
ＭＣ１１に転送する。

ＣＡＷの内容によりその入出力命令の実行時ＭＳをアク
セスする時使用されるＫＥＹと、チャネルコマンド語（
ＣＣＷ）の格納されているＭＳのアドレス（ＣＣＷアド
レス）が示される。

ＭＣ１１はこのＫＥＹとＣＣＷアドレスを用いてＤＴＣ
−Ｂ１３に対しＣＣＷ読み出し要求を出す。

ＤＴＣ−Ｂ１３はＭＳよりＣＣＷを読み出すとＭＣ１１
に転送する。

ＭＣ１１はＣＣＷを転送されるとＣＰＵから指示のあっ
たチャネル番号に対応するＩＦＣ１４に対し、コマンド
および起動すべき入出力装置番号と共にコマンド起動指
示を出す。

ＩＦＣ１４はこの起動指示に従って指定された入出力装
置（■０）に対しコマンドの起動処理を実行し、コマン
ドの起動処理の結果として入出力装置からのデバイス状
態バイト（ＤＳＢ）をＭＣｌ１に報告しコマンド起動処
理を終了する。

ＤＴＣ−Ｂ１３はＣＣＷをＭＣ１１に転送するとＭＣ１
１とＩＦＣ１４で実行されるコマンド起動処理と並行し
て、ＣＣＷの内容に基ずきＤＴＣ−Ｂ１３内のＣＣＲ−
Ｂ５１とＤＴＣ−Ａ１２内のＣＣＲ−Ａ４２のイニシャ
ライズをした後間接データアドレス（ＩＤＡ）の指示が
有れば間接データアドレスより実際データ転送を実行す
るのに必要な実データアドレスを間接データアドレス語
（ＩＤＡＷ）を読み出すことにより求め、コマンドがＷ
ＲＩＴＥ系であれば実データアドレスを使用して、デー
タをＭＳより先取しＤＴＣ−Ａ１２内のデータバツファ
ＣＢＳ４１に格納する。

以上こよりコマンドの起動処理が終了しデータ転送処理
に入る訳であるが、ＭＣ１１とＩＦＣ１４における■０
起動処理と、ＤＴＣ−Ｂ１３とＤＴＣ一Ａ１２における
データ転送準備処理とは並行して独立に実行されている
ため、どちらの処理が先に終了するか保証が無いので、
両方の処理が終了したのを確認しデータ転送処理に入る
ための同期制御が必要である。

本発明ではＤＴＣ−Ａ１２においてデータ転送準備処理
が終了するまでの間ＩＦＣ１４からのデータ転送要求信
号を受付禁止することにより実現している。

次に第６Ｂ図を用いてＷＲＩＴＥ系コマンドのデータ転
送処理動作を説明すると、コマンドの起動を終了したＩ
ＦＣ１４は、起動したコマンドがＷＲＩＴＥ系であれば
、■０からのデータ転送要求を待たずにＤＴＣ−Ａ１２
にデータ転送要求を出す。

起動したコマンドがＲＥＡＤ系の場合は■０からデータ
転送要求が来るのを待ち、ＩＯからデ−夕転送要求が来
るとデータを受取りＤＴＣ−Ａ１２にデータ転送要求を
出す。

ＤＴＣ−Ａ１２はデータ転送の準備が整っていればＩＦ
Ｃ１４からのデータ転送要求を受付け、１バイト毎のデ
ータ転送を実行する。

ＤＴＣ−Ａｌ２はＩＥＣ１４との間のデータ転送を実行
して行く過程で、必要な時点にＭＳとデータバツファ間
のデータ転送要求（ＣＢＳ４１に空エリアが生じた時）
、データチェイン処理要求（データチェイン指示検出時
）、間接データアドレス処理要求（データアドレスが２
ＫＢ境界に達した時）をＤＴＣ−Ｂ１３に出し、ＤＴＣ
−Ｂ１３においてこれ等の処理を実行することにより、
ＭＳとＩＯの間のデータ転送を実行する。

チャネルと１０の間で必要な数のデータ転送を終了する
とチャネルはコマンドの終結処理に入る。

第６Ｃ図を用いてコマンド終結処理動作を説明すると、
まずＤＴＣ−Ｂ１３においてデータの残りカウントＯを
検出することにより、ＩＰＣ１４からのデータ転送要求
に対し１バイトのデータを転送すると共に残りデータカ
ウントが０、すなわちこの時転送されるデータが最終デ
ータであることを知らせる。

これによりＩＦＣ１４は最終データを１０に転送した後
の１０からのデータ転送要求に対し、コマンド終結指示
を出す。

１０はこのコマンド終結指示によりデータ転送を終了し
、コマンド終結状態を示すＤＳＢをＩＦＣ１４に転送す
る。

これを受けてＩＦＣ１４はＤＴＣ−Ａｌ２にデータ転送
が終了したことを報告し、ＤＴＣ−Ａ１２，ＤＴＣ−Ｂ
１３においてデータ転送終了処理を実行した後、ＩＦＣ
１４からＭＣ１１に対しコマンド終結報告をする。

ＭＣ１１はＤＴＣ−Ｂ１３のＣＣＲ−Ｂ５１よりデータ
転送終了状態情報を読み出し、この情報とＤＳＢを使用
し必要に応じコマンドチェイン処理あるいは■０割込処
理を実行する。

（［）多重制御 次に各共通制御部において複数のチャネルからの異なる
処理要求をいかに多重制御しているかを説明する。

（イ）ＭＣ１１における多重制御 ＭＣ１１における多重制御を実現する論理を第７図に示
す。

ＭＣ１１に対する他の制御部からの処理要求には、ＣＰ
Ｕからの入出力命令の起動処理要求、ＩＦＣ１４からの
コマンドの起動終了処理要求およびコマンドの終結処理
要求、ＤＴＣ−Ｂ１３からのデータ転送制御実行中に発
生するプログラム制御割込処理要求とがある。

これ等の処理を実行するため、ＭＣ１１はマイクロプロ
グラムを処理する単位を、レベル０１，レベル１、レベ
ル２と３つの処理準位を持つ。

処理の優先順位は若番ほど高くなる。

この様に３つの処理準位を設けることにより、ある処理
を実行中他のより優先順位の高い処理要求が発生すると
現在実行中の処理を中断し、より高い優先順位の処理を
実行可能とすることが出来、これをプレクークインと呼
ぶ。

第７図において、７０１はＤＴＣ一Ｂ１３から出される
プログラム制御割込処理要求信号ＰＣＩＲＥＱ（ｉ）を
ラッチし、要求の中で最も優先順位の高いチャネル番号
をコード化し出力する優先順位回路（（ｉ）はチャネル
番号を示す）、１０２はＩＦＣ１４からの処理要求信号
ＣＱ（ｉ）ＣＨＩＮＴをラッチし、要求の中で最も優先
順位の高いチャネル番号をコード化し出力する優先順位
回路、７０３はＣＰＵからスタートＩＯ命＋ＳＩＯと共
に起動のあるチャネル番号ＰＦＣＨＡＤＲを受けるゲー
ト回路である。

チャネル番号Ｏおよび６のＰＣＩＲＥＱ（ｉ）が未使用
となっているのは、チャネル番号Ｏおよび６はバイトマ
ルチプレクスチャネル（ＢＹＭＰＸ）により使用されて
おり、ＢＹＭＰＸにおいては全ての制御をマイクロプロ
グラムにより実行しているためである。

なお本発明はＳＥＬ，ＢＬＭＰＸの制御に関するものな
ので以下ＢＹＭＰＸに関する制御の説明は７０４のブレ
ークイン制御論理において優先順位回路７０１，７０２
、ゲート回路７０３より出力される処理要求がどの処理
準位で処理すべきかを判断し、現在ＭＣ１１で実行中の
処理の処理準位が処理要求のある処理準位より低い場合
は、処理要求のあるチャネル番号をＯＲゲート７０５に
入力し、ＥＣＨＡＤＲＯ〜２と表示された該当する処理
準位のチャネルアドレスレジスタ７０７，７０８，７０
９のいずれかにラッチする。

そしてＯＲゲート７１１への選択信号をより高い処理準
位のものに換えてブレークインし、ＯＲゲート７１１よ
りその時実行するチャネル番号（ＥＣＵＡＤＨ）をＭＣ
１１内の各論理に供給する。

ＭＣ１１への各処理要求の優先順位と処理準位は下記の
通りである。

優先順位 処理要求 処理準位Ｏ Ｃ
Ｑ（１）ＣＨＩＮＴ レベルＯＩ ＣＱ（２）Ｃ
ＨＩＮＴ 〃２ ＣＱ（３）ＣＨＩＮＴ
〃３ ＣＱ（４）ＣＨＩＮＴ 〃４
ＣＱ（５）ＣＨＩＮＴ 〃５ ＣＱ（７）
ＣＨＩＮＴ 〃６ ＰＣＩＲＥＱ（０）
〃７ ＰＣＩＲＥＱ（１） 〃８
ＰＣＩＲＥＱ（２） 〃９ ＰＣＩ
ＲＥＱ（３） 〃１０ ＰＣＩＲＥＱ（４）
〃１１ ＰＣＩＲＥＱ（５） 〃１
２ ＰＣＩＲＥＱ（７） 〃１３ ＣＱ（
０）ＣＨＩＮＴ レベル１１４ ＣＱ（６）ＣＨＩ
ＮＴ 〃１５ ＣＰｕ起動・割込受付レベレ２ （口）ＤＴＣ−Ａ１２における多重制御 ＤＴＣ−Ａ１３における多重制御を実現する論理を第８
図に示す。

１８０１はＤＣＴ−Ａ多重制御論理、１８０２はステー
ジ制御論理で第１８図にも表われる。

ＤＴＣ−Ａ１２に対する他の制御部からの処理要求には
、ＩＦＣ１４からのデータ転送要求七ＤＴＣ−Ｂ１３か
らのＣＣＲ−Ａ４２およびＣＢＳ４１に対する各々読み
出し、書き込み要求が有る。

第８図において８０１はＩＦＣ１４からの処理要求信号
ＣＤＣＨＲＥＱ（ｉ）をラッチし最も優先順位の高いチ
ャネル番号をコード化して出力する優先順位回路である
。

またＤＴＣ−Ｂ１３からのＣＣＲ−Ａ４２およびＣＢＳ
４１へのアクセス要求はＩＰＣ１４からのＣＤＣＨＲＥ
Ｑ（ｉ）に優先して処理される。

これは８０８の受付論理から優先順位回路８０１にＤＴ
Ｃ−Ｂｌ３からの要求を実行するのに必要な期間全ての
ＩＦＣ１４からのＣＤＣＨＲＥＱ（ｉ）の受付を禁止す
る指示を出すことにより実現している。

８１１は各ＩＦＣ１４対応にＣＤＣＨＲＥＱ（ｉ）の受
付を禁止する機能を持つ制御論理で、データ転送の準備
が出来ない状態になるとＤＴＣＬ一Ａ４３によりセット
され、ＤＴＣ−Ｂ１３によるデータ転送の準備が完了す
るとリセットされる。

（ハ）ＤＴＣ−Ｂ１３における多重制御 ＤＴＣ−Ｂ１３における多重制御を実現する論理を第９
図に示す。

第９図において９０１は、ＭＣ１１からのＥＤＳＲＥＱ
およびＤＴＣ−Ａ１２からのＳＴＳＲＥＱをラッチし最
も優先順位の高いチャネル番号をコード化して出力する
優先順位回路である。

優先順位回路９０１においてどれか一つの要求を受付け
ると制御フリツプフロツプ（ＳＢＵＳＹ）９０２をセッ
トすると共に受付けられたチャネル番号をレジスタ（Ｓ
ＣＨＡＤＨ）９０３にセットする。

なおＭＣ１１からのＥＤＳＲＥＱが受付けられた時は実
際にＭＣ１１から処理を要求しているチャネル番号をレ
ジスタ９０３にセットする必要があるので、この時には
ＥＳＨＡＤＲがレジスタ９０３にセットされる。

制御フリツプフロツプ９０２およびレジスタ９０３のセ
ットと同時に優先順位回路９０１により受付けられた要
求の種類を制御レジスタ９０６ＰＲＥＱＩＤにセットす
る。

ＰＲＥＱＩＤはＤＴＣ−Ｂ１３が実行すべき処理の種類
を示すと共に、ＤＴＣ−Ｂ１３が一つの処理を実行中に
新たな処理要求の受付禁止信号として使用される。

次にＤＴＣ−Ａ１２からのＣＣＷＣＧＲＥＱおよびＣＴ
ＳＴＲＥＱおよびＭＣ１１からのＥＣＲＡＲＥＱの様に
ＭＳに対するアクセスを要求せず、ＣＣＲ−ＢＳ１に対
するアクセスで処理が可能な処理について説明する。

第９図において９０４はＤＴＣ−Ａｌ２からのＣＣＷＣ
ＧＲＥＱ（ｉ）およびＣＴＳＴＲＥＱ（ｉ）およびＭＣ
ＩＩからのＥＣＲＡＲＥＱをラッチし、最も優先順位の
高いチャネル番号をコード化して出力する優先順位回路
である。

優先順位回路９０４で受付けられる処理要求はＭＳをア
クセスする処理要求より優先順位が低く、レジスタ９０
６にＰＲＥＱＩＤがセットされておらずかつ優先順位回
路９０１に処理要求がないということで始めて受付けら
れ処理される。

優先順位回路９０４において処理要求が受付けられると
制御フリツプフロツプ （ＣＢＵＳＹ）９０５をセットすると共に、受付けた処
理要求の種類をレジスタ９０６に、受付けた処理を要求
しているチャネル番号をレジスタ９０３に各々セットす
る。

レジスタ９０３にセットされるチャネル番号は、ＤＴＣ
一Ａ１２からの要求の場合は優先順位回路９０４のコー
ド化出力、ＭＣ１１からの要求の場合はＥＳＣＨＡＤＲ
である。

（１１）チャネル制御情報の分割と制御レジスタフォー
マットの決定 従来第１図のＭＣＩとＤＴＣ２で実行していた機能を、
第２図ＭＣ１１，ＤＴＣ−Ａｌ２，ＤＴＣ−Ｂ１３の３
つの制御部で実行せねばならぬため、従来のチャネル制
御レジスタ、サブチャネルレジスタに格納されていた制
御情報を３分割し各制御部の制御レジスタに持たせ、更
に各制御部間の処理の待ち状態が増加することにより制
御情報を増加させる必要がある。

又各制御部間の情報交換の媒体としても、各制御レジス
タを使用するのでそのフォーマットは重要な意味を持う
。

以下各制御レジスタのフォーマットを説明する。

（イ）ＳＢＣＲフオーット（第１０図参照）ＳＢＣＲ３
３は各ＩＯアドレス対応に１組待ち、ＭＣ１１が入出力
命令に対するコンデイショコードを決定するための状態
情報、コマンドチェインを実行するための制御情報、割
込処理を実行するための制御情報を格納する１２バイト
の制御レジスタである。

０−０ 未使用 ０−Ｉ ＵＳＱＣ（Ｕｎｉｔ Ｓｅｑｕｅｎｃｅ Ｃｏ
ｄｅ）コマンド実行中、割込保留中等の ＩＯの状態情報が格納される。

０−２ ＮＩＱＲ（Ｎｅｘｔ ＩｎｔｅｒｒｕｐｔＱｕ
ｅｕｅ Ｒｅｇｉｓｔｅｒ） 割込保留中の時、割込待ち行列上次 に処理されるべき■０アドレスを示 す。

０−３ ＢＩＱＲ（Ｂａｃｋｗａｒｄ Ｉｎｔｅｒｒｕ
ｐｔＱｕｅｕｅ Ｒｅｇｉｓｔｅｒ） 割込保留中の時、割込待ち行列上一 つ前に処理されるべきＩＯアドレス を示す。

１−Ｏ ＫＥＹ ＣＡＷ内のＫＥＹを格納し、ＣＣＷ の読み出し時使用する。

１−Ｏ ＤＣＣ（Ｄｅｆｅｒｒｅｄ Ｃｏｎｄｉｔｉｏ
ｎＣｏｄｅ） Ｓｔａｒｔ ＩＯ Ｆａｓｔ Ｒｅｌｅａｓｅ命令実行
時、ＤＣＣを報告する必要があ る場合ＤＣＣを一時的に格納する。

１−１〜３ ＮＥＸＴ ＣＣＷ ＡＤＤＲＥＳＳ入出力
割込時のチャネル状態語 （ＣＳＷ）内のＣＣＷアドレスを示す と共に、デバイスエンド単独の ＤＳＢにより起動されるコマンドチ ェイン実行時使用されるＣＣＷアド レスを示す。

２−０〜３ ＤＳＢ，ＣＳＢ，ＤＡＴＡ ＣＯＵＮＴＣ
ＳＷ内のＤＳＢ，チャネル状態バ イト（ＣＳＢ）、残りデータカウント を一時的に格納するエリア。

（口）ＣＣＲ−Ｂフォーマット（第１１図参照）ＣＣＲ
−Ｂ５１は各チャネル対応に１組持ちＤＴＣ−Ｂ１３が
チャネルとＭＳの間のデータ転送制御、データチェイン
制御、ＩＤＡ制御、データ転送終結制御時使用する制御
情報を格納する２４バイトの制御レジスタである。

０−Ｏ ＫＥＹ ＭＳをアクセスする時使用するＫＥＹ
である。

０−１〜３ ＮＥＸＴ ＣＣＷ ＡＤＤＲＥＳＳデータ
チェイン実行時使用するＣＣＷ アドレスを示す。

ＭＣＩＩからのコマンドの起動およびコマンドチェイ ンのためのＣＣＷ読み出し要求時 ＭＣ１１から転送されるＣＣＷアド レスをプラス８して格納する。

その後データチェイン実行時ＣＣＷを読 み出す毎にプラス８して更新する。

データチェイン実行時チャネル内飛 び越しコマンド（ＴＩＣ）が発生した 場合は、ＴＩＣで示されるアドレス に置き換えられる。

１−Ｏ ＦＬＡＧ ＣＣＷ内のフラグ部分で示されるデ ータチェイン指示（ＣＤ）、コマンド チェイン指示（ＣＣ）、語長不正抑止 指示（ＳＬＩ）、スキップ指示（ＳＫＩＰ）、ＩＤＡ指
示ビットを格納する。

１−Ｉ ＣＳＢ データ転送実行時発生したエラー情 報を格納する。

エラーの種類としてはチャネルコントロールチェック （ＣＣＣ）、チャネルデータチェック （ＣＤＣ）、プログラムチェック（ＰＣ）、プロテクシ
ョンチェック（ＰＲＣ）が ある。

１−２〜３ ＤＡＴＡ ＣＯＵＮＴ データ転送実行時データの残りカウ ントを示す。

２−１〜３ ＮＥＸＴ ＩＤＡＷ／ＮＥＸＴ ＣＣＷＡ
ＤＤＲＥＳＳ＋８ 先取した間接データアドレス語 （ＩＤＡＷ）が格納される。

データチェイン実行時ＴＩＣが発牛すると ＴＩＣで示されるＣＣＷアドレスに プラス８をしたアドレスが格納され る。

３−Ｏ ＰＦ ＦＬＡＧ データチェイン実行時先取した ＣＣＷのフラグエリアを格納する。

３−Ｉ ＰＦ ＣＳＢ データチェイン実行時ＣＣＷ，ＩＤＡＷ，データの先取
処理中発生したエラー 情報を格納する。

エラーの種類は１−ＩＣＢＳの項で述べたものと同じ である。

３−２ ＰＦ ＤＡＴＡ ＣＯＵＮＴ データチェイン実行時先取したＣＣＷ のデータカウントエリアを格納する。

４−１〜３ ＤＡＴＡ ＡＤＤＲＥＳＳ データ転送実行時のＭＳ上のデータ アドレスを示す。

５−１〜３ ＮＥＸＴ ＩＤＡＷ ＡＤＤＲＥＳＳ次に
実行すぺきＩＤＡＷの格納されて いるＭＳ上のアドレスを示す。

（ハ）ＣＣＲ−Ａフオーマノト（第１２図参照）ＣＣＲ
−Ａ４２は各チャネル対応に１組持ちＣＢＳ４１の制御
情報と、ＤＴＣ−Ａ１２からＤＴＣ−Ｂ１３への各種処
理要求を制御する情報を格納する８バイトの制御レジス
タである。

０−０−Ｏ ＣＤ データチェイン指示があることを示
す。

０−０−Ｉ ＩＤＡ ＩＤＡ指示があることを示す。

０−０−２ ＳＫＩＰ ＲＥＡＤデータのスキップ指示
があることを示す。

０−０−３ ＮＩＤＡＷＷ（ＮｅｘｔＩＤＡＷＷａｉｔ
） ０−０−４ ＣＡＤＲＷ（Ｃｏｎｔｒｏｌ Ａｄｄｒｅ
ｓｓＷａｉｔ） ０−０−５ ＤＡＤＲＷ（Ｄａｔａ ＡｄｄｒｅｓｓＷ
ａｉｔ） ０−０−６ ＦＮＩＤＡＷ（ＦｅｔｃｈＮｅｘｔＩＤＡ
Ｗ） ０−０−３〜０−０−６の４ビットはＭＳとのデータ転
送要求、データチェインのＣＣＷ読み出し要求、ＩＤＡ
Ｗ読み出し要求の各要求が複数発生している場合その実
行順序を制御するビットである。

各ビットの詳細な説明は後のデータ転送処理の項で述べ
る。

Ｏ−１−０〜Ｉ ＳＲＦ （Ｓｔｏｒａｇｅ Ｒｅｑ一
ｕｅｓｔ Ｆａｉｌｕｒｅ） ＭＳとの間のデータ転送処理で異常 が発生したことを己憶するビットで ある。

各ビットの詳細な説明は後の障害処理の項で述べる。

０−１−２ ＤＲＯ（Ｄａｔａ Ｒｅｑｕｅｓｔ Ｏ）
ＤＴＣ−Ａ１２よりＤＴＣ−Ｂ１３ に対しＣＳＢ４１からＭＳへのデー タ格納要求が出ていることを示す。

０−１−３ ＤＲＩ（Ｄａｔａ Ｒｅｑｕｅｓｔ １）
ＤＴＣ−Ａ１２よりＤＴＣ−Ｂ１３に 対しＭＳからＣＳＢ４１へのデータ． 読み出し要求が出ていることを示す。

０−１−４〜６ ＣＦ（Ｃｏｎｔｒｏｌ Ｆｅｔｃｈ）
ＤＴＣ−Ａ１２からＤＴＣ−Ｂ１３に 出されるＣＣＷ，ＩＤＡＷの読み出し要 求の種類と、読み出し結果を記憶す るビットである。

詳細な説明は後のデータ転送処理の項で述へる。

０−２ ＳＰ（ＳｔａｒｔＰｏｉｎｔｅｒ）ＭＳとデー
タ転送をする時のＣＢＳ４１ の先頭アドレスを示す。

チャネルとＭＳとの間のデータ転送 が実行される毎に更新される。

０−３ ＬＰ（Ｌａｓｔ Ｐｏｉｎｔｅｒ）ＭＳとデー
タ転送が可能なＣＢＳ４１ の最終アドレスを示す。

１−０−５ ＬＤＴ（Ｌａｓｔ Ｄａｔａ Ｔｒａｎｓ
ｆｅｒ）ＲＥＡＤ，ＷＲＩＴＥ系共通に、まだ１ 度もＩＦＣｌ４との間でデータ転送 を行っていないことを示すのに用い る。

初期起動かコマンドチェインでＣＣＷをフエツチした時
にセットさ れ、ＩＦＣ１４からＣＤ（ｉ）ＣＨＲＥＱを受取った時
にリセットされる。

ＩＦＣ１４からＣＤＬＤＸを受取った 時、またＲＥＡＤ系コマンドの場合は 残りバイトカウントの値が゛０”に なった時再びセットされる。

ＷＲＩＴＥ系コマンドではＩＦＣ１４からＬＤＴ 報告を受けた時にも再セットされる。

１−０−６ ＣＯＭＯ（ＣＯｍＭａｎｄ Ｏ）１−０−
７ ＣＯＭＩ（ＣＯｍＭａｎｄ １）実行中のコマンド
を識別するビット である。

初期起動かコマンドチェインでＣＣＷをフエツチした時
、その コマンドパターンの下３ビットをデ コードして作成する。

ＣＯＭＯ ＣＯＭＩ コマンド ０ ０ ＷＲＩＴＥ系 １ ０ ＲＥＡＤ系 １ １ ＲＥＡＤＢＡＣＫＷＡＲＤ
系 １−Ｉ ＣＰ（Ｃｕｒｒｅｎｔ Ｐｏｉｎｔｅｒ）ＤＴ
Ｃ−Ａ１２とＩＰＣ１４との間 で次にデータ転送を実行すべき ＣＢＳ４１のアドレスを示す。

１−２〜３ ＤＡＴＡ ＣＯＵＮＴ 実行中のデータ転送のデータの残り カウントを示す。

（ｉｉｉ）制御部間インタフェース 複数の共通制御部を持ち複数のチャネルを制御する方式
においては、いかに複数の異なるステータスを持つチャ
ネルを等価に扱え、かつ各制御部に割当てられた所定の
機能を実行可能とする標準化された各制御部間のインタ
フェースを決定するかが重要な事項となる。

以下本発明を実施可能な各制御部間のインタフェース仕
様を説明する。

第１３図にＭＣＩ１〜ＤＴＣ−Ｂ１３間インタフェース
、第１４図にＭＣ１１〜ＩＦＣ１４間インタフェース、
第１５図にＤＴＣ−ＡＩ２〜ＩＦＣ１４間インタフェー
ス、第１６図にＤＴＣ−Ａ１２〜ＤＴＣ−Ｂ１３間イン
タフェースを示す。

（イ）ＭＣＩ１〜ＤＴＣ−８１３間インタフェース（Ｍ
Ｂインタフェース） ＭＢインタフェースにおける各信号線を第１３図に示す
。

各信号線の意味は下記の通りである。

ＥＤＳＲＥＱ マイクロプログラムによりセットされる ＭＳに対する処理要求信号である。

ＤＥＳＩＤＬＥ ＤＴＣ−Ｂ１３でＥＤＳＲＥＱを受付けたことを示す。

ＥＣＲＡＲＥＱ ＭＣ１１からＤＴＣ−Ｂ１３に出すＣＣＲ−Ｂ５ｉ読み
出し要求信号である。

ＥＳＥＮＤ ＤＴＣ−Ｂ１３に対する要求動作が終了したことを示す
。

ＥＳＥＲＲ ＭＣ１１からのＭＳに対する要求に対してＤＴＣ−Ｂ１
３で何らかのエラーを検出したことを示す。

ＥＤＳＣＮＴＯ−２ ＭＳに対する要求の種類を示す。

０１２ 内容 ０００ ００１ ＢＹＭＰＸ ０１０ 制御で使用 ０１１ １００ ＣＳＷ，ストア １０１ ＣＡＷ，フエツチ １１０ ＣＣＷ，フエツチ １１１ ＢＹＭＰＸ制御用 ＥＳＣＨＡＤＲ ＭＳに対する要求を行っているチャネルアドレスを示す
。

ＱＤＰＷＦ 情報の格納要求時、ＭＳに対する部分書込フラグを示す
。

ＱＤＤＴＯ ＭＳへ格納すべき情報を転送するデータ母線である。

ＱＤＤＴ１ アクセスすべきＭＳのアドレスを示す。

ＤＱＤＴＯ ＭＳおよびＣＣＲ−Ｂ５１から読み出した情報が転送さ
れるデータ母線である。

ＱＤＫＥＹ ＭＳにアクセスする時使用するＫＥＹを転送する。

ＰＣＩＲＥＱ ＤＴＣ一Ｂ１３がデータチェイン実行時、プログラム制
御割込指示（ＰＣＩ）を検出した時ＭＣ１１に対し出す
ＰＣＩ処理要求である。

チャネル対応に１本ある。

（口）ＭＣ１１〜ＩＦＣ１４間インクフェース（ＭＩイ
ンタフェース） ＭＩインタフェースにおける各信号線を第１４図に示す
。

各信号線の意味は下記の通りである。

ＱＣ（ｉ）ＣＨＳＥＬ 指定されたＩＦＣ１４とＭＣ１１との間でインタフェー
スが結合されており情報の交換を行っていることを示す
。

同時には１個のＩＦＣ１４に対するＣＨＳＥＬ信号のみ
挙げることが出来る。

ＱＣＥＯＢＵＳ ＭＣ１１から、各ＩＦＣ１４への情報を転送するデータ
母線である。

第１バイト目でＩＦＣ１４に対する動作指示をおこなう
。

ＣＱ（ｉ）ＣＨＩＮＴ ＩＥＣ１４からＭＣ１１に転送すべき情報があることを
示す。

同時に複数のＩＦＣ１４でＣＨＩＮＴを挙げ得るのでＭ
Ｃ１１では定められた優先順位にしたがいＣＨＩＮＴの
処理を行う。

ＣＱＥＩＢＵＳ ＩＰＣ１４からＭＣ１１への情報を乗せるデータ母線で
ある。

ＥＩＢＵＳに情報を乗せることのできるＩＦＣ１４はＱ
Ｃ（ｉ）ＣＨＳＥＬ信号で指示されたＩＦＣ１４のみで
ある。

ＣＱ（ｉ）ＭＥＩＮＴ ＩＦＣ１４でＩＣＣあるいはＣＣＣを検出しているこさ
を示す。

（ハ）ＤＴＣ−ＡＩ２〜ＩＦＣ１４間インタフェース（
ＡＩインタフェース） ＡＩインタフェースにおける各信号線を第１５図に示す
。

各信号線の意味は下記の通りである。

ＣＤ（ｉ）ＣＨＲＥＱ ＩＰＣ１４からＤＴＣ−Ａ１２に対する処理要求信号で
ある。

ＤＣ（ｉ）ＲＥＱＯＫ ＣＤ（ｉ）ＣＨＲＥＱに対する受付信号である。

ＤＣ（ｉ）ＴＲＮＳ ＤＴＣ−Ａ１２からＩＰＣ１４へのデータ及び制御情報
を転送していることを示す信号である。

ＤＣＢＯＢＵＳ ＤＴＣ−Ａ１２からＩＦＣ１４へのデータを転送するデ
ータ母線である。

ＣＤＢＩＢＵＳ ＩＰＣ１４からＤＴＣ−Ａ１２へのデータを転送するデ
ータ母線である。

ＣＤＬＤＸ ＩＥＣｌ４からＤＴＣ−Ａ１２に対し■０からコマンド
終結報告を受けたことを示す信号である。

ＣＤＬＤＴ ＷＲＩＴＥ系コマンド実行時のデータチェインで現在実
行中のＣＣＷの最終データをＩＯに転送したことを示す
信号である。

ＤＣＣＵＴ ＤＴＣ−Ａｌ２からＩＦＣ１４に対し現在実行中のコマ
ンドにデータチェイン指示があることを示す信号である
。

ＤＣＣＴＯ〜３ ＤＴＣ−Ａｌ２からＩＦＣ１４に対しデータの残りカウ
ントを知らせる信号である。

ＤＣＣＫＨＬＴ ＤＴＣ−Ａ１２からＩＦＣ１４に対し障害の検出により
データ転送の終結を指示する信号である。

ＤＣＢＩＢＵＳＰＥ ＣＤＢＩＢＵＳ上のデータにパリテイエラーを検出した
ことを示す。

ＤＣ（ｉ）ＣＣＷＩＮＶ ＤＴＣ−Ａ１２およびＤＴＣ−Ｂ１３においてデータ転
送処理が終了したことをＩＦＣ１４に知らせる信号であ
る。

（ニ）ＤＴＣ−ＡＩ２〜ＤＴＣ−８１３間インタフェー
ス（ＡＢインタフェース） ＡＢインタフェースにおける各信号線を第１６図に示す
。

各信号線の意味は下記の通りである。

ＳＴＳＲＱ（ｉ） ＤＴＣ−Ａ１２からＤＴＣ−Ｂ１３に対する処理要求信
号で、チャネル対応に１本づつある信号である。

要求する処理の種類はＣＣＲ一Ａ４２の内容で示される
。

ＣＲＡＲＥＱ ＤＴＣ−Ａ１２からの処理要求をＤＴＣ−Ｂ１３が受付
けることにより、ＤＴＣ一Ｂ１３が処理要求の種類を知
るためのＤＴＣ−Ｂ１３からＤＴＣ−Ａ１２に出すＣＣ
Ｒ−Ａ４２のアクセス要求信号である。

ＣＲＣＨＡＤ ＤＴＣ−Ｂ１３がアクセスを要求しているチャネル番号
を示す。

ＣＢＳＳＴＲＥＱ ＤＴＣ−Ｂ１３からＤＴＣ−Ａ１２に対するＭＳから読
み出したデータのＣＢＳ４１への格納要求信号である。

ＣＢＳＦＥＲＥＱ ＤＴＣ−Ｂ１３からＤＴＣ−Ａ１２に対するＭＳへの格
納データのＣＢＳ４１からの読み出し要求信号である。

ＣＣＷＣＧＲＥＱ（ｉ） データチェイン実行時ＩＦＣ１４において現ＣＣＷでの
最終データの転送が終了したので、先取りＣＣＷを現Ｃ
ＣＷとして置換する処理をＤＴＣ−Ａ１２からＤＴＣ−
Ｂ１３に対して要求する信号であり、チャネル対応に一
本づつある。

ＣＴＳＴＲＥＱ（ｉ） データ転送が全て終了したので最終残りデータカウント
をＣＣＲ−Ａ４２からＣＣＲ−Ｂ５１に移す処理をＤＴ
Ｃ−Ａ１２からＤＴＣ−Ｂ１３に対し要求する信号であ
り、チャネル対応に一本づつある。

ＣＣＷＣＧＡＣＰＴ（ｉ） ＤＴＣ−Ｂｌ３からＤＴＣ−Ａ１２に対しＣＣＷＣＧＲ
ＥＱを受付けたことを示す信号で、チャネル対応に一本
ある。

ＣＴＳＴＡＣＰＴ（ｉ） ＤＴＣ−Ｂ１３からＤＴＣ−Ａｌ２に対しＣＴＳＴＲＥ
Ｑを受付けたことを示す信号で、チャネル対応に一本あ
る。

ＣＲＯＢＵＳ ＣＣＲ−Ａ４２の読み出し情報をＤＴＣ−Ｂ１３に転送
するデータ母線である。

ＣＲＩＢＵＳ ＤＴＣ−Ｂ１３からＣＣＲ−Ａ４２に格納すべき情報を
ＤＴＣ−Ａ１２に転送するデータ母線である。

ＣＢＯＢＵＳ ＣＢＳ４１からの読み出しデータをＤＴＣ−Ｂ１３に転
送するデータ母線である。

ＣＢＩＢＵＳ ＣＢＳ４１へ格納すべきデータをＤＴＣ−Ｂ１３よりＤ
ＴＣ−Ａｌ２に転送するデータ母線である。

ＣＲＳＴＲＥＱ ＤＴＣ−Ｂ１３からＤＴＣ−Ａ１２に出るＣＣＲ−Ａ４
２への書き込み要求信号である。

次に前に第６図を使用し概略の動作説明をしたコマンド
起動処理、データ転送処理、コマンド終結処理における
各制御部の動作および各制御部間のインタフェース動作
をより詳細に第６図の流れ図に従って説明する。

第１７図、第１８図、第１９図に各々ＭＣＬ３２，ＤＴ
ＣＬ−Ａ４３，ＤＴＣＬ−Ｂ５２のブロック図を示す。

第１７図を用いてＭＣＩＩにおける概略的な動作の流れ
を説明すると、ＭＣ１１に対する他制御部からの処理要
求を多重制御部１Ｔ０１にて１つ選択的に受付け、処理
要求を受付けたチャネル番号をＥＣＨＡＤＲ（第７図に
も示される）としてＣＰＵインタフェース制御部１７０
３，ＭＢインタフェース制御部１７０４，ＭＩインタフ
ェース制御部１７０５，ＳＢＣＲ制御部１７０６，ＷＲ
−ＡＬＵ制御部１７０７の各制御部に供給すると共に、
ＣＳ制御部１７０２に受付けた処理要求の内容を報告す
る。

ＣＳ制御部１７０２は処理要求の内容を判別し、要求さ
れた処理を実行するマイクロプログラムが格納されてい
る。

ＣＳ３１のアドレスを作成し、該アドレスより順次マイ
クロ命令を読み出し、マイクロ命令の指示に従い上記各
制御部を制御することにより所定の処理を実行する。

次に第１８図を用いてＤＴＣ−Ａ１２における概略的な
動作の流れを説明すると、ＤＴＣ−Ａ１２に対する他制
御部からの処理要求を多重制御部１８０１にて選択的に
１つ受け、その内容とチャネル番号をステージ制御論理
部１８０２に転送する。

処理要求を転送されたステージ制御論理１８０２は、第
８図に示される如く処理を連続した３つの処理段階に分
割し実行する。

この３つの処理段階に対応しステージ制御論理部１８０
２は、各々の処理段階が処理実行中かどうかを示す制御
フリツプフロツプ８０２，８０３，８０４と、各々の処
理段階で処理中のチャネル番号を示すレジスタＨＣＨＡ
ＤＲＯ−８０５，ＨＣＨＡＤＲ１−８０６，ＨＣＨＡＤ
Ｒ２−８０７を持ち、同時に異なる３つのチャネルから
の処理をオーバラツプさせる処理（パイプライン処理）
が可能である。

ステージ制御論理部１８０２は、ＡＩインタフェース制
御部１８０３，ＡＢインタフェース制御部１８０４，Ｃ
ＣＲ−Ａ制御部１８０５，ＣＢＳ制御部１８０６の各制
御部に対し各処理段階の制御信号とチャネル番号を転送
し所定の処理を実行する。

次に第１９図を用いてＤＴＣ−Ｂ１３における概略的な
動作の流れを説明すると、ＤＴＣ一Ｂ１３に対する他制
御部からの処理要求を多重制御部１９０１にて選択的に
１つ受付け、受付けた処理要求の内容をシーケンス制御
部１９０２に転送すると共に、受付けたチャネル番号を
ＳＣＨＡＤＲとしてＡＢインタフェース制御部１９０４
，ＣＣＲ−Ｂ制御部１９０５に供給する。

シーケンス制御部１９０２は受付けた処理要求の内容に
従い必要なシーケンスを発生させ、ＭＢインタフェース
制御部１９０３，ＡＢインタフェース制御部１９０４，
ＣＣＲ−Ｂ制御部１９０５，ＭＳインタフェース制御部
１９０６の各制御部を制御することにより所定の処理を
実行する。

（１ｖ）コマンド起動処理 （１）ＳＴＡＲＴＩＯの受付 ＣＰＵにてＳＴＡＲＴＩＯ命令が発行されるとＣＰＵよ
りＭＣ１１に対し起動指示信号ＳＩＯが、起動チャネル
番号ＰＦＣＨＡＤＲと起動■０番号ＰＦＩＯＡＤＲ（図
示されない）と共に入力される。

ＳＩＯ信号はＭＣＬ３２内のＭＣ１１多重制御論理１Ｔ
０１のブレークイン制御論理部１０４に入力され、該論
理部７０４にてＭＣ１１が現在起動処理を実行可能であ
るかどうかを判定する。

すなわちＣＰＵからの起動処理はＭＣ１１における多重
制御の項で説明した様に、処理の優先順位が一番低い処
理準位２で実行されるため、他の優先順位の高い処理が
実行中でない時のみ受付けられる。

他の優先順位の高い処理をＭＣ１１が実行中であれば、
ＳＩＯは他の処理の実行が終了するまで受付を延ばされ
る。

ＳＩＯがブレークイン制御部７０４に受付けられると起
動チャネル番号ＰＦＣＨＡＤＲを受けるＡＮＤ回路１０
３の出力をＯＲ回路７０５に入力する制御信号がオンと
なると共に、ＯＲ回路７０５の出力を処理準位２で実行
されるチャネル番号を格納するレジスタ７０９にセット
する制御信号がオンとなる結果、起動チャネル番号はレ
ジスタ７０９にセットされる。

次にブレークイン制御部７０４により処理準位２の実行
指示信号（Ｓｅｌｅｃｔ Ｌｅｖｅｌ２）をオンとレジ
スタ７０９の出力をＯＲ回路７１１に入力する結果、起
動チャネル番号がＭＣ１１において処理実行中のチャネ
ル番号ＥＣＨＡＤＲとして供給される。

この後ＣＳ軸御部１７０２にてコマンド起動処理のマイ
クロプログラムの格納されているＣＳ３１のアドレスを
作成し、そのアドレスよりマイクロプログラムを実行す
ることにより、コマンド起動処理が実行される。

（２）起動ＩＯの状態判定 コマンド起動処理の最初に実行される処理は起動■０が
コマンド起動受付可能であるかどうか判定することであ
る。

ＣＳ制御部１７０２は、ＥＣＨＡＤＲをＭＣ多重制御論
理部１７０１より、およびＰＦＩＯＡＤＲをＣＰＵイン
タフェース制御論理部１７０３より、ＳＢＣＲ制御論理
部１７０６に入力し、起動■０に対応するＳＢＣＲを読
出し処理準位２用のワークレジスタＷＲ２（３４）にセ
ットする。

次にＳＢＣＲ内のＵＳＱＣのパターンをＡＬＵ３５にて
判定し、起動■０がアイドル状態（何も実行していない
状態）であればコマンド起動処理を開始する。

（３）ＣＡＷフエツチ処理 （イ）ＭＣ１１→ＤＴＣ−Ｂ１３へのＣＡＷフエツチ要
求 ＭＢインタフェース制御部１７０４は ＭＳの固定番地（７２番地）に格納されているＣＡＷを
読出すため、ＭＢインタフェースを制御しＤＴＣ−Ｂ１
３に対しＣＡＷフエツチ要求を出す。

ＭＢインタフェース（第１３図）におけるＣＡＷフエツ
チ要求は、処理要求信号ＥＤＳＲＥＱをセットし、処理
要求の種類を示すＥＤＳＣＮＴＯ〜２にはＣＡＷフエツ
チ要求を示す”１０１”をセットし、ＥＳＣＨＡＤＲは
起動チャネル番号ＥＣＨＡＤＲをセットし、ＱＤＫＥＹ
には記憶保護チェックをしないキーという意味で全て１
１０”をセットし、ＭＳアドレスを示すＱＤＤＴ１には
７２番地をセットすることにより出される。

（口）ＤＴＣ−Ｂ１３におけるＣＡＷフエツチ要求受付 ＥＤＳＲＥＱはＤＴＣＬ−Ｂ５２内の多重制御論理部１
９０１の優先順位回路９０１に入力される。

ＤＴＣ−Ｂ１３の受付ける処理要求の中でＭＣ１１から
のＭＳに対する処理要求は、一番優先順位が高いのでＤ
ＴＣ−Ｂ１３が何も処理していない状態、すなわちＰＲ
ＥＱＩＤ９０６に例もセットされていなければ直ちに受
付けられる。

もしＰＲＥＱＩＤ９０６に何かセットされていればＰＲ
ＥＱＩＤ９０６がオフとなるのを待ち、ＰＲＥＱＩＤ９
０６がオフとなった時点で他の処理要求に優先して優先
順位回路９０１に受付けられる。

ＥＤＳＲＥＱが優先順位回路９０１に受付けられるとＳ
ＢＵＳＹフリツプフロツプ９０２をセットすると共に、 ＰＲＥＱＩＤ９０６にＥＤＳＲＥＱをＳＣＨＡＤＲ９０
３にＥＳＣＨＡＤＲをセットする。

ＰＲＥＱＩＤ９０６に要求の種類ＥＤＳＲＥＱがセット
されるとシーケンス制御部１９０２の指示によりＭＢイ
ンタフェース制御部１９０３は、ＭＣ１１に対し応答信
号ＤＥＳＩＤＬＥを返すと共に、ＥＤＳＣＮＴ，ＱＤＫ
ＥＹ．ＱＤＤＴ１を受取る。

シーケンス制御部１９０２はＥＤＳＣＮＴの内容により
ＣＡＷフエツチ要求であることを認識し、ＭＳインタフ
ェース制御部１９０６に対しＱＤＫＥＹ，ＱＤＤＴ１を
ＭＳのＫＥＹ，アドレスとしてＣＡＷフエツチ要求をＭ
Ｓに出す様指示する。

ＭＳよりＣＡＷが転送されて来る，ＴｈＭＢインタフェ
ース制御部１９０３は、シーケンス制御部１９０２の指
示により、ＭＣ１１に対し終了信号 ＥＳＥＮＤを返すと共に、ＤＱＤＴＯ上にＣＡＷをセッ
トし転送する。

（４）ＣＣＷフエツチ処理 ＤＴＣ−Ｂ１３よりＥＳＥＮＤが返るとＣＳ制御部１７
０２はＤＱＤＴＯ上のＣＡＷをＷＲ２〜３４に移し、Ｍ
Ｂインタフェース制御部１７０４に対し指示を出し、Ｅ
ＤＳＲＥＱをセットすると共に、ＥＤＳＣＮＴに゛１１
０”のＣＣＷフエツチ要求をセットし、ＱＤＫＥＹ，Ｑ
ＤＤＴ１には各々ＣＡＷ内のＫＥＹ，ＣＣＷアドレスを
セットし、ＤＴＣ−Ｂ１３に対しＣＣＷフエツチ要求を
出す。

ＤＴＣ−Ｂ１３はＣＣＷフエツチ要求のＥＤＳＲＥＱを
受付けると、ＣＡＷフエツチの時と同様の動作でＭＳよ
りＣＣＷを読出し、ＭＣ１１に対しＣＣＷを転送すると
共に、データ転送の準備処理を実行する。

（５）ＩＯ起動処理 ＤＴＣ−Ｂ１３よりＣＣＷフエツチ要求に対するＥＳＥ
ＮＤが返ると、ＣＳ制御部１７０２の制御によりＤＱＤ
ＴＯ上のＣＣＷをＷＲ２−３４にセットし、ＭＩインタ
フェース制御部１７０５を制御し、起動すべきＩＦＣ１
４に対しＱＣ（ｉ）ＣＨＳＥＬをセットし、ＱＣＥＯＢ
ＵＳによりコマンド起動指示、起動１０番号、コマンド
を転送し、■０の起動処理を実行する様指示する。

この時点でＭＣ１１はＳＢＣＲ３３のＵＳＱＣを起動終
了待ち状態にし処理準位２の処理を終了する。

ＩＯの起動処理を指示されたＩＰＣ１４は、ＩＯインタ
フェースを制御しＭＣ１１から指示されたＩＯ番号の１
０を起動し、コマンドを転送しＤＳＢを受取って１０起
動処理を終了する。

次にＩＦＣ１４はＭＣ１１に対し■０起動処理終了報告
のためＣＱ（ｉ）ＣＨＩＮＴをセットする。

（６）ＭＣ１１におけるＣＱ（ｉ）ＣＨＩＮＴの受付Ｍ
Ｃ１１においてＣＱ（ｉ）ＣＨＩＮＴは多重制御の項で
説明した順序に従ってＭＣ１１に受付けられる。

ＢＬＭＰＸおよびＳＥＬからのＣＱ（ｉ）ＣＨＩＮＴの
処理は処理準位Ｏで処理されるので、チャネル番号はＥ
ＣＨＡＤＲＯレジスタＴｏ７にセットされる。

ＭＣ１１多重制御部１７０１にＣＱ（ｉ）ＣＨＩＮＴが
受付けられるとＣＳ制御部１７０２はＭＩインタフェー
ス制御部１Ｔ０５よりＩＦＣ１４にＱＣ（ｉ）ＣＨＳＥ
Ｌを返す。

ＱＣ（ｉ）ＣＨＳＥＬがＩＦＣ１４に返えるとＩＦＣ１
４は、ＣＱＥＩＢＵＳを使用しコマンド起動終了報告と
、起動ＩＯ番号と、ＩＯから転送されたＤＳＢをＭＣｌ
ｌに転送する。

ＣＳ制御部１７０２はＥＣＨＡＤＲおよびＩＦＣｌ４よ
り送られた起動ＩＯ番号を使用し、ＳＢＣＭ３３より該
■０のＳＢＣＲをＷＲＯ＝３４に再度読出し、ＵＳＱＣ
より起動終了待ちであることを確認し、ＤＳＨのチェッ
クをする。

ＤＳＢが正常であればこの時点でＣＰＵインタフェース
制御部１７０３よりＣＰＵに対しＳＴＡＲＴＩＯ命令の
結果としてコンディションコード０すなわち起動成功を
報告する。

（７）データ転送準備処理 ＤＴＣ−Ｂ１３はＭＣ１１に対しＣＣＷを転送すると共
に、シーケンス制御部１９０２の制御により、ＣＣＲ−
Ｂ制御部１９０５がＣＣＲ−Ｂ５１のＳＣＨＡＤＲに所
有されるエリアのイニシャライズを実行する。

ＣＣＲ−Ｂ５１のイニシャライズ処理の内容は、ＫＥＹ
のエリアにはＣＣＷフエツチ時使用したキーを、ＮＥＸ
ＴＣＣＷＡＤＤＲＥＳＳのエリアにはＣＣＷフエツチ時
使用したＣＣＷアドレスにプラス８した値を、ＦＬＡＧ
のエリアにはフエツチしたＣＣＷのフラグを、ＣＣＷの
データアドレス部をＩＤＡ＝１の場合はＮＥＸＴ ＩＤ
ＡＷＡＤＤＲＥＳＳに、ＩＤＡ＝０の場合はＤＡＴＡＡ
ＤＤＲＥＳＳにセットし、残りのエリアは全て０にクリ
アする。

次にＡＢインタフェース制御部１８０４によりＣＲＡＲ
ＥＱをセットし、ＣＣＲ−Ａ４２のイニシャライズ処理
を実行する。

（８）ＤＴＣ−Ａ１２におけるＣＲＡＲＥＱの受付ＤＴ
Ｃ−Ａ１２においてＤＴＣ−Ｂ１３からの処理要求は、
多重制御部１８０１により最優先で受付けられ、処理に
必要な期間、優先順位回路８０１におけるＩＦＣ１４か
らの処理要求を全て受付禁止とする。

従ってＤＴＣ−Ｂ１３は処理要求信号と同期した一定時
間後に、要求する処理を実行可能である。

ＣＣＲ一Ａ４２のイニシャライズ処理の場合は、ＣＲＳ
ＴＲＥＱを受付けると多重制御部１８０１においてＩＰ
Ｃ１４からの処理要求を１マシンサイクル受付を禁止す
る。

これによりＤＴＣ−Ｂ１３は、２マシンサイクル後にＣ
ＣＲ−Ａ４２に情報をセットすることが可能となる。

２マシンサイクル後となる理由は、前にも述べた如＜Ｄ
ＴＣ−Ａ１２におけるＩＦＣ１４からの処理要求を３ス
テージのオーバラツプ処理をしているためである。

このオーバラツプ処理の様子を示すタイムチャートを第
２０図に示す。

従ってＤＴＣ−Ｂ１３はＣＲＳＴＲＥＱを出した２マシ
ンサイクル後にＣＲＣＨＡＤにＳＣＨＡＤＲをＣＲＩＢ
ＵＳにＣＣＲ−Ａ４２イニシャライズ情報を各々セット
し転送し、ＤＴＣ−Ｂ１３のＣＣＲ−Ａ制御部１８０５
においてＣＲＣＨＡＤの示すチャネルのＣＣＲ−Ａ４２
のエリアを、ＣＣＲ−Ａイニシャライズ情報に基すきイ
ニシャライズする。

ＯＣＲ−Ａ４２のイニシャライズされる内容は、ＣＣＷ
のフラグ部よりＣＤ，ＩＤＡ，ＳＫＩＰの各ビットを、
ＣＣＷのコマンド部よりＣＯＭを、ＣＣＷのデータカウ
ント部よりＤＡＴＡＣＯＵＮＴをイニシャライズする。

もしＩＤＡの指示が無ければＣＣＷのデータアドレス部
よりＳＰ，ＣＰをイニシャライズと同時にセットすると
共に、コマンドがＷＲＩＴＥ系であればＤＲＩをセット
する。

このＤＲＩがセットされるとＡＢインタフェース制御部
１８０４はＳＴＳＲＥＱ（ｉ）をセットし、ＤＴＣ一Ｂ
１３に対しＭＳからのデータフエッチを要求する。

もしＩＤＡ＝１の間接データアドレスの指示が有れば、
ＣＣＲ−Ａ４２のイニシャライズ時ＣＦＯ〜２を”０１
１”にセットし、先頭ＩＤＡＷのフエツチ要求が有るこ
とを示し、これによりＡＢインタフェース制御部１８０
４はＳＴＳＲＥＱ（ｉ）をセットしＤＴＣ一Ｂ１３に対
しＩＤＡＷ要求を出す。

ＤＴＣ−Ａ１２からのＳＴＳＲＥＱ（ｉ）はＤＴＣ一Ｂ
１３の多重制御部１９０１において多重制御の項で説明
した順序で受付けられ、シーケンス制御部１９０２に制
御が渡たる。

シーケンス制御部１９０２はＳＴＳＲＥＱ（ｉ）の処理
であることを判別すると直ちにＣＲＡＲＥＱをセットし
、ＣＣＲ−Ａ４２よりＤＲＯ〜１およびＣＦＯ〜２を読
出し、要求の内容を知る。

ＣＲＡＲＥＱがＤＴＣ−Ａ１２に受付けられ実行される
順序は、ＣＲＳＴＲＥＱと全く同様である。

読出されたＣＣＲ−Ａ４２の内容はＣＲＯＢＵＳ上を転
送される。

ＤＴＣ−Ｂ１３はＤＲ０，１およびＣＦＯ〜２の内容に
より要求されてる処理内容を判定し、処理する。

先頭ＩＤＡＷフエツチ要求の場合は、ＣＣＲ−Ｂ５１の
ＮＥＸＴＩＤＡＷＡＤＤＲＥＳＳおよびＫＥＹを読出し
、ＭＳに対しＩＤＡＷフエツチ要求をする。

ＭＳよりＩＤＡＷが転送されると、シーケンス制御部１
９０２はＣＣＲ−Ｂ制御部１９０５に指示を出し、ＩＤ
ＡＷをＣＣＲ一Ｂ５１のＤＡＴＡＡＤＤＲＥＳＳエリア
に格納すると共に、ＡＢインタフェース制御部１９０４
を制御しＩＤＡＷの内容に基ずきＣＣＲ−Ａ４２のＳＰ
，ＣＰをイニシャライズする。

ＣＣＲ−Ｂ制御部１９０５はＳＰ，ＣＰがイニシャライ
ズされることによりデータアドレスが確定したことを認
識し、ＣＯＭの内容がＷＲＩＴＥ系であればＤＲＩをセ
ットし、これによりＡＢインタフェース制御部１９０４
においてＳＴＳＲＥＱ（ｉ）がセットされる。

ＤＴＣ−Ｂ１３にてＳＴＳＲＥＱ（ｉ）を受付け、ＣＣ
Ｒ−Ａ４２から読出したＤＲＩが１であれば、ＤＴＣ−
Ｂ１３はＣＣＲ−Ａ４２よりＫＥＹとＤＡＴＡＤＤＲＥ
ＳＳを暉出し、ＭＳに対しデータ転送要求をする。

ＭＳよりデータが転送されてくると、ＤＴＣ−Ｂ１３は
ＣＣＲ−Ａ４２のＤＡＴＡＡＤＤＲＥＳＳを更新すると
共に、ＤＴＣ−Ａ１２に対しＣＢＳＳＴＲＥＱをセット
しＣＢＳ４１にＭＳよりフエツチしたデータをＣＢＩＢ
ＵＳを介し転送する。

ＤＴＣ−Ａ１２におけるＣＢＳＳＴＲＥＱの受付動作は
ＣＲＳＴＲＥＱ，ＣＲＡＲＥＱの受付動作と同様である
。

ＤＴＣ−Ｂ１ ３からＣＢＳ４１にデータが書込まれる
タイミングは、第２０図から分る様にＣＢＳ４１をアク
セスするステージは第１ステージであるので、ＣＢＳＳ
ＴＲＥＱを出した２マシンサイクル後である。

（９）同期制御 以上でＤＴＣ−Ｂ１３およびＤＴＣ−Ａ１２におけるデ
ータ転送準備処理が終了し、 ＩＦＣ１４からのデータ転送要求を受付可能となる。

ＤＴＣ−Ａ１２におけるＩＦＣ１４からのデータ転送要
求受付禁止解除は、多重制御部１８０１内の制御論理８
１１（第８図）により実行される。

制御論理８１１は通常コマンドを実行していないチャネ
ルのＩＰＣ１４からの処理要求は受付禁止状態となって
いる。

この受付禁止状態を解除する時点は、ＲＥＡＤ系コマン
ドではデータアドレスが確定した時点、すなわちＳＰ，
ＣＰに初期値を設定する時点、ＷＲＩＴＥ系コマンドの
場合は、ＣＢＳ４１にデータがセットされる時点である
。

（ｖ）データ転送処理 （１）チャネル〜ＩＯ間データ転送処理 ＩＦＣ１４はＩＯに対するコマンドの起動を終了すると
、ＷＲＩＴＥ系コマンド実行の場合は、直ちにＣＤ（ｉ
）ＣＨＲＥＱをセットしＤＴＣ−Ａ１２に対しデータ転
送要求を出す。

ＲＥＡＤ系コマンド実行の場合は、■０からデータを受
取ってからＣＤ（ｉ）ＣＨＲＥＱをセットする。

ＤＴＣ−Ａ１２においてデータ転送準備が完了すると、
多重制御部１８０１に ＣＤ（ｉ）ＣＨＲＥＱが受付けられ、ステージ制御部１
８０２の制御により第２０Ａ図に示す３ステージによる
処理を実行する。

すなわち多重制御部１８０１にＣＤ（ｉ）ＣＨＲＥＱが
受付けられると、第１のマシンサイクルで制御フリツプ
フロツプ８０２をセットすると共に受付られたチャネル
番号がＨＣＨＡＲＯ−８０５にセットされる。

このサイクルでは、ＡＩインタフェース制御部１８０３
よりＤＣ（ｉ）ＲＥＱＯＫセットすると共にＣＣＲ−Ａ
制御部１８０５によりＨＣＨＡＲＯの示すチャネル番号
のＣＣＲ−Ａを読出し、ＨＣＨＡＲＯとＣＲよりＣＢＳ
４１のアクセスすへきアドレスを作成する。

Ｏ番目のマシンサイクルで制御フリツプフロツプ８０２
の内容が制御フリツプフロツプ８０３に、ＨＣＨＡＲＯ
−８０５の内容がＨＣＨＡＲ１−８０６に各々移される
。

１番目のマシンサイクルで実行されるのはＣＣＲ−Ａの
更新と、ＷＲＩＴＥ系コマンドの場合はＣＢＳ４１から
のデータの読出し、ＲＥＡＤ系コマンドの場合はＣＤＢ
ＩＢＵＳ上のデータをＣＢＳ４１へ格絡する処理である
。

ＣＣＲ−Ａの更新内容は、ＣＰの更新とＤＡＴＡＣＯＵ
ＮＴのマイナス１処理である。

２番目のマシンサイクルでは、制御フリツプフロツプ８
０３の内容を制御フリツプフロツプ８０４に、 ＨＣＨＡＲ１−８０６の内容をＨＣＨＡＲ２−８０７に
各々移す。

２番目のマシンサイクルで実行される処理は、ＡＩイン
タフェース制御部１８０３よりＤＣ（ｉ）ＴＲＮＳをセ
ットすると共に、ＤＣＢＯＢＵＳ上にＣＢＳ４１から読
出したデータをセットしＩＦＣ１４に転送する。

以上説明した３つのステージから成る処理は、第２０Ｂ
図に示す如くオーバラツプ処理が可能である。

すなわち多重制御部１８０１において複数発生している
処理の中から、最も優先順位の高い処理を各マシンサイ
クル毎に１つ選択し受付けることが出来る。

第２０Ｂ図ではオーバラツプ処理の態様を示すため便宜
上かなり接近したサイクルでＤＴＣ−Ｂ１３から複数の
要求が発生しているが、実際にももつと離れたサイクル
で発生することになる。

２）ＭＳデータ転送処理 ＣＣＲ−Ａ制御部１８０５が第１ステージにおいてＣＣ
Ｒ−Ａ４２の内容を更新する時、更新後のＣＰの値より
ＭＳとの間のデータ転送要求が必要であるかどうかを判
断し、データ転送要求の必要が有ればＲＥＡＤ系コマン
ドの場合は、ＣＣＲ−Ａ４２内のＤＲＯビットをセット
しＭＳへのデータ格納要求が有ることを示す。

データ転送要求がＷＲＩＴＥ系コマンドの場合は、ＣＣ
Ｒ−Ａ４２内のＤＲＩビツトをセットする。

ＡＢインタフェース制御部１８０４はＤＲ０ないしＤＲ
Ｉがセットされることにより、ＳＴＳＲＥＱ（ｉ）をセ
ットする。

ＤＲＩがセットされる場合の処理は、データ転送準備処
理でＤＲＩをセットしＭＳからＣＢＳ４１にデータ転送
した場合の処理と全く同様である。

ＤＲＯがセットされている場合は、ＤＴＣ一Ｂ１３にお
いてＳＴＳＲＥＱ（ｉ）を受付けた後、ＣＣＲ−Ａ４２
の内容よりＤＲＯがセットされていることを認識した後
、 ＣＢＳＦＥＲＥＱをセットしＣＢＯＢＵＳを介しＣＢＳ
４１のデータを読出し、ＭＳへ転送することを除いて、
ＤＲＩがセットされている場合の処理と同様である。

ＭＳとのデータ転送が終了した時点で、ＤＴＣ−Ｂ１３
はＣＣＲ−Ａ４２のｓｐの値を更新する。

（３）ＩＤＡＷフエツチ処理 ＤＴＣ−Ｂ１３は先頭ＩＤＡＷをフエツチし、ＣＣＲ−
Ａ４２のＳＰに初期値をセットする時点で、次のＩＤＡ
Ｗを先取りするためＣＦＯ〜２を”００１”にセットす
る。

これによりＤＴＣ−Ａ１２よりＳＴＳＲＥＱ（ｉ）をセ
ットし、ＤＴＣ−Ｂ１３よりＣＣＲ−Ｂ５１のＫＥＹ，
ＮＥＸＴＩＤＡＷＡＤＤＲＥＳＳを使用し、ＭＳよりＩ
ＤＡＷをフエツチし、ＣＣＲ−Ｂ５１内のＮＥＸＴ Ｉ
ＤＡＷのエリアに格納しておく。

その後ＭＳとの間のデータ転送終了後、ＣＣＲ−Ｂ５１
内のＤＡＴＡ ＡＤＤＲＥＳＳ更新後の値がページ境界
（２Ｋバイト境界）を示している時、ＮＥＸＴ ＩＤＡ
Ｗエリアの内容をＤＡＴＡＡＤＤＲＥＳＳエリアに移し
、ＣＣＲ−Ａ４２のｓｐの更新時、ＣＦＯ〜２の値を”
００１”にセットし次のＩＤＡＷの先取り要求をＤＴＣ
−Ａ１２より出させる。

（４）データチェイン処理 ここではＣＣＷ先取り処理があるＷＲＩＴＥ系コマンド
のデータチェイン処理に関し説明する。

ＤＴＣ−Ｂ１３はデータチェイン指示の有るＷＲＩＴＥ
系コマンド実行時、ＭＳへのデータフエッチ要求ＤＲＩ
をセットする時点で、残りデータカウントがＭＳとの間
のデータ転送バイト数より少ないかどうかを判定するこ
とにより、現ＣＣＷ実行のための最後のＭＳへのデータ
フエッチ要求であることを判別し、ＤＲＩと同時にＣＦ
Ｏ〜２を１００にセットする。

これによりＤＴＣ−Ａ１２はデータフエッチ処理が終了
した時点でＣＦＯ〜２が゛１００”であることから再び ＳＴＳＲＥＱ（ｉ）をセットし、ＤＴＣ−Ｂ１３にＣＣ
Ｗフエツチ要求を出す。

ＤＴＣ−Ｂ１３はこれにより、ＣＣＲ−Ｂ５１のＫＥＹ
とＮＥＸＴＣＣＷ ＡＤＤＲＥＳＳを用いてＭＳよりＣ
ＣＷフエツチをする。

先取したＣＣＷのフラグ部はＣＣＲ−Ｂ５１のＰＦＦＬ
ＡＧエリアに、ＤＡＴＡＣＯＵＮＴはＰＦＤＡＴＡＣＯ
ＵＮＴに、フラグのＩＤＡ＝０ならばデータアドレス部
はＤＡＴＡＡＤＤＲＥＳＳエリアに、ＩＤＡ＝１ならば
データアドレス部はＮＥＸＴ ＩＤＡＷ ＡＤＤＲＥＳ
Ｓエリアに各々格納する。

丁ＤＡ二１の場合は更にＯＣＲ−Ａ４２内のＣＦＯ〜２
を゛００１”にセットし先頭ＩＤＡＷまでフエツチして
おく。

一方ＤＴＣ−Ｂ１３とＩＦＣ１４との間でデータ転送を
実行して行き、ＣＣＲ−Ａ４２のＤＡＴＡ ＣＯＵＮＴ
を更新した結果が゛０″となると、ＤＴＣ−Ｂ１３より
ＩＦＣ１４に対し、ＤＣＣＤＴ＝１，ＤＣＣＴＯ〜３＝
ＯＯＯとしデータチェイン指示のあるコマンドでの最終
データであることを知らせる。

これによりＩＰＣ１４は最終データを１０に転送した時
点でＣＤ（ｉ）ＣＨＲＥＱをセットし、それが受付けら
れるとＣＤＬＤＴをセットし、最終データを１０に転送
したこきを報告する。

これによりＤＴＣ−Ａ１２はＤＴＣ−Ｂ１３に対しＣＣ
ＷＣＧＲＥＱ（ｉ）をセットし、データチェイン指示の
あるＣＣＷのデータ転送が終了したことを示す。

これによりＤＴＣ−Ｂ１３はＣＣＲ一Ｂ５１のＰＦＦＬ
ＡＧをＦＬＡＧへ移すと共に、ＣＣＲ−Ａ４２をイニシ
ャライズしチェインされたＣＣＷの実行を開始する。

（５）複数項目の先取り処理の順序制御 以上説明したＭＳデータ転送要求、ＩＤＡＷフエツチ要
求、ＣＣＷフエツチ要求は、ＲＥＡＤ系コマンドのＭＳ
データ転送要求を除き、全て実際にデータあるいは情報
を必要とする以前に行なう先行制御処理であり、同時に
複数項目発生することがある。

この様な時適切な処理の順序を指示する制御を可能とす
るのが、ＣＣＲ−Ａ４２内のＮＩＤＡＷＷ，ＣＡＤＲＷ
，ＤＡＤＲＷ，ＦＮＩＤＡＷ．およびＣＦＯ〜２の制御
ビットである。

以下これ等のビットに関し詳細な説明をする。

なおこれ等の制御ビットは必らずしもＣＣＲ一Ａ４２に
存在しなくても、ＤＴＣ−Ａ１２およびＤＴＣ−Ｂ１３
から共通にアクセス可能であれば何処に有っても良い。

０−０−３ ＮＩＤＡＷＷ（Ｎｅｘｔ ＩＤＡＷ Ｗａ
ｉｔ）ＩＤＡ指示のあるデータ転送時にセットされる。

ＩＤＡＷのフエツチリクエストとデータのフエツチ／ス
トアリクエストがぶつかった時にセットされる。

即ち、データのフエツチ／ストアを行うべき条件に達し
たが、そこで使用するデータアドレスは次のＩＤＡＷで
示されていて、その時まだ該 ＩＤＡＷのフエツチ動作が完了していないケースである
。

この場合、Ｎｅｘｔ ＩＤＡＷのフエツチ完了を待って
、改めて、データのフエツチ／ストアのリクエストを出
さねばならない。

このことを記憶するビットである。

例 ＷＲＩＴＥコマンドで、Ｆｌｒｓｔ ＩＤＡＷの示すデ
ータアドレスが、ページ境界の１バイト手前から始って
いるケースを考えてみる。

ＦｉｒｓｔＩＤＡＷのフエツチが完了すると、Ｎｅｘｔ
ＩＤＡＷのフエツチを行なう前に、まず最初のデータ
フフエツチリクエストを出す。

ところが、そこでフエツチしたデータのうち有効なデー
タは１バイトだけなので、引き続き次のデータフエッチ
、リクエストを出そうとする。

ところが、そこで使用するデータアドレスは既にページ
境界を越えているので、Ｎｅｘｔ ＩＤＡＷをフエツチ
してみないと分らない。

ところが、その時点では未だＮｅｘｔ ＩＤＡＷのフエ
ツチは完了していない。

そこて、データフエッチリクエストのセットを１時抑止
し、ＮＩＤＡＷＷのビットをセットしておき、Ｎｅｘｔ
ＩＤＡＷのフエツチ動作を先行させ、それが完了した
時点で改めてデータのフエツチリクエスト出すといった
制御を行なう。

０−０−４ ＣＡＤＲＷ（Ｃｏｎｔｒｏｌ ＡｄＤＲｅ
ｓｓＷａｉｔ） ＩＤＡとチェインデータが同時に指示されている場合に
セットされることがある。

即ち、チェインデータ指示によりＮｅｘｔ ＣＣＷをフエツチしようとしたが、この時、先に出てい
たＮｅｘｔ ＩＤＡＷのフエツチ動作が完了していない
と、ＣＣＷフエツチリクエストを出すことができない。

そこでＣＡＤＲＷのビットをセットしておき、 Ｎｅｘｔ ＩＤＡＷのフエツチ動作が完了した時点で改
めてＣＣＷのフエツチリクエストを出すよう制御する。

０−０−５ ＤＡＤＲＷ（Ｄａｔａ ＡｄＤＲｅｓｓＷ
ａｉｔ） ＩＤＡ指示のあるデータ転送でセットされることがある
。

現在フエツチリクエストを出しているＮｅｘｔ ＩＤＡ
Ｗは、それをフエツチした時ＣＣＲ−Ｂのデータアドレ
ス部に格納せねばならぬことを記憶するビットである。

通常、Ｎｅｘｔ ＩＤＡＷは、それをフエツチした時に
はＣＣＲ−ＢのＮｅｘｔ ＩＤＡＷのエリアに格納して
おき、データアドレスがページ境界に達した時に、それ
をデータアドレス部に置き換えるといった処理を行なう
が、ページ境界に達した時は未だＮｅｘｔＩＤＡＷのフ
エツチが完了していないケースでは、フエツチしたＮｅ
ｘｔ ＩＤＡＷを即データアドレスとして使用しなけれ
ばならなＧ。

このことを記憶するビットである。０−０−６ ＦＮＩ
ＤＡＷ（Ｆｅｔｃｈ ＮｅｘｔＩＤＡＷ） ＩＤＡ指示のあるＷＲＩＴＥ系のデータチェイン動作で
使用する。

ＷＲＩＴＥ系コマンドのデータチェインでは現在実行中
の ＣＣＷによるデータ転送が終了する前に次のＣＣＷを先
取りする。

先取りを行なう時期は、ＣＣＲ−８５１内の現在のＣＣ
Ｗで指定されたデータアドレスをもはや使用しなくなっ
た時（現在のＣＣＷによる最後のデータフエッチが終了
した後）である。

先取りしたＣＣＷでＩＤＡが指定されていると最初のＩ
ＤＡＷまではフエツチする。

以上の処理の流れを第２１図に示す。

第２１図においてＣＨＳＡＲとはＭＳに対するアドレス
レジスタ、ＳＤＩＲとはＭＳからの転送データをセット
するデータレジスタであり、共に第１９図内のＭＳイン
タフェース制御部１９０６内に有る。

更に引き続きＮｅｘｔ ＩＤＡＷのフエツチをしよつと
するが第２１図からも分かる通り、ＣＣＲ一Ｂ５１には
フエツチしたＮｅｘｔ ＩＤＡＷを格納すべきエリアが
無い。

本来ならば第２１図のｒＮｅｘｔ ＣＣＷ ＡＤＲ＋８
Ｊのエリアに入れるがデータチェイン実行中であるため
ふさがっている。

このために、現在実行中のＣＣＷのデータ転送を最後ま
で行ないｒＮｅｘｔ ｃｃｗ ＡＤＲ＋８Ｊを「現ＣＣ
Ｗ ＡＤＲ＋８Ｊに置きかえ、ｒＮｅｘｔＣＣＷ ＡＤ
Ｒ＋８Ｊのエリアが空いてからＮｅｘｔＩＤＡＷのフエ
ツチを行なう。

ＦＮＩＤＡＷは次にＣＣＷに制御が移ってからＮｅｘｔ
ＩＤＡＷのフエツチを行なうよう記憶するビットであ
る。

０−１−４ ＣＦＯ（Ｃｏｎｔｒｏｌ Ｆｅｔｃｈ Ｏ
）０−１−５ ＣＦＩ（ 〃
１）０−１−６ ＣＦ２（
〃 ２）ＣＦＯ，ＣＦＩ，ＣＦ
２の３ビットをコード化し、ＤＴＣ−Ａ１２からＤＴＣ
−Ｂ１３に出す制御情報のフエツチリクエストの種類を
記憶する。

またフエツチした結果（正常、異常）を記憶するビット
としても使用する。

ＣＦＯ，ＣＦＩ，ＣＦ２ 内容 ０００：何もしていない。

００１：Ｎｅｘｔ ＩＤＡＷのフエツチリクエストを出
している。

０１０：ＷＲＩＴＥ系データチェイン で、ＣＣＷの先取りが完了 している。

ＴＩＣ，ＩＤＡの指示がある時は、データアド レスのフエツチも完了して いることを示す。

０１１：Ｆｉｒｓｔ ＩＤＡＷのフエツチリクエストを
出している。

１００：データチェインによるＣＣＷ のフエツチリクエストを出 している。

１０１：先取りしたＮｅｘｔ ＩＤＡＷ に異常（プログラムチェツ ク等）があったことを示す。

１１０：データチェインでフエツチ したＣＣＷがＴＩＣであった ため、ＴＩＣ先のＣＣＷのフ エツチリクエストを出して いる。

１１１：ＣＦ０・１・２二０１１，１００，１１０によ
るフエツチリク エストで異常（プログラム チェック等）があったこと を示す。

次に、個々のフエツチリクエストを出すタイミングにつ
いて説明する。

ＣＦＯＯ１（ＣＦ０・１・２＝００１を略してこのよう
に書く。

以下同様）Ｎｅｘｔ ＩＤＡＷのフエツチリクエストを
出すタイミング （１）Ｆｉｒｓｔ ＩＤＡＷフエツチが正常に終了した
とき。

ただし、ＷＲＩＴＥ系チェインデータでの次ＣＣＷのＮ
ｅｘｔ ＩＤＡＷは、現ＣＣＷのデータ転送が完全に終
了してからＦｅｔｃｈする。

→ＦＮＩＤＡＷの項を参照。

（２）ＩＤＡ指示のあるＷＲＩＴＥ／ＲＥＡＤコマンド
実行中にページ（２Ｋバイト）の最後のデータをフエツ
チ／ストアした時。

即ち、ＭＳに出したリクエストのアドレスが次のように
なった。

ＷＲＩＴＥ／ＲＥＡＤ ＲＥＡＤＢＡＣＫＷＡＲＤ 尚、ここでフエツチするＮｅｘｔ ＩＤＡＷは、次の次
のページを示すＩＤＡＷである。

（次のページを示すＩＤＡＷは既に先取りされてＣＣＲ
−Ｂに入っている。

）（３）ＦＮＩＤＡＷがｔ１ｔで、現ＣＣＷによるデー
タ転送が完全に終了したとき。

→上記（１）項及びＦＮＩＤＡＷの項参照。

（４）ＤＡＤＲＷが゛′１″でＮｅｘｔ ＩＤＡＷのフ
エツチが正常に終了したとき。

ＤＡＤＲＷが１であれば、フエツチしたＮｅｘｔ ＩＤ
ＡＷを即データアドレスとして使用するので、さらにも
う１つのＮｅｘｔ ＩＤＡＷをフエツチできる。

ＣＦ００１の処理の流れを第２２図に示す。

・ＣＦＯＩＩ Ｆｉｒｓｔ ＩＤＡＷフエツチリクエストを出すタイミ
ングはフエツチしたＣＣＷでプログラムチェック等異常
がなく、かつコマンドがＴＩＣでなく、ＩＤＡのフラグ
が゛１″の時である。

ＤＴＣ−Ｂ１３ではフエツチしたＩＤＡＷの内容に従い
ＣＣＲ−Ａ４２，ＣＣＲ−Ｂ５１をイニシャライズする
。

ＣＦＯ１１の処理の流れを、第２３図に示す。

・ＣＦ１００ データチェインでＣＣＷフエツチリクエストを出すタイ
ミングは、ＷＲＩＴＥ系コマンドとＲＥＡＤ系コマンド
でその時期が異なる。

ＷＲＩＴＥ系コマンドでは先取りのリクエストを出すタ
イミングは現ＣＣＷでの最後のデータフエッチが終了し
た後でなければならない。

何故ならば、先取りＣＣＷのデータアドレスでＣＣＲ−
Ｂ５１のデータアドレス部を書きかえてしまうからであ
る。

・先取りしたＣＣＷはＣＣＲ−Ｂ５１のブリフエツチエ
リアに格納し、現ＣＣＷのデータ転送が完全に終了した
（ＩＯに最後のデータを転送し終った）時にＣＣＲ−Ｂ
５１内の置きかえと、ＣＣＲ−Ａ４２のイニシャライズ
を行なう。

ただし、データアドレス部は最初から現ＣＣＷのデータ
アドレスが入っているところに入れる。

この時の処理の流れを第２４図に示す。

・先取りしたｃｃｗがＴＩＣであればＣＦ１１０とし、
ＴＩＣ先のＣＣＷフエツチリクエストを出す。

先取りしたＣＣＷでＩＤＡが指定されていると、ＣＦＯ
ＩＩとし、Ｆｉｒｓｔ ＩＤＡＷのフエツチリクエスト
を出す。

ＣＦＩＯＯの流れを第２５図に示す。

（次のＣＣＷ箒ＴＩＣ） また、次のＣＣＷがＴＩＣのケースの処理の流れを第２
６図に示す。

ＲＥＡＤ系コマンド ・ＲＥＡＤ系コマンドのデータチェインではＣＣＷの先
取りは行なわない。

現ＣＣＷでの最後のデータを受取ってから、即ち残りバ
イトカウントの値が０になった時にＣＣＷフエツチリク
エストを出す。

・ＣＣＷフエツチが完了するまでＩＰＣＩ４からＤＴＳ
−Ａｌ２へのデータ転送要求信号ＣＤ（ｉ）ＣＨＲＥＱ
の受付けを禁止する。

次のＣＣＷがＴＩＣであったり、ＩＤＡが指示されてい
たりすると、データアドレスのフエツチが完了するまで
ＣＤ（ｉ）ＣＨＲＥＱは待たされる。

・フエツチしたＣＣＷがＴＩＣであれば ＣＦＩＩＯとしＴＩＣ先のＣＣＷフエツチリクエストを
出す。

またＩＤＡが指定されていればＣＦＯ１１とし、Ｆｉｒ
ｓｔ ＩＤＡＷのフエツチリクエストを出す。

・ＣＦＩＩＯ データチェインによりフエツチしたＣＣＷがＴＩＣであ
ると、ＣＦの値を１１０にして、ＴＩＣ先のＣＣＷをフ
エツチする。

・ＴＩＣ先のＣＣＷが再びＴＩＣであれば、プログラム
チェックとする。

・ＴＩＣ先のＣＣＷでＩＤＡが指示されていれば、ＣＦ
ＯＩＩとし、Ｆｉｒｓｔ ＩＤＡＷのフエツチリクエス
トを出す。

ＣＦ１１０の処理の流れを第２７図に示す。

（ｖｉ）コマンド終結処理 （１）データ転送終結処理 ＤＴＣ−Ａ１２においてデータチェイン指示のないＣＣ
Ｗ実行時、残りデータカウント０を検出すると、ＤＣＣ
ＤＴ二０，ＤＣＣＴＯ〜３＝０００としＩＦＣｌ４に対
し終結指示を出す。

ＩＦＣ１４はこれにより最終データを１０に転送した後
の■０からのデータ転送要求に対し、コマンド終結指示
を出す。

これに対しＩＯはＩＰＣ１４に対しコマンド終結の状態
報告ＤＳＢを転送して来る。

これによりＩＦＣ１４は、ＤＴＣ−Ａ１２に対しＣＤ（
ｉ）ＣＨＲＥＱをセットし、受付けられるとＣＤＬＤＸ
をセットする。

これによりＤＴＣ−Ａ１２はＣＴＳＴＲＥＱ（ｉ）セッ
トし これによりＤＴＣ一Ｂ１３はＣＣＲ−Ａ４２のＤ
ＡＴＡＣＯＵＮＴをＣＣＲ−Ｂ５１のＤＡＴＡＣＯＵＮ
Ｔエリアに移すと共に、ＣＣＲ−Ｂ５１内のＰＦＣＳＢ
をＣＳＢに移した後、ＤＴＣ−Ａ１２に対しＣＴＳＴＡ
ＰＴ（ｉ）を返す。

これによりＤＴＣ−Ａ１２はＩＰＣ１４に対しＤＣ（ｉ
）ＣＣＷＩＮＶを返し、ＩＦＣ１４はＭＣ１１に対しＣ
Ｑ（ｉ）ＣＨＩＮＴをセットする。

ＭＣ１１はＣＱ（ｉ）ＣＨＩＮＴを受付た後、コマンド
終結処理に入る。

以上はチャネルよりデータ転送を終結する処理を述べた
が、１０からデータ転送処理を終結する場合は、ＤＴＣ
一Ａ１２における残りデータカウントがＯになる前に、
ＩＯからコマンド終結報告をして来る。

この場合はＩＦＣ１４よりＤＴＣ−Ａ１２からのＤＣＣ
ＴＯ〜３二〇〇〇の指示を待たずにＣＤＬＤＸの報告を
する。

以下の処理はチャネルからコマンドを終結する場合と同
様である。

（２）コマンド終結処理 コマンド終結処理時、ＭＣ１１はＤＴＣ一Ｂ１３よりＣ
ＣＲ−Ｂ５１のＫＥＹ， ＮＥＸＴＣＣＷＡＤＤＲＥＳＳ，ＦＬＡＧ，ＣＳＢ，Ｄ
ＡＴＡＣＯＵＮＴを読み出し、コマンドチェインの指示
が無ければＣＳＷを作成し ＳＢＣＲ３３に格納しＣＰＵに対し割込要求を出す。

コマンドチェインの指示が有る場合は、エラーが無く、
ＤＳＨの内容がチャネルエンドとデバイスエンドが１で
あることを確認し、ＣＣＲ−８５１から読み出したＣＣ
Ｗアドレスを使用してコマンドチェイン処理を実行する
。

ＤＳＢの内容がチャネルエンドのみでデバイスエンドが
立っていない場合は、 ＳＢＣＲ３３のＵＳＱＣにコマンドチェインのデバイス
エンド待ちという状態をセットすると共に、ＣＣＲ−Ｂ
５１からのＣＣＷアドレスをＳＢＣＲのＮＥＸＴＣＣＷ
ＡＤＤＲＥＳＳエリアに格納して処理を終了する。

（ｖｉｉ）障害処理 チャネルの動作が複数の制御部において独立に処理され
るため、特に先取り処理中に障害を検出した場合、各制
御部において適切な時期に適切な順序でコマンドを終結
させる必要が有る。

以下特に処理が困難なＭＳ関係の処理に障害が，検出さ
れた時の処理に関し説明する。

ＤＴＣ−Ｂｌ３においてＭＳ関係の処理に障害を検出す
ると、ＣＣＲ−Ｂ５１のＰＦＣＳＢにその内容をセット
すると共に、ＡＢインタフェース制御部１９０４よりＣ
ＲＡＲＥＱをセットし、ＣＣＲ−Ａ４２内のＳＲＦビッ
トに障害の種類をセットする。

ＤＴＣ−ＡはＳＲＦビットの内容を判別し適切な時期に
、ＡＩインタフェース制御部１８０３よりＩＦＣ１４に
対しＤＣＣＫＨＬＴを出しコマンドの終結指示をする。

以下のコマンドの終結処理は通常の場合と同様である。

ＤＴＣ−Ｂ１３はＤＴＣ−Ａ１２からの ＣＴＳＴＲＥＱ（ｉ）の処理においてＣＣＲ−Ｂ５１の
ＰＦＣＳＢをＣＳＢに移すことにより障害情報を有効に
する。

以下ＣＣＲ−Ａ４２内のＳＲＦビットと、ＡＩインタフ
ェースのＤＣＣＫＨＬＴ信号に関し詳細な説明する。

０−１−Ｏ ＳＲＦ０ Ｏ−１−１ ＳＲＦ１ ＭＳとの間の処理中に検出された異常は ＣＣＲ−Ａ内のＳＲＦに記憶される。

ここで言う異常とは、アドレスやデータのパリテイチェ
ックといったハード的な異常と、ＩＤＡＷやＣＣＷのフ
エツチで検出するプログラムチェツ久記憶保護チェック
といったソフト的な異常の両者をさしている。

それらの異常も、Ｎｅｘｔ ＩＤＡＷ，ＮｅｘｔＣＣＷ
，Ｎｅｘｔデータといった先取りのリクエストで検出す
るすぐには有効とならない異常や、データのストアで検
出する即有効となる異常など、その種類によりデータ転
送の停止時期はまちまちである。

そのコントロールをＳＲＦＯ，ＳＲＦＩの２ビットの組
み合せで行なう。

・ＳＲＦＯだけがセットされている状態 先取りのＮｅｘｔ ＩＤＡＷに異常があり、そのＩＤＡ
Ｗを次のデータのフエツチリクエストでデータアドレス
として使用する予定である。

次のデータのフエツチリクエストを出すのを抑止し、現
在のＣＢＳ４１内のデータを全てＩ／Ｏに送出し終った
時点で、その異常を有効とし、転送動作を停止すること
を示す。

・ＳＲＦＩだけがセットされている状態 先取りのデータフエッチリクエストで異常を検出した。

それ以後のデータフエッチリクエストを出すのを抑止し
、現在のＣＢＳ４１内のデータを全てＩ／Ｏに送出し終
った時点でその異常を有効とし、転送動作を停止するこ
とを示す。

・ＳＲＦＯ，ＳＲＦＩともにセットされている状態すぐ
に有効とせねばならない異常を検出した。

あるいは、先取りのリクエストで検出した異常を有効と
せねばならない時点に達した。

この状態でＣＤ（ｉ）ＣＨＲＥＱを受取ると、ＤＣＣＫ
ＨＬＴの指示を出す。

以下詳細なセット条件を示す。

（１）データのストアリクエストで異常を検出した。

（２）ＲＥＡＤ系のコマンド実行中に、ＦｉｒｓｔＩＤ
ＡＷやチェインデータによるＣＣＷのフエツチリクエス
トで異常を検出した。

（３）ＷＲＩＴＥ系のコマンド実行中に、ＦｉｒｓｔＩ
ＤＡＷやチェインデータによるＣＣＷのフエツチリクエ
ストで異常を検出したが、その時既にそれらの情報をす
ぐに使用する状態であった。

（４）データのフエツチリクエストで異常を検出したが
、その時既にＣＢＳ−４１が空で、そのデータのフエツ
チを待っている状態であった。

（５）ＲＥＡＤ系のコマンドでＮｅｘｔ ＩＤＡＷに異
常があり、次のデータのストアで、その ＩＤＡＷを使用する時期に達した。

（６）ＣＣＷ，ＩＤＡＷ、データの先取り時の異常が有
効となった。

それらの情報を使用する時期に達した。

ＤＣＣＫＨＬＴ ＭＳとのインタフェースで検出した異常、すなわちパリ
テイエラーのようなハード的な異常と、プログラムチェ
ック、記憶保護チェックといったソフト的な異常が有効
となったとき、実行中のデータ転送動作を終了させるた
めに、ＩＦＣ１４に対しＤＣＣＫＨＬＴ指示が出される
。

ＩＦＣ１４はＤＣＣＫＨＬＴを受けるとＩ／Ｏに対して
コマンド終結を指示する。

さらに、ＭＣ１１に対して異常のあったこさを知らせる
。

異常内容はＣＣＲ−Ａ４２のＣＳＢ４１のエリアに格納
されている。

異常が有効となった時とは、具体的には ＣＣＲ−Ａ４２のＳＲＦＯ，ＳＲＦ１の２ビットが（１
１）となった時である。

ＤＣＣＫＨＬＴもマルチプレクスラインでＤＣ（ｉ）Ｔ
ＲＮＳを受けたＩＦＣ１４にのみ有効である。

（ｖｉｉｉ）動作の同期制御 本発明においては一つのチャネル内で実行される一連の
動作が複数の制御部で実行されるため、各制御部間の処
理のフエーズを合わせる言わば各制御部間の同一チャネ
ル動作の同期をとる必要がある。

この同一チャネル内での動作の同期制御に関しては今ま
で断片的に説明して来たが、ここで整理すると下記の様
になる。

（イ）コマンド起動からデータ転送移行時、データチェ
イン実行時等ＤＴＳ一Ｂにおけるデータ転送準備処理が
間に合わない時の制御論理８１１によるチャネル対応の
ＣＤＣＨＲＥＱ（ｉ）の受付禁止機能。

（口）同一チャネル内で発生するＤＴＣ−Ａ１２からＤ
ＴＣ−Ｂ１３に対するＭＳとのデータ転送要求、ＩＤＡ
Ｗフエツチ要求、データチェイン実行時のＣＣＷフエツ
チ要求等複数の要求が生じた時、ＣＣＲ−Ａ４２内のＤ
ＲＯ〜１，ＣＦＯ〜２，ＮＩＤＡＷＷ，ＣＡＤＲＷ，Ｄ
ＡＤＲＷ，ＦＮＩＤＡＷ等の制御ビットによりシーケン
ス制御を可能とする機能。

（ハ）ＤＴＣ一Ｂ１３において検出した障害をＤＴＣ−
Ａ１２におけるＣＣＲ−Ａ４２内のＳＲＦＯ〜１ビット
で記憶し、その障害が有効となる時点でＤＴＣ−Ａ１２
よりＩＦＣ１４に対しＤＣＣＫＨＬＴ信号を出し、デー
タ転送を止める機能。

（ニ）データチェイン実行時ＩＰＣ１４において現ＣＣ
Ｗの最終データをＩＯとの間で転送することによりＤＴ
Ｃ−Ａ１２に対しＣＤＬＤＴ信号を送り、これによりＤ
ＴＣ−Ａ１２からＤＴＣ一Ｂ１３に対しＣＣＷＣＧＲＥ
Ｑ（ｉ）信号を出しＣＣＲ−Ｂ５１内の先取りＣＣＷを
現ＣＣＷに置き換え処理を要求する機能。

（ホ）コマンド終結時ＩＦＣ１４よりＤＴＣ−Ａ１２に
対しＣＤＬＤＸ信号を送りこれによりＤＴＣ−Ａ１２が
ＣＢＳ４１内の残りデータを処理した後、ＤＴＣ−Ｂ１
３にＣＴＳＴＲＥＱ（ｉ）を出し残りデータカウントを
ＣＣＲ−Ａ４２からＣＣＲ−Ｂ５１に移した後ＤＴＣ−
Ａ１２からＩＦＣ１４にＤＣ（ｉ）ＣＣＷＩＮＶ信号を
送り、これによりＩＦＣ１４はＭＣ１１に対し ＣＱ（ｉ）ＣＨＩＮＴ信号を出しコマンド終結要求を出
す機能。

コマンド終結処理時ＭＣ１１はＤＴＣ−Ｂ１３よりＣＣ
Ｒ−Ｂ５１のＫＥＹ，ＮＥＸＴ ＣＣＷＡＤＤＲＥＳＳ
，ＦＬＡＧ，ＣＳＢ，ＤＡＴＡＣＯＵＮＴを読み出し、
コマンドチェインの指示が無ければＣＳＷを作成しＳＢ
ＣＲ３３に格納しＣＰＵに対し割込要求を出す。

コマンドチェインの指示が有る場合は、エラーが無く、
ＤＳＢの内容がチャネルエンドとデバイスエンドが１で
あることを確認しＣＣＲ−Ｂ５１から読み出したＣＣＷ
アドレスを使用してコマンドチェイン処理を実行する。

ＤＳＢの内容がチャネルエンドのみでデバイスエンドが
立っていない場合は、 ＳＢＣＲ３３のＵＳＱＣにコマンドチェインのデバイス
エンド待ちという状態をセットすると共に，ＣＣＲ−Ｂ
５１からのＣＣＷアドレスをＳＢＣＲのＮＥＸＴ ＣＣ
Ｗ ＡＤＤＲＥＳＳエリアに格納して処理を終了する。

以上説明した様に本発明の特徴は、複数のチャネルを共
通に制御するチャネル制御方式において、従来マイクロ
プログラム制御により実現していたＭＳとのデータ転送
制御、データチェイン制御、ＩＤＡ制御等の出現頻度は
少ないが、データ転送と処理が同時性を持つため高速処
理が要求される処理を独立したハードウエア制御の共通
制御部を設け実行していることにある。

本発明のチャネル制御方式により、従来の共通制御方式
における制御するチャネル数の増加および接続されるＩ
Ｏの高速化による大きな性能低下を防ぎ、高性能なチャ
ネル装置が得られる。

【図面の簡単な説明】

第１図は従来例を示すフロック図、第２図は本発明の一
実施例を示すブロック図、第３図は第２図のマイクロプ
ログラム制御部（ＭＣ）をより詳細に示すブロック図、
第４図は第２図のデータ転送制御部（ＤＴＣ−Ａ）をよ
り詳細に示すブロック図、第５図は第２図のデータ転送
制御部（ＤＴＣ−Ｂ）をより詳細に示すブロック図、第
６Ａ図〜第６Ｃ図は本発明のチャネルの概略動作を説明
するもので、第６Ａ図はコマンド起動処理を示す流れ図
、第６Ｂ図ａおよびｂはデータ転送処理を示す流れ図、
第６Ｃ図はコマンド終結処理を示す流れ図、第７図は第
２図のＭＣにおける多重制御論理を示すブロック図、第
８図は第２図のＤＴＣ−Ａにおける多重制御論理および
ステージ制御論理を示すブロック図、第９図は第２図の
ＤＴＣ−Ｂにおける多重制御論理を示すブロック図、第
１０図は第３図のサブチャネルレジスタ（ＳＢＣＲ）の
フォーマットを示す図、第１１図は第５図のチャネル制
御レジスタ（ＣＣＲ−Ｂ）のフォーマットを示す図、第
１２図は第４図のチャネル制御レジスタ’ （ＣＣＲ−
Ａ）のフォーマットを示す図、第１３図はＭＣとＤＴＣ
−Ｂ間のＭＢインタフェースを示す図、第１４図はＭＣ
とＩＦＣ間のＭＩインタフェースを示す図、第１５図は
ＤＴＣ−ＡとＩＦＣ間のＡＩインタフェースを示す図、
第１６図はＤＴＣ−ＢとＤＴＣ−Ａ間のＡＢインタフェ
ースを示す図、第１７図は第３図のマイクロプログラム
制御論理（ＭＣＬ）の詳細を示すブロック図、第１８図
は第４図のＤＴＣ−Ａの動作を制御する論理（ＤＴＣＬ
−Ａ）の詳細を示すブロック図、第１９図は第５図のＤ
ＴＣ一Ｂの動作を制御する論理（ＤＴＣＬ−Ｂ）の詳細
を示すブロック図、第２０Ａ図および第２０Ｂ図はＤＴ
Ｃ−Ａにおける多重制御を説明するための図、第２１図
はＷＲＩＴＥ系データチェイン処理時のＩＤＡ制御の流
れを説明するための図、第２２図はＮｅｘｔ ＩＤＡＷ
のフエツチ処理を説明するための図、第２３図はＦｉｒ
ｓｔＩＤＡＷのフエツチ処理を説明するための図、第２
４図はデータチェイン時のＣＣＲ−ＡおよびＣＣＲ一Ｂ
のイニシャライズ処理を説明するための図、第２５図は
データチェイン時のＣＣＷのフエツチ処理を説明するた
めの図、第２６図はＷＲＩＴＥ系データチェイン処理時
のＴＩＣ処理を説明するための図、第２７図はＲＥＡＤ
系データチェイン処理時のＴＩＣ処理を説明するための
図である。 第２図：１１・・・・・・マイクロプログラム制御部（
ＭＣ）、１２・・・・・・データ転送制御部（ＤＴＣ−
Ａ）、１３・・・・・・データ転送制御部（ＤＴＣ−Ｂ
）、１４・・・・・・■０インタフェース制御部（ＩＦ
Ｃ）。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置（例えばＣＰＵ）からの指令によって
   、複数のチャネルを通して主記憶装置と入出力装置との
   間のデータ転送を制御するチャネル制御方式において、
   上記複数のチャネルに共通にデータ転送の制御を行なう
   各々独立に動作する第１、第２および第３の共通制御部
   （例えばＭＣ１１，ＤＴＣ−Ａ１２およびＤＴＣ−Ｂ１
   ３）と、上記チャネルの各々に対応して設けられ、対応
   するチャネルのデータ転送の制御を行なう入出力インタ
   フェース制御部（例えばＩＰＣ１４）とからなり、上記
   第１の共通制御部は上記中央処理装置からの命令に応答
   して、上記第３の共通制御部および入出力インタフェー
   ス制御部にデータ転送の開始を指示し、上記第２の共通
   制御部は各チャネル対応にデータのバツファリングを行
   なうデータバツファ（例えばＣＢＳ４１）とデータ転送
   を制御する制御情報を格納する第１のチャネル制御レジ
   スタ（例えばＣＣＲ−Ａ４２）とを有し、各チャネルに
   関する上記データバツファと入出力インタフェース制御
   部との間のデータ転送を制御すると共に、上記第３の共
   通制御部に対して上記主記憶装置とデータバツファとの
   間のデータ転送および主記憶装置からの制御情報の読出
   しとを要求し、上記第３の共通制御部は各チャネル対応
   にデータ転送を制御する第２のチャネル制御レジスタＣ
   ＣＲ−Ｂ５１を有し、上記第１および第２の共通制御部
   からの要求に応じて、上記主記憶装置からの制御情報の
   読出しおよび主記憶装置とデータバツファとの間のデー
   タ転送を行ない、上記入出力インタフェース制御部は上
   記第１の共通制御部からのデータ転送開始指示に応答し
   、上記データバツファと入出力装置との間のデータ転送
   を行なうことを特徴とするチャネル制御方式。