JPH0232650B2

JPH0232650B2 -

Info

Publication number: JPH0232650B2
Application number: JP58182154A
Authority: JP
Inventors: Kazushi Sakamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-09-30
Filing date: 1983-09-30
Publication date: 1990-07-23
Also published as: JPS6074038A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、情報処理装置が状況に応じて自身で
自動的にハードウエア又はフアームウエアの構造
を変更できるようになつた情報処理装置に関する
ものである。

〔従来技術および問題点〕

従来、ひとつの計算機を設計する場合、機能拡
張等は別として、定められたハードウエアの構成
ないし論理に従つて設計される。

従つて、いろいろなプログラムを流した場合、
そのプログラムの内容により、性能が大きく変わ
る。特に、外部メモリのアクセスの多い事務処理
プログラムと、内部レジスタを多く使用する科学
技術用プログラムとでは、その計算機の構造によ
り性能の差が大きくでる。

汎用計算機では、どのようなプログラムに対し
ても性能が上がることを目標とするが、設計上非
常にむづかしくなる。

以上に対する対策として、構成制御によるシス
テムの設定、OPSR（Opereation Status
Register）によるハードウエア内部の論理変更等
があるが、前者はシステム設置時に決定されてし
まい、後者はおもにオペレータがOPSRを変更す
ることにより行なわれオペレータの負担を重くす
る。また両者ともプログラムが変つた時（TSS
等）に対する柔軟性はまつたくない。

〔発明の目的〕

本発明は以上の問題点を解決するために、計算
機自身がソフトウエア、つまり各種の命令の集合
体に適するように、自動的にハードウエアないし
フアームウエアの構造（構成ないし論理）を変更
できるようにすることを目的としている。

さらに、本発明を実施する背景としては、集積
回路としてVLSiを使つた設計に適しているとい
うことがあげられる。

VLSiでは、内部のゲート数は飛躍的に増加す
るが、外部とのインターフエースであるピンの数
はそれに見合うだけ増やせないということがあ
る。そこで、従来通りの設計をVLSiで実現した
場合、ゲート数がかなりあまることになる。そこ
で、あまつたゲートを有効利用することが考えら
れねばならない。本発明ではゲート数はかなり使
われるがピン数は１本ないし数本増えるだけとい
う利点がある。

例えば単純な１例として１つのVLSi内に２種
の構造を作つておき、外部からの信号で切換える
ようにすれば、ゲート数は約２倍となるが、ピン
数は１本増えるだけで済む。

〔発明の構成〕

そして上記の目的を達成するため、本発明の第
１番目の発明の情報処理装置は、ハードウエア及びそれを動作させるソフトウエ
アを有する情報処理装置に、所定期間内に投入された或いは実行された命令
タイプを記録し、その結果から現在実行中のソフ
トウエアの性質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、特定命令Ｘによつて制御部が起動され、特定命
令Ｙによつて制御部が停止されるようにしたことを特徴とするものである。また、本発明の第
２番目の発明は、ハードウエア及びそれを動作させるソフトウエ
アを有する情報処理装置に、所定期間内のハードウエアの使用状況を記録
し、その結果から現在実行中のソフトウエアの性
質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、特定命令Ｘによつて制御部が起動され、特定命
令Ｙによつて制御部が停止されるようにしたことを特徴とするものである。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。

高速化を図る計算機においては、複数の命令及
びその命令で処理する複数の外部データをバツフ
アリングしておき、演算器等の状態により、プロ
グラム上後続する命令が先行する命令より先に実
行されることがある（命令の追い越し）。

そのため、複数の命令及び外部データをそれぞ
れ命令保持部、データ保持部に取り込んで命令の
発信順序及びタイミングを制御する。

構成ないし論理を変更する機能の例として、最
初に命令保持部とデータ保持部の構成変更につい
て説明する。

第１図は命令制御装置の従来例のブロツク図、
第２図は第１図のフラグ制御回路のブロツク図、
第３図は本発明の命令取込み回路の１実施例のブ
ロツク図、第４図は第３図の信号３００が論理
「１」のときの第３図の等価的な構成を説明する
図、第５図は第３図の信号３００が論理「０」の
ときの第３図の等価的な構成を説明する図、第６
図は本発明のフラグ制御回路の要部の１実施例を
示す図である。

第１図において、iR₀ないしiR₃はインストラク
シヨン・レジスタ、AR₀ないしAR₃はデータ・ア
ドレス・レジスタ、DR_Fはフアースト・データ・
レジスタ、DR_Sはセカンド・データ・レジスタ、
CLはクロツク、SELはセレクト信号、１０１は
命令及びデータを伝送するパス線、１１０はイン
ストラクシヨン・レジスタiR₀で処理するデータ
を示すアドレス信号、１１１はREADアドレス
信号、１１２は発信された命令で処理されるデー
タの記憶場所を示すアドレス信号、１２０は外部
メモリや補助プロセツサなどの命令及びデータを
送出する外部装置、１３０は命令取込み回路、１
３１はバツフア、１３２はフラグ制御回路、１４
０は命令発信回路、１４１と１４２はセレクタを
それぞれ示す。

第１図の従来例では、すべての命令に対しデー
タがふたつ入力される場合を示す（フアーストデ
ータ、セカンドデータ）。外部装置１２０からは、
命令、フアーストデータ、セカンドデータの順に
情報が送られバツフア１３１に保持される。バツ
フア１３１からは同様の順に情報が取り出され、
順にクロツクCL₀，CL_DF，CL_DSのクロツクがオン
になり、命令はインストラクシヨン・レジスタ
iR₀へ、データはそれぞれデータ・レジスタDR_F，
DR_Sにセツトされる。またクロツクCL₀がオンに
なるとき、フラグ制御回路１３２では、データ・
レジスタDRのアドレス（第１図では０ないし
３）のうちフラグがオフになつているもののうち
のひとつを信号線１１０を通してアドレス・レジ
スタAR₀にセツトする。アドレス・レジスタAR₀
の内容はその後クロツクCL_DF，CL_DSがオンにな
る時に、それぞれデータ・レジスタDR_F，DR_Sの
WRITEアドレスとなる（信号線１１３）。

命令発信回路１４０では、インストラクシヨ
ン・レジスタiR₁ないしiR₃のどれかがあくと、ク
ロツクCL₁ないしCL₃のうちのひとつがオンにな
り、対応するインストラクシヨン・レジスタiR
およびアドレス・レジスタARにそれぞれiR₀，
AR₀の内容を取り込む。また、演算装置、命令の
前後関係などから発信すべき命令を決定し、信号
線SELにより、インストラクシヨン・レジスタ
iR₁ないしiR₃のひとつをセレクトし、演算装置に
命令を発信する。同時に、対応するアドレス・レ
ジスタAR₁ないしAR₃のひとつを信号線１１２を
通してフラグ制御回路１３２に送る。

フラグ制御回路１３２では、送られてきたアド
レスを信号線１１１を通してデータ・レジスタ
DR_F1，DR_Sに伝え、２つのデータを演算装置へ
送る。

演算装置では、発信された命令及び２つのデー
タを受けもつて処理を行う。

第２図はフラグ制御回路の従来例のブロツク図
である。第２図において、ＡはAND回路、Ｉは
インバータ、ＯはOR回路、RARはラツチ、２２
２はデコーダ、２２１はセレクト回路、２２０は
エンコーダ、２３０ないし２３３はセツト／リセ
ツト・ラツチをそれぞれ示している。デコーダ２
２２は信号１１２をデコードして何のアドレスの
フラグかを示すものであり、セレクト回路２２１
はフラグの状態から空いているアドレスを示すも
のである。エンコーダ２２０はセレクトされたア
ドレス信号をエンコードするものである。ラツチ
２３０ないし２３３のそれぞれは記憶場所０ない
し３のそれぞれと１対１に対応しており、対応す
る記憶場所のデータが有効であるか否かを示す。
例えばラツチ２３０がセツトされていると、デー
タ・レジスタDR_FおよびDR_Sの記憶場所０のデー
タが有効であることを示す。ラツチRARは信号
１１２をラツチし、信号１１１として第１図のデ
ータ・レジスタDR_FおよびDR_Sに送るものであ
る。信号＋SET FLAGは、第１図のクロツクが
オンになる時にオンとなる信号であり、フラグを
セツトするタイミングを決めるものである。信号
＋START INSTRUCTIONは、命令が発信さ
れる時に命令発信制御回路から送られてくる信号
であり、フラグをリセツトするタイミングを決め
るものである。

次に第２図の動作について説明する。セレクト
回路２２１により、有効でないデータ（すでに演
算装置へ送出されたデータ）のアドレス（フラグ
はリセツト状態）をセレクトし、（値の小さいも
のを優先）、エンコーダ２２０でコード化した後
信号１１０として第１図のアドレス・レジスタ
AR₀に伝える。またクロツクCL₀がオンになりア
ドレス・レジスタAR₀にセツトされると同時に、
対応するアドレスのフラグをSETする。

命令発信回路１４０で命令が発信されると、信
号＋START INSTRUCTIONと共にアドレス
信号１１２が送られ、対応するフラグをリセツト
する。またアドレス信号はラツチRARにラツチ
され、READアドレス信号１１１として第１図
のデータ・レジスタDR_F，DR_Sに送られ、発信さ
れた命令で処理すべきデータが読み出され演算装
置に送られる。

また以上とは別に、すべてのフラグがセツト状
態になると、ALL BUSY信号がオンになり、第
１図の命令取込み回路１３０を制御する制御部
（図示せず）に送られ、それ以上命令がインスト
ラクシヨン・レジスタiR₀に取り込まれるのを防
ぐ。

第３図ないし第６図に示される装置は、インス
トラクシヨン・レジスタやデータ・レジスタのよ
うな複数の情報保持部を持つた装置において、そ
れらの容量のバランスを変更するものである。第
１図の装置ではインストラクシヨン・レジスタの
数とデータ・レジスタの数は同じである。ところ
が、実際の命令では外部データを使わないものも
多く（例えば内部レジスタのみをオペランドとす
る命令）ソフトウエアによつて必要なデータ・レ
ジスタの個数は異なる。第３図ないし第６図の装
置は、補助情報保持部を設け、これをインストラ
クシヨン・レジスタとしてもデータ・レジスタと
しても使用できるようにしたものである。

第３図は本発明の命令取込み回路の１実施例の
ブロツク図である。第３図において、SR_FとSR_S
は補助情報保持部、３００は構造変更信号、３２
０ないし３２３はセレクタ、３２４はデコーダ、
３２５と３２６はセレクタをそれぞれ示してい
る。

第３図においては、データ・レジスタDR_F，
DR_Sは３段としてある。構造変更信号３００が論
理「１」の場合には第３図の命令取込み回路は等
価的に第４図に示されるようになり、構造変更信
号３００が論理「０」の場合には第３図の命令取
込み回路は等価的に第５図に示されるようにな
る。これらの構造変更はセレクタ３２０ないし３
２３の動作に基づく。第４図では、インストラク
シヨン・レジスタiR₀とアドレス・レジスタAR₀
を２段にする構成となつているが、命令発信回路
１４０内のインストラクシヨン・レジスタを増し
てもよい。この場合は、インストラクシヨン・レ
ジスタiR₁ないしiR₄およびアドレス・レジスタ
AR₁ないしAR₄の構成となる。デコーダ３２４
は、アドレス・レジスタAR₀の内容が数値“３”
の場合には信号３２８を出力し、“０”ないし
“２”の場合には信号３２７を出力する。

第３図の構成にしたときには、第１図のフラグ
制御回路１３２も変更しなくてはならない。第６
図はフラグ制御回路の機能変更部分のみを示す。
第６図において、構造変更信号が論理「１」のと
きにはOR回路６４０の出力が常に論理「０」と
なり、第２図のラツチ２３０ないし２３２がセツ
ト状態、即ちデータ・レジスタが３個つまつたこ
とにより、信号＋ALL BUSY信号が論理「１」
となる。

次に、メモリ・アクセス制御装置の制御変更に
ついて第７図ないし第１０図を参照しつつ説明す
る。

複数のデータ（ベクトル・データ）を高速に処
理する計算機においては、演算命令等を実行する
にあたりなるべく主メモリ（以後MEMと記す）
を使わずベクトル・レジスタ（内部レジスタ）だ
けで処理することが望まれる。ベクトル・レジス
タはひとつ又は複数個のエレメントよりなり、各
エレメントにひとつひとつのデータが保持され
て、一般にはエレメント０から順番に処理され、
結果が他のベクトル・レジスタに書込まれる。上
記の目的のためにはベクトル・レジスタの数が多
い程よい。この複数のベクトル・レジスタの集合
をレジスタ群と呼ぶ。しかし、ベクトル・レジス
タ群の容量の制限あるいはソフトウエアの性質等
により主メモリとベクトル・レジスタ群との間の
データ転送はある頻度でかならず存在する。

第７図ないし第１０図は上記データ転送を行う
アクセス・パイプラインを複数設けたメモリ・ア
クセス制御装置において、データ転送を効率よく
制御する方式を説明するものである。

第７図はベクトル・データを高速処理する情報
処理装置の概要を示す図、第８図はベクトル・レ
ジスタ群の構成を示す図、第９図はバンク・タイ
ミングを説明する図、第１０図はメモリ・アクセ
ス制御装置の１実施例のブロツク図である。

第７図において、MEMは主メモリ、SUはス
カラ処理装置、MCUはメモリ制御装置、CHPは
チヤネル装置、VSUはメモリ・アクセス制御装
置、VIUは命令制御装置、VLRはベクトル長レ
ジスタ、VEUは演算装置、VRGはベクトル・レ
ジスタ群、VUはベクトル処理装置をそれぞれ示
している。メモリ制御装置MCUは、他の装置と
主メモリMEMとの間のデータ転送を制御するも
のであり、スカラ処理装置SUはスカラ・データ
（ベクトル・データに対するもので、エレメント
が１個のもの）を処理するものである。ベクト
ル・データ処理装置VUはベクトル・データを高
速処理するものであり、演算装置VEUはベクト
ル・レジスタをオペランドとして各種演算命令を
実行するものである。命令制御装置VIUは、メ
モリ・アクセス制御装置VSUや演算装置VEUに
対する命令発信を制御するものである。

ベクトル長レジスタVLRには、ベクトル長が
セツトされる。ベクトル長は有効なエレメント数
を示し、メモリ・アクセス制御装置VSUはベク
トル長で示された数のエレメント・データを主メ
モリMEMとベクトル・レジスタ群VRGの間で
転送し、また、演算装置VEUはベクトル長で示
された個数のエレメント・データを同一の命令で
処理する。

第８図はベクトル・レジスタ群VRGの１例を
示すものである。ベクトル・レジスタ群VRGは、
アクセス・タイムが1τ（VUのクロツク・サイク
ル）以下のRAMで構成され、８インタリーブと
されている。各ベクトル・レジスタVRのエレメ
ント数は、説明を簡単のため８個を基本とする。
実際のエレメント数は可変であり、ベクトル長に
よつて与えられる。ベクトル・レジスタVRの個
数は256個であり、８ビツトのVRアドレスで指
定される。エレメントの割付けは、ベクトル・レ
ジスタ群が１個の場合、エレメントｎに対してバ
ンクｎを割付ける。

ベクトル命令語は下記に示すように、命令の種
類を示すOPコード（Operation Code）部並びに
３個のベクトル・データのオペランドを示すR₁
部、R₂部およびR₃部より成る。

OP｜R₁｜R₂｜R₃ なお、各フイードは１バイトの大きさをもつ。
一般に、R₂とR₃で示されるベクトル・レジスタ
のベクトル・データに対して、各同一番号のエレ
メントごとにOPコードで示される演算を実行し、
R₁で示されるベクトル・レジスタの同一番号の
エレメントに結果を書き込む。

第１０図はメモリ・アクセス制御装置の構成を
示す図である。第１０図において、１０００Ａと
１０００Ｂはアクセス・パイプライン、１００１
Ａと１００１Ｂはフエツチ・データ・レジスタ、
１００２Ａと１００２Ｂはストア・データ・レジ
スタ、１００３Ａと１００３Ｂはアライン回路、
１００４Ａと１００４Ｂはアライン・レジスタ・
スタツク、１００５Ａと１００５Ｂはゲート論理
回路、１０１０Ａと１０１０Ｂは双方向バス、１
０３０は構造変更信号を示す。

アクセス・パイプライン１０００Ａの動作を説
明する。なお、アクセス・パイプライン１０００
Ｂの動作は、１０００Ａと同じである。データ・
フエツチの場合、双方向バス１０１０Ａを介して
メモリ制御装置MCUから４エレメント分のデー
タが送られ、アライン回路１００３Ａに入り、ア
ライン回路１００３Ａによつて正しいエレメント
順に並べ換えられ、アライン・レジスタ・スタツ
ク１００４Ａに保持される。アライン・レジス
タ・スタツク１００４Ａに保持されたエレメン
ト・データはFiFo（フアーストイン・フアースト
アウト）式に取り出されて、バンク・タイムが取
れた時に１エレメントずつベクトル・レジスタに
書込まれる。データ・ストアの場合、バンク・タ
イムが取れた時に、１エレメントずつベクトル・
レジスタから読み出され、アライン・レジスタ・
スタツク１００４Ａに保持される。アライン・レ
ジスタ・スタツク１００４Ａに保持されたエレメ
ント・データはFiFo式に取り出され、アライン
回路１００３Ａによつてアドレス順に並べ換えら
れてストア・データ・レジスタ１００２Ａに入
り、双方向バス１０１０Ａを介してメモリ制御装
置MCUに送られる。この基本動作は、アクセ
ス・パイプライン１０００Ａ，１０００Ｂとも構
造変更信号１０３０の値にかゝわらず、変らな
い。ゲート論理回路１００５Ａは、入力データを
出力側に伝えるか否かを制御するゲート群より成
り、構造変更信号１０３０の値が論理「０」のと
きはゲートが閉じ、論理「１」のときはゲートを
開く。構造変更信号１０３０が論理「０」のとき
を１パイプ・モード、論理「１」のときを２パイ
プ・モードと呼ぶことにする。

第９図はバンク・タイミングを説明する図であ
る。バンク・タイミングとは、ベクトル・レジス
タの最初のエレメント（エレメント０）をアクセ
スするタイミングを各アクセス源（アクセス・パ
イプラインや演算器）ごとに規定するものであ
り、Ｋ、E₁、E₂、E₃、Ｌ、F₁、F₂、F₃の８つの
タイミングがサイクリツクに回つている。ＫとＬ
とはアクセス・パイプライン用であり、E₁とF₁、
E₂とF₂、E₃とF₃は演算器用である。E₁とF₁、E₂
とF₂、E₃とF₃では、それぞれ命令語のR₁部、R₂
部、R₃部で指定されるベクトル・レジスタをア
クセスする。なお、２パイプ・モードの場合、バ
ンク・タイミングＫはアクセス・パイプライン１
０００Ａに割当てられ、バンク・タイミングＬは
アクセス・パイプライン１０００Ｂに割当てられ
ているが、１パイプ・モードの場合、バンク・タ
イミングＫはアクセス・パイプライン１０００Ａ
と１０００Ｂに割当てられ、バンク・タイミング
Ｌもアクセス・パイプライン１０００Ａと１００
０Ｂに割当てられる。

１パイプ・モードの場合、アライン・レジス
タ・スタツク１００４Ａはベクトル・レジスタ群
VRGのバンク０ないし３のみと接続され、アラ
イン・レジスタ・スタツク１００４Ｂはベクト
ル・レジスタ群VRGのバンク４ないし７のみと
接続される。こゝで、アクセス・パイプライン１
０００Ａと１０００Ｂは同一命令を同時に実行す
る。即ち、第９図において、アクセス・パイプラ
イン１０００Ａと１０００Ｂは共にＫ又はＬのタ
イミングで同時にベクトル・レジスタのアクセス
を開始する。たゞし、アクセス・パイプライン１
０００Ａはエレメント０ないし３を、アクセス・
パイプライン１０００Ｂはエレメント４ないし７
をベクトル・レジスタにWRITE又はベクトル・
レジスタからREADする。

２パイプ・モードの場合、アライン・レジス
タ・スタツク１００４Ａ，１００４Ｂは共にベク
トル・レジスタ群のバンク０ないし７と接続され
る。このモードの場合、第９図の実線で示すよう
に、アクセス・パイプライン１０００Ａと１００
０Ｂのバンク・タイムが異つているため、ベクト
ル・レジスタ群VRGの１個のバンクに注目する
と、アクセス・パイプライン１０００Ａと１００
０Ｂが同時に１個のバンクをアクセスすることは
ない。従つて、アクセス・パイプライン１０００
Ａと１０００Ｂは独立に動作可能となり、同時に
２命令の実行を行い得る。

１パイプモードでは、１命令しか実行できない
が、ベクトル・レジスタをエレメント“０”から
“７”までアクセスするのに4τで済む。２パイ
プ・モードでは、同時に２命令実行できるが、ベ
クトル・レジスタをエレメント“０”から“７”
までアクセスするのに8τかかる。

従つて、メモリ・アクセス命令の頻度が多い場
合、２パイプ・モードの方が同時に２命令実行で
き有利であり、メモリ・アクセス命令の頻度が少
ない場合は、１パイプ・モードの方がデータ転送
量が２倍になるので有利である。

第１１図は本発明における構成ないし論理を変
更する機構を制御する構造変更制御部の１実施例
のブロツク図である。この実施例は、命令タイプ
を記録し、その結果により構成変更を指示するも
のであり、以下の事項を前提としている。

(イ) 第３図の命令取込み回路の構成を制御する。

(ロ) 命令タイプとして外部データを使用する命令
（以下ED命令と記す）の取込み回数を記録す
る。

(ハ) 命令ＸとＹとして同一の既存命令（VLVL命
令）を用いる。VLVL命令とは第７図の命令制
御装置VIU内にあるベクトル長レジスタVLR
の値をセツトする命令である。

この命令の前後で、処理すべきベクトル・デ
ータのエレメント数が変わるので、命令タイプ
を記録する区切りとして適当であると考えられ
る。

(ニ) 上記ＸとＹによつて定まる期間、第３図のイ
ンストラクシヨン・レジスタiR₀に投入された
命令の回数すなわちクロツクCL₀がオンになつ
た回数ｎとED命令の回数ｘを計数する。

(ホ) 命令Ｙ終了後x/nがあらかじめ定められた数
１／Ｃ以上であつたなら、第３図の構成を第５図
になるようにする。

(ヘ) 命令Ｙが来る以前にｎがオーバフローした
ら、その時点でx/nと1/Cの値を比較し、その
結果によつて命令Ｙ終了後に第３図の構成を変
更する。

第１１図において、１１１０はデコーダ、１１
１１と１１１２はデコーダ１１１０の出力信号
線、１１２０はAND回路、１１２１と１１２２
はAND回路、１１２３はRSラツチ（セツト／リ
セツト・ラツチ）、１１２４はAND回路、１１２
５はAND回路の出力信号線、１１２６はAND回
路１１２２の出力信号線、１１３０はカウンタ、
１１３１はカウンタ１１３０の出力信号線、１１
４０はカウンタ、１１４１はカウンタ１１４０の
出力信号線、１１４２はコンペア回路、１１４３
は値Ｎを保持するレジスタ、１１４４はコンペア
回路１１４２の出力信号線、１１５０はデバイダ
（除算器）、１１５１は信号線、１１５２は１／Ｃ
を保持するレジスタ、１１５３はレジスタ１１５
２の出力信号線、１１６０はコンペア回路、１１
６１はコンペア回路１１６０の出力信号線、１１
６２はAND回路、１１７０はシリアライズ制御
部、１１７１はシリアライズ制御部の出力信号
線、１１８０はセツト優先のRSラツチをそれぞ
れ示している。デコーダ１１１０は、送られて来
た命令がEDであれば信号線１１１１上に論理
「１」の信号を出力し、VLVLであれば信号線１
１１２上に論理「１」の信号を出力する。信号線
１１１１上の信号が論理「１」でクロツクCL₀が
オンとなると、AND回路１１２０は論理「１」
を出力する。カウンタ１１３０は、AND回路１
１２０の出力が論理「１」になる度に値ｘを＋１
する。また、信号線１１７１の信号が論理「１」
になると、カウンタ１１３０の値ｘは零になる。
AND回路１１２１は、信号線１１１２の信号が
論理「１」であること、クロツクCL₀があるこ
と、及びRSラツチ１１２３がリセツトされてい
ることを条件として、論理「１」を出力する。
AND回路１１２２は、信号線１１１２の信号が
論理「１」であること、クロツクCL₀がオンであ
ること及びRSラツチ１１２３がセツトされてい
ることを条件として、論理「１」を出力する。
RSラツチ１１２３は、AND回路１１２１が論理
「１」を出力した時にセツトされ、AND回路１１
２２が論理「１」を出力した時にリセツトされ
る。AND回路１１２４は、RSラツチ１１２３が
セツトされていること及び信号線１１４４の信号
が論理「１」であることを条件として、信号線１
１２５に論理「１」の信号を出力する。信号線１
１２５の信号が論理「１」になると、カウンタ１
１３０および１１４０は、カウント・アツプ可能
状態となる。カウンタ１１４０は、クロツクCL₀
をカウントするものである。信号線１１７１の信
号が論理「１」になると、カウンタ１１４０の値
ｎは零になる。コンペア回路１１４２は、カウン
タ１１４０の値ｎとレジスタ１１４３の値Ｎとを
比較し、ｎ＝Ｎになると、信号線１１４４上の信
号を論理「０」にする。デバイダ１１５０は、
ｘ／ｎを算出するものである。コンペア回路１１
６０は、ｘ／ｎと１／Ｃとを比較し、ｘ／ｎ≦
１／Ｃのときは、信号線１１６１上の信号を論理
「１」とする。セツト優先のRSラツチ１１８０
は、信号線１１７１の信号が論理「１」になつた
時のみ変化し、このとき信号線１１６１の信号が
論理「０」であればリセツトされ、信号線１１６
１の信号が論理「１」であればセツトされる。シ
リアライズ制御部１１７０は、信号線１１２６の
信号が論理「１」になると起動され、命令制御装
置内のインストラクシヨン・レジスタに保持され
ている全命令が終了するまで後続命令の実行を禁
止し（クロツクCL₀をオンにしない）全てのイン
ストラクシヨン・レジスタが空きになると、信号
線１１７１の信号を論理「１」とする。このよう
な処理を命令のシリアライズと呼ぶ。

次に全体の動作について説明する。RSラツチ
１１２３がリセツトされているときには動作しな
い。この状態のときに、VLVL命令が来ると、信
号線１１１２の信号が論理「１」となり、クロツ
クCL₀がオンとなると、AND回路１１２１は論
理「１」を出力し、これによりRSラツチ１１２
３はセツトされる。この時点では、カウンタ１１
３０と１１４０の値は共に零になつており、
AND回路１１２４の出力信号線１１２５の信号
が論理「１」となり、カウンタ１１３０と１１４
０のカウント・アツプが始まる。

ED命令が送られて来てクロツクCL₀がオンに
なると、カウンタ１１３０の値ｘは＋１される。
また、どんな命令が送られて来てもクロツクCL₀
がオンになると、カウンタ１１４０の値ｎは＋１
される。値ｘは信号線１１３１を介してデバイダ
１１５０に送られ、値ｎは信号線１１４１を介し
てデバイダ１１５０に送られる。デバイダ１１５
０はｘ／ｎを算出し、これをコンペア回路１１６
０に送る。コンペア回路１１６０は、ｘ／ｎと
１／Ｃとを比較する。ｘ／ｎ≦１／Ｃであると、
信号線１１６１の信号は論理「１」となる。RS
ラツチ１１２３がセツト状態にあるときは以上の
動作が続く。そして、途中でVLVL命令が送られ
て来ると、信号線１１１２の信号が論理「１」と
なり、クロツクCL₀がオンとなる。これにより、
AND回路１１２２の出力は論理「１」となつて、
RSフリツプ・フロツプ１１２３がリセツトされ
る。RSフリツプ・フロツプ１１２３がリセツト
されると、信号線１１２５の信号が論理「０」と
なり、カウンタ１１３０，１１４０のカウント・
アツプが禁止される。また、AND回路１１２２
が論理「１」を出力すると、シリアライズ制御部
１１７０が起動され、シリアライズ処理が終る
と、信号線１１７１の信号が論理「１」となる。
このとき、信号線１１６１の信号の値が論理
「１」であると、RSラツチ１１８０がセツトされ
て信号線３００上の信号は論理「１」となり、信
号線１１６１の信号の値が論理「０」であると、
RSラツチ１１８０がリセツトされて信号線３０
０の信号が論理「０」となる。つまり、ED命令
の比率が小さいとき（ｘ／ｎ≦１／Ｃ）は第３図
の命令取込み回路は第４図の構成となり、ED命
令の比率が大きいとき（ｘ／ｎ＞１／Ｃ）は第３
図の命令取込み回路は第５図の構成となる。

以上はカウンタ１１４０がオーバフロー（ｎ≧
Ｎ）しなかつた場合の動作であるが、VLVL命令
の間隔が大きい（Ｎ以上）であると、RSフリツ
プ・フロツプ１１２３がリセツトされる前にｎ＝
Ｎとなつてしまう。ｎ＝Ｎとなると、信号線１１
４４の信号が論理「０」になり、これにより信号
線１１２５の信号が論理「１」となつて、カウン
タ１１３０，１１４０のカウント・アツプが禁止
され、信号線１１３１の信号が示す値ｘ、信号線
１１４１の信号の示す値ｎ、及び信号線１１６１
の信号の論理値はその時点での値で維持され、次
のVLVL命令が来た時に上述したような動作によ
りRSラツチ１１８０がセツト又はリセツトされ
る。Ｃの値およびＮの値は、固定としてもよい
し、オペレータ或はプログラムによつて変えられ
るようにしてもよい。

以上の説明においては、信号線１１１２の信号
をAND回路１１２１と１１２２に入力し、
VLVL命令が送られて来た時に信号線１１１２上
の信号をオンとしているが、AND回路１１２２
に信号線１１１２の代りに別の信号線１１１２′
の信号を入力させ、この信号線１１１２′の信号
を別の命令がバツフア１３１から読出されインス
トラクシヨン・レジスタiR₀にセツトされるとき
にオンとなるようにしてもよい。また、信号線１
１１２上の信号をVLVL命令とは別の命令がバツ
フア１３１から読出されるインストラクシヨン・
レジスタiR₀にセツトされるときにオンになるよ
うにしてもよい。

第１２図は構造変更制御部の他の実施例のブロ
ツク図である。この実施例はハードウエアの使用
状況により論理変更を指示するものであつて、次
の事項を前提としている。

(イ) 第１０図のメモリ・アクセス制御装置VSU
を制御する。

(ロ) ハードウエアの使用状況として第１０図のア
ライン・レジスタ・スタツク１００４Ｂのうち
実際使われているレジスタの個数γを用いる。

(ハ) 命令Ｘ、Ｙとしてそれぞれ新たな命令を用意
する。

(ニ) 上記ＸとＹによつて定まる期間、γが現在の
ハードウエア構造によつて定められた値R₁ま
たはR₂以上となつた回数ｘと、クロツクCL₀が
オンになつた回数ｎを計数する。

(ホ) 命令Ｙ終了後ｘ／ｎがあらかじめ定められた
数１／Ｃ以上であつたなら、第１０図のメモ
リ・アクセス制御装置VSUの論理を２パイ
プ・モードとする。

第１２図において、１２１０はデコーダ、１２
１１と１２１２はデコーダの出力信号線、１２２
１と１２２２はAND回路、１２２３はRSラツ
チ、１２２４はAND回路、１２２５はRSラツ
チ、１２２７はOR回路、１２２８はAND回路、
１２２９はAND回路１２２８の出力信号線、１
２３０はカウンタ、１２３１はカウンタ１２３０
の出力信号線、１２３２はOR回路、１２４０は
カウンタ、１２４１はカウンタ１２４０の出力信
号線、１２４２はコンペア回路、１２４３は値Ｎ
を保持するレジスタ、１２５０はデバイダ、１２
５１はデバイダ１２５０の出力信号線、１２６０
はコンペア回路１２６０の出力信号線、１２５２
は値１／Ｃを保持するレジスタ、１２５３は信号
線、１２６２はAND回路、１２７０はシリアラ
イズ制御部、１２７１は信号線、１２７２と１２
７３はAND回路、１２７４はOR回路、１２８０
はセツト優先のRSラツチ、１２８２と１２８３
はRSラツチ１２８０の出力信号線、１２９０は
値R₁を保持するレジスタ、１２９１はR₂を保持
するレジスタ、１２９３ないし１２９５は信号
線、１２９６と１２９７は判定回路、１２９８と
１２９９はAND回路をそれぞれ示している。

デコーダ１２２１は、バツフア１３１から送ら
れて来た命令がＸであれば信号線１２１１に論理
「１」の信号を出力し、バツフア１３１から送ら
れて来た命令がＹであれば信号線１２１２に論理
「１」の信号を出力する。RSフリツプ・フロツプ
１２２３は、AND回路１２２１が論理「１」を
出力するとセツトされ、AND回路１２２２が論
理「１」を出力するとリセツトされる。AND回
路１２２４は、RSラツチ１２２３がセツト状態
にあること及び信号線１２４４の信号が論理
「１」であることを条件として、論理「１」を出
力する。RSフリツプ・フロツプ１２２５は、
AND回路１２２４が論理「１」を出力したとき
にセツトされ、信号線１２７１の信号が論理
「１」となつた時にリセツトされる。OR回路１
２２６には、AND回路１２２４の出力と信号線
１２７１の信号が入力され、OR回路１２２６が
論理「１」を出力すると、カウンタ１２３０の値
ｘ及びカウンタ１２４０の値ｎは零になる。OR
回路１２２７には、RSラツチ１２２３のＤ出力
とRSラツチ１２２５のＤ出力とが入力されてい
る。AND回路１２２８には、OR回路１２２７の
出力とAND回路１２７２の反転出力とが入力さ
れており、AND回路１２２８の出力が論理「１」
となると、カウンタ１２３０および１２４０はカ
ウント・アツプ可能状態となる。カウンタ１２３
０は、OR回路１２３２が論理「１」を出力する
回数数をカウントするものである。カウンタ１２
３０の値ｘは信号線１２３１を介してデバイダ１
２５０に送られる。カウンタ１２４０は、クロツ
クCL₀ではなく、マシン・サイクルのクロツクを
カウントするものである。カウンタ１２４０の値
ｎは信号線１２４１を介してデバイダ１２５０に
送られる。コンペア回路１２４２は、値ｎと値Ｎ
とを比較し、ｎ＝Ｎになつた時に論理「１」の信
号を信号線１２４４上に出力する。デバイダ１２
５０はｘ／ｎを算出するものである。コンペア回
路１２６０は、ｘ／ｎと１／Ｃとを比較し、ｘ／
ｎ≦１／Ｃであれば論理「１」を出力し、ｘ／ｎ
＞１／Ｃであれば論理「０」を出力する。シリア
ライズ制御部１２７０は、OR回路１２７４が論
理「１」を出力すると起動され、シリアライズ処
理が終了すると信号線１２７１上に論理「１」の
信号を出力する。AND回路１２７２には、信号
線１２４４の信号とRSラツチ１２２３の出力
とが入力される。AND回路１２７３には、RSラ
ツチ１２２５の出力とAND回路１２２２の出
力が入力される。OR回路１２７４には、AND回
路１２７２の出力とAND回路１２７３の出力が
入力される。RSラツチ１２８０の状態は、信号
線１２７１の信号が論理「１」になつた時に変化
し、この時点で信号線１２６１の信号が論理
「１」であればセツトされ、信号線１２６１の信
号が論理「０」であればリセツトされる。信号１
０３０が論理「０」であれば１パイプ・モード、
論理「１」であれば２パイプ・モードである。即
ち、信号線１２８２の信号が論理「１」であれば
１パイプ・モード、信号線１２８３の信号が論理
「１」であれば２パイプ・モードである。信号線
１２９５は第１０図のアライン・レジスタ・スタ
ツク１００４Ｂのうち実際に使用されているレジ
スタの個数γを伝えるものである。個数γは第１
０図を制御する論理部（図示せず）から送られ、
例えばアライン・レジスタ・スタツクのWRITE
アドレスとREADアドレスとの差を用いる。レ
ジスタ１２９０は値R₁を保持するレジスタであ
り、レジスタ１２９１は値R₂を保持するレジス
タである。判定回路１２９６は、γ≧R₁のとき
論理「１」を出力し、判定回路１２９７は、γ≧
R₂のとき論理「１」を出力する。AND回路１２
９８は、１パイプ・モードのとき有効になり、
AND回路１２９９は２パイプ・モードのとき有
効になる。

次に第１２図の動作について説明する。イニシ
ヤルの状態では第１２図の実施例は動作しない。
この状態のときにＸ命令が来ると、RSラツチ１
２２３がセツトされる。RSラツチ１２２３がセ
ツトされると、カウンタ１２３０の値ｘおよびカ
ウンタ１２４０の値ｎは零になると共に、カウン
タ１２３０と１２４０はカウント・アツプ可能状
態となる。

現在１パイプ・モードで動作中のときはAND
回路１２９８が有効となる。この状態では、判定
回路１２９６によつてγとR₁とが比較され、γ
≧R₁であるとカウンタ１２３０の値ｘが＋１さ
れる。２パイプ・モードの場合にはAND回路１
２９９が有効になつている。この状態の下では、
判定回路１２９７によつて、γとR₂と比較され、
γ≧R₂であると、カウンタ１２３０の値ｘが＋
１される。

ところで、第１１図の実施例では、カウンタ１
１４０がオーバフローするとそれ以上のカウン
ト・アツプを止めていたが、第１２図の実施例で
は、オーバフローすると、カウンタ１２３０と１
２４０を両方とも零にセツトし、そこからＮサイ
クル分カウントしていく。途中でＹ命令が来る
と、その後にカウンタ１２４０の値ｎがＮになつ
た時点における信号線１２６１の値によりRSラ
ツチ１２８０の値を定める。これを第１２図の回
路で詳しく説明する。Ｙ命令が来る前にｎ＝Ｎと
なると、信号線１２４４の信号は論理「１」にな
る。この時点ではRSラツチ１２２３はセツト状
態であるので、AND回路１２２４は論理「１」
を出力し、RSラツチ１２２５がセツトされる。
また、同時にOR回路１２２６の出力は論理
「１」となり、カウンタ１２３０の値ｘとカウン
タ１２４０の値ｎは零になる。それ以後は通常の
カウント・アツプをして行く。

これが繰り返されて行くが、途中でＹ命令が来
ると、RSラツチ１２２３はリセツト状態となる。
ところがラツチ１２２５はセツト状態のまゝであ
り、通常のカウント・アツプを続けていく。そし
て、ｎ＝Ｎになると、信号線１２４４の信号が論
理「１」となり、AND回路１２７２の出力は論
理「１」となる。AND回路１２７２の出力が論
理「１」になると、カウンタ１２３０と１２４０
のカウント・アツプが禁止されると共に、シリア
ライズ制御部１２７０が起動される。シリアライ
ズ処理が終了すると、信号線１２７１の信号が論
理「１」となり、信号線１２６１の値によつて
RSラツチ１２８０の状態が決定される。また、
カウンタ１２３０と１２４０が零セツトされ、
RSラツチ１２２５もリセツトされ、初期状態に
戻る。

第１２図の実施例では、新たな命令Ｘ、Ｙを用
意しているが、これらの命令を第１２図の回路の
起動、停止のみに用いるだけでなくＮ、Ｃ、R₁、
R₂等のパラメータを設定するのに使うこともで
きる。

図には詳細は示さないが、例えば命令Ｘである
２つのレジスタを指定し、その出力を１２９３，
１２９４に伝えることによりR₁、R₂の値をセツ
トすることができる。もちろんR₁、R₂の値を直
接命令Ｘのコードの中に含めておきその値を直接
１２９３，１２９４に伝えてもよい。ＮやＣにつ
いても同様である。

また、第１２図の実施例では、命令ＸとＹとし
て両方とも新規な命令としているが、何れか一方
のみを新規な命令としてもよい。さらに命令Ｘと
命令Ｙは同一命令としてもよく或は異なる命令と
してもよい。

第１３図および第１４図は情報処理装置の状態
に応じてフアームウエアにおける論理を変更する
本発明の実施例を説明するものである。

第１３図はマイクロプログラムの例を示す。こ
のマイクロプログラムは、第１０図のメモリ・ア
クセス制御装置VSUを制御するものであり、第
１３図イは１パイプ・モードの場合にストア命令
を実行するためのマイクロプログラム、第１３図
ロは２パイプ・モードの場合にストア命令を実行
する場合のマイクロプログラムを示している。１
パイプ・モードの場合には、第１３図イのマイク
ロプログラムが制御記憶CSに格納され、２パイ
プ・モードの場合には第１３図ロのマイクロプロ
グラムが制御記憶CSに格納される。第１３図に
おいて、ｎ、ａ、ｂなどは制御記憶CSの番地を
示す。第１３図の各マイクロ命令は下記のような
処理を行うためのものである。

CHK アクセス・パイプライン１０００Ａ，１０００
Ｂのうち現時点で空いているパイプラインを選択
する。

RVRL ベクトル・レジスタ群VRGのバンク０ないし
３をREADし、アライン・レジスタ・スタツク
に入れる。

RVRH ベクトル・レジスタ集合体VRGのバンク４な
いし７をREADし、アライン・レジスタ・スタ
ツクに入れる。

ALGNA アクセス・パイプライン１０００Ａのアライン
回路１００３Ａを動作させる。

ALGNB アクセス・パイプライン１０００Ｂのアライン
回路１００３Ｂを動作させる。

TMCUA アクセス・パイプライン１０００Ａのアライン
回路１００３Ａからの出力をメモリ制御装置
MCUに送る。

TMCUB アクセス・パイプライン１０００Ｂのアライン
回路１００３Ｂからの出力をメモリ制御装置
MCUに送る。

１パイプ・モードの場合にストア命令が発信さ
れると番地ｎないしｎ＋５までのマイクロプログ
ラムが動作する。RVRLによつてベクトル・レ
ジスタ群VRGのバンク０ないし３のデータがア
ライン・レジスタ・スタツク１００４Ａに入り、
RVRHによつてベクトル・レジスタ群VRGのバ
ンク４ないし７のデータがアライン・レジスタ・
スタツク１００４Ｂに入る。次にALGNA、
ALGNBによつてそれぞれアライン回路１００３
Ａ，１００３Ｂが動作し、TMCUA、TMCUB
によつてそれぞれ双方向バス１０１０Ａ，１０１
０Ｂを通してデータがメモリ制御装置MCUに送
られる。

２パイプ・モードの場合にストア命令が発信さ
れると、まずａ−１番地のCHKによつてアクセ
ス・パイプライン１０００Ａ，１０００Ｂのうち
どのパイプラインが空いている（命令を実行して
ない）かをチエツクする。どちらも空いていない
場合は、どちらかが空くまで待たされる。次に例
えばアクセス・パイプライン１０００Ａが空いた
とするとａ番地から実行される。RVRLによつ
てアライン・レジスタ・スタツク１００４Ａにベ
クトル・レジスタのバンク０ないし３のデータが
入り、次にRVRHによつてバンク４ないし７の
データがアライン・レジスタ・スタツク１００４
Ａに入る。あとは１パイプ・モードの場合と同様
である。アクセス・パイプライン１０００Ｂが空
いたときは、ｂ番地から実行される。動作はアク
セス・パイプライン１０００Ａの場合も同様であ
る。このように制御記憶CSの内容を変えること
により、モードに見合つたマイクロ命令の実行が
なされる。

１パイプ・モードから２パイプ・モードに、又
は２パイプ・モードから１パイプ・モードにモー
ドが変更されると、制御記憶CSの内容を変更す
る必要がある。第１４図は制御記憶の内容を変更
する方法を説明するものである。第１４図におい
て１４１０はデータ・バス、１４２１はｘ番地か
ら始まるエリア、１４２２はｙ番地から始まるエ
リア、１４２３は一般のマイクロプログラムを格
納するエリア、１４３０は制御部、１４３１はリ
クエスト信号線をそれぞれ示している。エリア１
４２１には第１３図イに示すような１パイプ・モ
ード用のマイクロプログラムをロードするための
マイクロ命令が入つており、エリア１４２２には
第１３図ロに示すような２パイプ・モード用のマ
イクロプログラムをロードするためのマイクロ命
令が入つている。制御部１４３０は、メモリ制御
装置MCUに制御記憶のためデータを送るように
リクエストを出すためのものである。データ・バ
ス１４１０は、主メモリMEMからのデータを制
御記憶CSにロードするためのものである。

第１２図の構造変更制御の出力信号線１０３０
の信号が１パイプ・モードを示していると制御記
憶CSのｘ番地からマイクロ命令が読み出され、
その実行によりエリア１４２３には１パイプ・モ
ード用のマイクロプログラムが入る。出力信号線
１０３０の信号が２パイプ・モードを示している
と制御記憶CSのｙ番地からマイクロ命令が読み
出され、その実行により、エリア１４２３には２
パイプ・モード用のマイクロプログラムが入る。

〔発明の効果〕

以上の説明から明らかなように、本発明の適用
により計算機自身がソフトウエアに適するよう
に、自動的にハードウエアないしフアームウエア
の構造を変更できるので、TSS等の使用により
プログラムがこまめに変るような状況においても
各プログラムに応じた柔軟性に富み、より汎用的
な計算機とすることができる。特に多種多様なプ
ログラムを流すような場合には非常に有効とな
る。また、本発明は、プログラマ等がソフトウエ
アを作る際に非常に有効となる。つまり、ソフト
ウエアの中に本発明による命令を入れることによ
り、計算機をそのソフトウエアに最も適した構造
とすることができるからである。また、本発明で
は、構成変更制御部を起動する命令Ｘと特定の状
態の記録を終了する命令Ｙとを備えることによ
り、きめ細かな制御を行なえる。例えば、ひとつ
の使い方として特許請求の範囲第６項記載の機能
を利用し、まずあるプログラムの最初に命令Ｘを
入れておく。そして構成変更制御が必要と思われ
る部分に命令Ｙを入れることにより、Ｙの含まれ
るＮサイクルの間の情報処理装置の状態により構
成を決定することができる。このときＸとＹの間
でカウンタｎが何回オーバーフローしても外部に
は何のアクシヨンも起こさないためロスタイムは
０となる。また逆に特許請求の範囲第５項記載の
機能を利用すれば構成変更制御が必要と思われる
部分に命令Ｘを入れることにより、それ以後Ｎサ
イクルの間の状態により構成を決定することがで
きる。なお、詳細説明では単に２つの実施例を上
げるにとゞめたが、これ以外にもさまざまな構造
変更機能およびその制御部が考えられる。

また、これらの構造変更機能を随所に用いるこ
とによりさらに柔軟性の高い計算機とすることが
出来る。

【図面の簡単な説明】

第１図は命令制御装置の従来例のブロツク図、
第２図は第１図のフラグ制御回路のブロツク図、
第３図は本発明の命令取込み回路の１実施例のブ
ロツク図、第４図は第３図の信号３００が論理
「１」のときの第３図の等価的な構成を示す図、
第５図は第３図の信号３００が論理「０」のとき
の第３図の等価的な構成を説明する図、第６図は
本発明のフラグ制御回路の要部の１実施例のブロ
ツク図、第７図はベクトル・データを高速に処理
する情報処理装置の概要を示す図、第８図はベク
トル・レジスタ群の構成を示す図、第９図はバン
ク・タイミングを説明する図、第１０図はメモ
リ・アクセス制御装置の１実施例のブロツク図、
第１１図は構造変更制御部の１実施例のブロツク
図、第１２図は構造変更制御部の他の実施例のブ
ロツク図、第１３図は１パイプ・モード用および
２パイプ・モード用のマイクロプログラムの例を
示す図、第１４図は制御記憶の内容を変更する方
法を示す図である。１２０……外部装置、１３０……命令取込み回
路、１４０……命令発信回路、１３２……フラグ
制御回路、SU……スカラ・データ処理装置、
MCU……メモリ制御装置、CHP……チヤネル装
置、VU……ベクトル・データ処理装置、VSU…
…メモリ・アクセス制御装置、VRG……ベクト
ル・レジスタ群、VIU……命令制御装置、VEU
……演算装置、VLR……ベクトル長レジスタ、
１０００Ａと１０００Ｂ……アクセス・パイプラ
イン。

Claims

【特許請求の範囲】１ハードウエア及びそれを動作させるソフトウ
エアを有する情報処理装置に、所定期間内に投入された或いは実行された命令
タイプを記録し、その結果から現在実行中のソフ
トウエアの性質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、特定命令Ｘによつて制御部が起動され、特定命
令Ｙによつて制御部が停止されるようにしたことを特徴とする情報処理装置。２特定命令Ｘと特定命令Ｙとを同一又は異なる
命令としたことを特徴とする特許請求の範囲第１
項記載の情報処理装置。３特定命令Ｙにより前記機能手段を起動させる
ことを特徴とする特許請求の範囲第１項記載の情
報処理装置。４特定命令Ｙが来る前に前記所定期間に達した
場合には、それ以後の命令タイプの記録と期間の
計測を中止することを特徴とする特許請求の範囲
第１項記載の情報処理装置。５特定命令Ｙが来る前に前記所定期間に達した
場合には、過去の命令タイプの記録と期間の計測
値を消去し、命令タイプの記録と期間の計測を新
たに開始することを特徴とする特許請求の範囲第
１項記載の情報処理装置。６特定命令Ｘまたは特定命令Ｙにより、前記制
御部で使用されるパラメータを設定することを特
徴とする特許請求の範囲第１項記載の情報処理装
置。７ハードウエア及びそれを動作させるソフトウ
エアを有する情報処理装置に、所定期間内のハードウエアの使用状況を記録
し、その結果から現在実行中のソフトウエアの性
質を判断する制御部と、制御部の判断結果に応じてハードウエア又はフ
アームウエアの構成ないし論理を該ソフトウエア
に適合する形態に変更する機能手段とを設けると共に、特定命令Ｘによつて制御部が起動され、特定命
令Ｙによつて制御部が停止されるようにしたことを特徴とする情報処理装置。８特定命令Ｘと特定命令Ｙとを同一又は異なる
命令としたことを特徴とする特許請求の範囲第７
項記載の情報処理装置。９特定命令Ｙにより前記機能手段を起動させる
ことを特徴とする特許請求の範囲第７項記載の情
報処理装置。１０特定命令Ｙが来る前に前記所定期間に達し
た場合には、それ以後の命令タイプの記録と期間
の計測を中止することを特徴とする特許請求の範
囲第７項記載の情報処理装置。１１特定命令Ｙが来る前に前記所定期間に達し
た場合には、過去の命令タイプの記録と期間の計
測値を消去し、命令タイプの記録と期間の計測を
新たに開始することを特徴とする特許請求の範囲
第７項記載の情報処理装置。１２特定命令Ｘまたは特定命令Ｙにより、前記
制御部で使用されるパラメータを設定することを
特徴とする特許請求の範囲第７項記載の情報処理
装置。