JPS6055911B2 - 主記憶装置 - Google Patents
主記憶装置Info
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- JPS6055911B2 JPS6055911B2 JP1887678A JP1887678A JPS6055911B2 JP S6055911 B2 JPS6055911 B2 JP S6055911B2 JP 1887678 A JP1887678 A JP 1887678A JP 1887678 A JP1887678 A JP 1887678A JP S6055911 B2 JPS6055911 B2 JP S6055911B2
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- Japan
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- data
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置において、特にバイト（通常８ビ
ット）あるいは文字（通常６ビット）操作命令の実行に
かゝわる主記憶装置の構成に関するものである。
ット）あるいは文字（通常６ビット）操作命令の実行に
かゝわる主記憶装置の構成に関するものである。
情報処理装置においては、通常内部のデータ幅（語長）
は低位装置（マイクロコンピュータ等）を除いて、数バ
イトあるいは数文字で構成されており、主記憶装置への
アクセスも語単位で実行されることが多い。
は低位装置（マイクロコンピュータ等）を除いて、数バ
イトあるいは数文字で構成されており、主記憶装置への
アクセスも語単位で実行されることが多い。
しカルながら入出力装置とのデータの転送に関してはデ
ータを１バイト単位あるいは１文字単位で取り扱うこと
が要求され、このような１バイト（文字）データを効率
良く処理するために特にバイト（文字）操作命令を用意
しているものがある。
ータを１バイト単位あるいは１文字単位で取り扱うこと
が要求され、このような１バイト（文字）データを効率
良く処理するために特にバイト（文字）操作命令を用意
しているものがある。
この種の装置においては、主に主記憶装置へのアクセス
をバイト （文字）単位で実行することにより、バイト
（文字）データ処理をしているものがあるが、主記憶
へのアクセスがバイト （文字）単位であるために構成
は簡単であるが、語単位でのアクセスに関しては数バイ
ト （文字）のデータを時分割で処理せねばならず、処
理速度が低下するという欠点がある。
をバイト （文字）単位で実行することにより、バイト
（文字）データ処理をしているものがあるが、主記憶
へのアクセスがバイト （文字）単位であるために構成
は簡単であるが、語単位でのアクセスに関しては数バイ
ト （文字）のデータを時分割で処理せねばならず、処
理速度が低下するという欠点がある。
また高速化のために語単位でアクセスする装置において
は、バイト （文字）操作のために演算装置によりバイ
ト （文字）処理を行いデータ構成を整えた後に、主記
憶にアクセスする方法がとられており、バイト （文字
）操作命令の実行速度は演算処理のために低下するとい
う難点があつた。本発明の目的は、上述の欠点を除去し
、バイト（文字）単位でアクセスてきる利点を保ち、し
かも語単位のアクセスも高速に処理できる主記憶装置を
提供することにある。本発明の特徴は、語長が２のべき
乗（Ｍ■２ｎ）個のバイトあるいは文字て表現される場
合、バイト（文字）単位で独立にアクセスできる記憶部
をバイト（文字）数Ｍだけ有し、その記憶部の入出力部
に語のうち該当するバイト（文字）を唯一つ選択する選
択回路を設け、アドレス線の下位ｎビットを除くすべて
のアドレス線を各記憶部に共通に接続し、バイト（文字
）単位でアクセスする場合には、上記アドレス線の下位
ｎビットの状態に従つて該当する選択回路と記憶部に対
し、選択信号および読み出し，書き込み信号を出力し、
語単位でアクセスする場合には、上記ｎビットの状態に
かかわらず、上記選択回路，記憶部に共通に上記信号を
出力することによりバイト（文字）単位でも語単位でも
アクセスできるようにしたことにある。
は、バイト （文字）操作のために演算装置によりバイ
ト （文字）処理を行いデータ構成を整えた後に、主記
憶にアクセスする方法がとられており、バイト （文字
）操作命令の実行速度は演算処理のために低下するとい
う難点があつた。本発明の目的は、上述の欠点を除去し
、バイト（文字）単位でアクセスてきる利点を保ち、し
かも語単位のアクセスも高速に処理できる主記憶装置を
提供することにある。本発明の特徴は、語長が２のべき
乗（Ｍ■２ｎ）個のバイトあるいは文字て表現される場
合、バイト（文字）単位で独立にアクセスできる記憶部
をバイト（文字）数Ｍだけ有し、その記憶部の入出力部
に語のうち該当するバイト（文字）を唯一つ選択する選
択回路を設け、アドレス線の下位ｎビットを除くすべて
のアドレス線を各記憶部に共通に接続し、バイト（文字
）単位でアクセスする場合には、上記アドレス線の下位
ｎビットの状態に従つて該当する選択回路と記憶部に対
し、選択信号および読み出し，書き込み信号を出力し、
語単位でアクセスする場合には、上記ｎビットの状態に
かかわらず、上記選択回路，記憶部に共通に上記信号を
出力することによりバイト（文字）単位でも語単位でも
アクセスできるようにしたことにある。
以下、本発明の一実施例を語長が４バイト（３２ビット
）て構成される場合を例にとり、図面によつて詳細に説
明する。
）て構成される場合を例にとり、図面によつて詳細に説
明する。
第１図において１はディジタル演算処理を行うＣＰＵで
あり、２は本発明に係る主記憶装置である。
あり、２は本発明に係る主記憶装置である。
ＭＲＤＢは主記憶装置２からＣＰＵｌにデータを転送す
るための読み出しデータバスであり、この例では４バイ
トのデータ幅を有している。
るための読み出しデータバスであり、この例では４バイ
トのデータ幅を有している。
ＭＷＤＢはＣＰＵｌから主記憶装置２にデータを転送す
るための書き込みデータバスであり同様に４バイトのデ
ータ幅を有している。
るための書き込みデータバスであり同様に４バイトのデ
ータ幅を有している。
ＭＡＤＢは主記憶装置２の番地を指定するためのアドレ
スバスであり、特に説明の簡単化のためにＩＶＡＤＢは
４ビットのアドレスバスで構成されているものとし、下
位ビットから順にＡＯ，Ａｌ，Ａ２，Ｍムる信号で表わ
す。信号ＷＲＩＴは主記憶装置２にデータを書き込むた
めの制御信号てあり、信号ＲＥＡＤは逆に主記憶装置２
からデータを読み出すための制御信号である。信号ＢＹ
ＴＥはＣＰＵｌから主記憶にデータを読み書きする場合
に、データがバイト単位てあることを主記憶装置２に知
らせるための制御信号である。ＷＤＯ，ＷＤｌ，ＷＤ２
，ＷＤ３は各々１バイトからなるデータ幅を有するデー
タ線であり、４バイトからなる書き込みデータバスＲｌ
ｖｉｖ／ＤＢの各々下位バイトから順次上位バイトに対
応している。
スバスであり、特に説明の簡単化のためにＩＶＡＤＢは
４ビットのアドレスバスで構成されているものとし、下
位ビットから順にＡＯ，Ａｌ，Ａ２，Ｍムる信号で表わ
す。信号ＷＲＩＴは主記憶装置２にデータを書き込むた
めの制御信号てあり、信号ＲＥＡＤは逆に主記憶装置２
からデータを読み出すための制御信号である。信号ＢＹ
ＴＥはＣＰＵｌから主記憶にデータを読み書きする場合
に、データがバイト単位てあることを主記憶装置２に知
らせるための制御信号である。ＷＤＯ，ＷＤｌ，ＷＤ２
，ＷＤ３は各々１バイトからなるデータ幅を有するデー
タ線であり、４バイトからなる書き込みデータバスＲｌ
ｖｉｖ／ＤＢの各々下位バイトから順次上位バイトに対
応している。
４１，４２，４３はＭＷＤＢのうち最下位バイトのＷＤ
Ｏかあるいは各対応するバイトデータＷＤｌ，ＷＤ２，
ＷＤ３のうちどちらか１バイトを信号線Ｓｌ，Ｓ２，Ｓ
３による指定に従つて選択する選択回路である。
Ｏかあるいは各対応するバイトデータＷＤｌ，ＷＤ２，
ＷＤ３のうちどちらか１バイトを信号線Ｓｌ，Ｓ２，Ｓ
３による指定に従つて選択する選択回路である。
７はバイト単位で読み書きができる記憶部であり、通常
はアドレス線ＭＡで指定されるバイトデータを出力し、
信号線ＷＯ，Ｗｌ，Ｗ２，Ｗ３で指定される書き込み動
作は書き込み信号によつて実行される。
はアドレス線ＭＡで指定されるバイトデータを出力し、
信号線ＷＯ，Ｗｌ，Ｗ２，Ｗ３で指定される書き込み動
作は書き込み信号によつて実行される。
この記憶部は下位バイトから順にＭＯ，Ｍｌ，Ｍ２，Ｍ
３で表わすＲＤＯ，ＲＤｌ，ＲＤ２，ＲＤ３はそれぞれ
ＭＯ，Ｍｌ，Ｍ２，Ｍ３の各記憶部から読み出されるバ
イト単位の読み出しデータである。
３で表わすＲＤＯ，ＲＤｌ，ＲＤ２，ＲＤ３はそれぞれ
ＭＯ，Ｍｌ，Ｍ２，Ｍ３の各記憶部から読み出されるバ
イト単位の読み出しデータである。
５は選択回路であり、ＣＰＵｌにバイト単位でデータを
読み出す場合には、読み出しデータとして全て０を選択
し、語単位で読み出す時には、各々対応するＲＤｌ，Ｒ
Ｄ２，ＲＤ３を選択する。
読み出す場合には、読み出しデータとして全て０を選択
し、語単位で読み出す時には、各々対応するＲＤｌ，Ｒ
Ｄ２，ＲＤ３を選択する。
６はＲＤＯ，ＲＤｌ，ＲＤ２，ＲＤ３のうちどれか一つ
を選択する選択回路である。
を選択する選択回路である。
ＭＲＯ．ＭＲｌ，ＭＲ２，ＭＲ３は読み出しデータバス
はＭＲＤＢの各々下位バイトから順に対応するバイト単
位の読み出しデータである。３は記憶制御回路であり、
入力信号としてＣＰＵｌからの制御信号ＷＲＩＴ，ＲＥ
ＡＤ，ＢＹＴＥの各信号とアドレスバスＭＡＤＢのうち
下位２ビットＡＯ，Ａｌが記憶部ＭＯ，Ｍｌ，Ｍ２，Ｍ
３のどれか一つを指定するために信号ＭＡＳとして入力
される。
はＭＲＤＢの各々下位バイトから順に対応するバイト単
位の読み出しデータである。３は記憶制御回路であり、
入力信号としてＣＰＵｌからの制御信号ＷＲＩＴ，ＲＥ
ＡＤ，ＢＹＴＥの各信号とアドレスバスＭＡＤＢのうち
下位２ビットＡＯ，Ａｌが記憶部ＭＯ，Ｍｌ，Ｍ２，Ｍ
３のどれか一つを指定するために信号ＭＡＳとして入力
される。
以下、記憶制御回路３の動作を詳しく説明する。信号Ｓ
ｌ，Ｓ２，Ｓ３および信号ＷＯ，Ｗｌ，Ｗ２，Ｗ３は信
号ＷＲＩＴ，ＢＹＴＥ，ＭＡＳによつてデコードされる
信号である。
ｌ，Ｓ２，Ｓ３および信号ＷＯ，Ｗｌ，Ｗ２，Ｗ３は信
号ＷＲＩＴ，ＢＹＴＥ，ＭＡＳによつてデコードされる
信号である。
すなわち、信号ＳＯ，Ｓｌ，Ｓ２は、語単位の書き込み
の場合には各々ＷＤｌ，ＷＤ２，ＷＤ３を選択するよう
出力され、バイト単位の書き込みの場合には信号ＭＡＳ
の内容が１０進で１，２，３の場合、各々４１，４２，
４３の選択回路に最下位バイトデータであるＷＤＯを選
択するよう出力される。一方信号ＷＯ，Ｗｌ，Ｗ２，Ｗ
３は各々記憶部ＭＯ，Ｍｌ，Ｍ２，Ｍ３に対して書込制
御信号であり、語単位の書き込みの場合には、ＭＯから
Ｍ３まで各記憶部に同時に出力され、またバイト単位の
書き込みに際しては信号ＭＡＳの内容に従つて該当する
記憶部に各々独立に出力され、４つの記憶部のどれか一
つに、該当するバイトデータを書き込む。
の場合には各々ＷＤｌ，ＷＤ２，ＷＤ３を選択するよう
出力され、バイト単位の書き込みの場合には信号ＭＡＳ
の内容が１０進で１，２，３の場合、各々４１，４２，
４３の選択回路に最下位バイトデータであるＷＤＯを選
択するよう出力される。一方信号ＷＯ，Ｗｌ，Ｗ２，Ｗ
３は各々記憶部ＭＯ，Ｍｌ，Ｍ２，Ｍ３に対して書込制
御信号であり、語単位の書き込みの場合には、ＭＯから
Ｍ３まで各記憶部に同時に出力され、またバイト単位の
書き込みに際しては信号ＭＡＳの内容に従つて該当する
記憶部に各々独立に出力され、４つの記憶部のどれか一
つに、該当するバイトデータを書き込む。
また信号Ｓ４，Ｓ５は信号ＲＥＡＤ，ＢＹＴＥ，ＭＡＳ
によつてデコードされる信号である。すなわち信号Ｓ４
は選択回路６に対し、語単位の読み出しの場合は、デー
タＲＤＯを選択し、バイト単位の読み出しに際しては、
ＭＡＳの内容が０，１，２，３に対応してＲＤＯ，ＲＤ
ｌ，ＲＤ２，ＲＤ３を選択するように出力される。信号
Ｓ５は選択回路５の制御信号であり、語単位で読み出す
場合は各記憶部から各々読み出されたバイトデータＲＤ
ｌ，ＲＤ２，ＲＤ３をＭＲｌ，ＭＲ２，ＭＲ３として出
力するように制御し、バイト単位の読み出しの場合は、
読み出しデータのうち上位３バイトデータＭＲｌ，ＭＲ
２，ＭＲ３はすべてＯとなるように制御する。
によつてデコードされる信号である。すなわち信号Ｓ４
は選択回路６に対し、語単位の読み出しの場合は、デー
タＲＤＯを選択し、バイト単位の読み出しに際しては、
ＭＡＳの内容が０，１，２，３に対応してＲＤＯ，ＲＤ
ｌ，ＲＤ２，ＲＤ３を選択するように出力される。信号
Ｓ５は選択回路５の制御信号であり、語単位で読み出す
場合は各記憶部から各々読み出されたバイトデータＲＤ
ｌ，ＲＤ２，ＲＤ３をＭＲｌ，ＭＲ２，ＭＲ３として出
力するように制御し、バイト単位の読み出しの場合は、
読み出しデータのうち上位３バイトデータＭＲｌ，ＭＲ
２，ＭＲ３はすべてＯとなるように制御する。
信号ＭＡはＣＰＵｌから出力されるアドレスバろＭＡＤ
Ｂのうち下位２ビットを除くアドレスバスであり、Ａ２
，Ａ３で構成され、各々ＭＯ，Ｍｌ，Ｍ２，Ｍ３の記憶
部に共通に入力される。すなわち記憶部７はＭＡの内容
で決定される４つの番地を有することになる。か）る構
成において、次に具体的なバイト操作命令および語単位
での命令の実行を例にとり、主記憶への読み書き動作を
説明する。
Ｂのうち下位２ビットを除くアドレスバスであり、Ａ２
，Ａ３で構成され、各々ＭＯ，Ｍｌ，Ｍ２，Ｍ３の記憶
部に共通に入力される。すなわち記憶部７はＭＡの内容
で決定される４つの番地を有することになる。か）る構
成において、次に具体的なバイト操作命令および語単位
での命令の実行を例にとり、主記憶への読み書き動作を
説明する。
以下、主記憶のアクセスすべきアドレスバスＭＡＤＢの
内容、すなわち命令のオペランド部はＡで表わすことに
する。
内容、すなわち命令のオペランド部はＡで表わすことに
する。
従つてオペランドＡはアドレスバスＭＡＤＢが４ビット
で構成されていることより１０進で０から１５まで１６
の状態を取り得る。以下オペランドＡはｗ進数で表現す
る。
で構成されていることより１０進で０から１５まで１６
の状態を取り得る。以下オペランドＡはｗ進数で表現す
る。
（１）バイト単位でデータを書き込む命令の実行。
例としてＡが５の場合の動作を説明する。
この場合、ＣＰＵｌから書き込むべきバイトデータは一
書き込みデータバスＭＷＤＢの最下位バイトに出力され
、同時にアドレスバスＭＡＤＢにはオペランドＡが出力
され、バイト命令であることより信号ＢＹＴＥが、また
書き込み命令であることより信号ＷＲＩＴが、主記憶装
置２に出力される。このと．き信号ＭＡの内容は１であ
り、一方信号ＭＡＳも同様に１である。以上の状態によ
り、記憶制御回路３は各選択回路４１，４２，４３に最
下位バイトＷＤＯを選択するよう信号Ｓｌ，Ｓ２，Ｓ３
を出力し、また記憶部Ｍ１に書き込み信号Ｗ１を出力す
る。以一上によりＣＰＵｌからのバイトデータは記憶部
Ｍ１の１番地に書き込まれ処理を終了する。上述の説明
の如く、主記憶装置２に書き込まれるバイトデータは命
令のオペランドＡで指定される番地のうち、下位２ビッ
トで指定される記憶部のオペランドＡの上位２ビットで
示される番地にだけ書き込まれる。（２）語単位でデー
タを書き込む命令の実行この命令のオペランドを８とす
ると、ＣＰＵｌから主記憶装置２に書き込むべき４バイ
トのデータは、書き込みデータバスＭＷＤＢにすべて出
力され同時にオペランド部ＡはアドレスバスＭＡＤＢに
出力され、また書き込み制御信号が信ｌ号ＷＲＩＴに出
力される。
書き込みデータバスＭＷＤＢの最下位バイトに出力され
、同時にアドレスバスＭＡＤＢにはオペランドＡが出力
され、バイト命令であることより信号ＢＹＴＥが、また
書き込み命令であることより信号ＷＲＩＴが、主記憶装
置２に出力される。このと．き信号ＭＡの内容は１であ
り、一方信号ＭＡＳも同様に１である。以上の状態によ
り、記憶制御回路３は各選択回路４１，４２，４３に最
下位バイトＷＤＯを選択するよう信号Ｓｌ，Ｓ２，Ｓ３
を出力し、また記憶部Ｍ１に書き込み信号Ｗ１を出力す
る。以一上によりＣＰＵｌからのバイトデータは記憶部
Ｍ１の１番地に書き込まれ処理を終了する。上述の説明
の如く、主記憶装置２に書き込まれるバイトデータは命
令のオペランドＡで指定される番地のうち、下位２ビッ
トで指定される記憶部のオペランドＡの上位２ビットで
示される番地にだけ書き込まれる。（２）語単位でデー
タを書き込む命令の実行この命令のオペランドを８とす
ると、ＣＰＵｌから主記憶装置２に書き込むべき４バイ
トのデータは、書き込みデータバスＭＷＤＢにすべて出
力され同時にオペランド部ＡはアドレスバスＭＡＤＢに
出力され、また書き込み制御信号が信ｌ号ＷＲＩＴに出
力される。
この場合、信号ＢＹＴＥは語単位のアクセスであるため
出力されない。以上の状態により記憶制御回路３は以下
のように動作する。各選択回路４１，４２，４３には書
き込みデータバスＭＷＤＢに対応するバイトＷＤｌ，Ｗ
Ｄ２，ＷＤ３を選択するよう信号Ｓｌ，Ｓ２，Ｓ３を出
力し、また信号ＷＯ，Ｗｌ，Ｗ２，Ｗ３のすべての書き
込み信号を対応する記憶部に出力する。以上によりＣＰ
Ｕｌからの語データは信号ＭＡが２であることから、各
記憶部ＭＯ，Ｍｌ，Ｍ２，Ｍ３のそれぞれ２番地に同時
に書き込まれ、処理を終了する。
出力されない。以上の状態により記憶制御回路３は以下
のように動作する。各選択回路４１，４２，４３には書
き込みデータバスＭＷＤＢに対応するバイトＷＤｌ，Ｗ
Ｄ２，ＷＤ３を選択するよう信号Ｓｌ，Ｓ２，Ｓ３を出
力し、また信号ＷＯ，Ｗｌ，Ｗ２，Ｗ３のすべての書き
込み信号を対応する記憶部に出力する。以上によりＣＰ
Ｕｌからの語データは信号ＭＡが２であることから、各
記憶部ＭＯ，Ｍｌ，Ｍ２，Ｍ３のそれぞれ２番地に同時
に書き込まれ、処理を終了する。
すなわち語単位で書き込む場合、その語を構成する４バ
イトのデータは各々対応する記憶部の、オペランドの上
位２ビットで指定される番地に同時に書き込まれる。
イトのデータは各々対応する記憶部の、オペランドの上
位２ビットで指定される番地に同時に書き込まれる。
この場合オペランドＡの下位２ビットは無視される。（
３） バイト単位でデータを読み出す命令の実行バイト
単位で書き込む例（１）の逆の命令であり、（１）と同
様オペランドＡを５として説明する。
３） バイト単位でデータを読み出す命令の実行バイト
単位で書き込む例（１）の逆の命令であり、（１）と同
様オペランドＡを５として説明する。
この場合ＣＰＵｌからは主記憶装置２に対し読み出し動
作を制御するための信号ＲＥＡＤと、読み出し番地を指
定するためのアドレスバスＭＡＤＢと、バイト単位のア
クセスを示す信号ＢＹＴＥが出力される。以上の状態に
よりオペランドＡが５であることからＭＡは１，ＭＳも
１となり記憶制御回路３からは選択回路６に対し記憶部
Ｍ１の１番地から読み出されたバイトデータＲＤｌを選
択するよう信号Ｓ４が出力され、一方選択回路５には、
上位３バイトを０にするよう信号Ｓ５が出力される。
作を制御するための信号ＲＥＡＤと、読み出し番地を指
定するためのアドレスバスＭＡＤＢと、バイト単位のア
クセスを示す信号ＢＹＴＥが出力される。以上の状態に
よりオペランドＡが５であることからＭＡは１，ＭＳも
１となり記憶制御回路３からは選択回路６に対し記憶部
Ｍ１の１番地から読み出されたバイトデータＲＤｌを選
択するよう信号Ｓ４が出力され、一方選択回路５には、
上位３バイトを０にするよう信号Ｓ５が出力される。
これにより読み出しデータバスＭＷＤＢ上の最下位バイ
ト■旬にバイトデータＲＤｌが、他の上位３バイトにＭ
Ｒｌ，ＭＲ２，ＭＲ３に０が出力される。ＣＰＵｌは読
み出しデータバスＭＲＤＢ上の上記データを取り込むこ
とによつて処理を終了する。すなわち主記憶装置２から
読み出されるデータバスＭＲＤＢの最下位バイトにＭＲ
ＯにオペランドＡの上位２ビットで指定された番地から
読み出されるバイトデータＲＤＯ，ＲＤｌ，ＲＤ２，Ｒ
Ｄ３のうちオペランド部Ａの下位２ビットの状態に従つ
て該当するバイトデータを出力することによつて、例（
１）の命令で書き込んだバイトデータを矛盾なく読み出
すことができる。（４） 語単位でデータを読み出す命
令の実行例（２）の逆の場合であり、オペランドＡを８
とすると、ＣＰＵｌは主記憶装置２に対し、アドレスバ
スＭＡＤＢに命令のオペランドＡを出力し、同時に読み
出し制御信号ＲＥＡＤを出力する。
ト■旬にバイトデータＲＤｌが、他の上位３バイトにＭ
Ｒｌ，ＭＲ２，ＭＲ３に０が出力される。ＣＰＵｌは読
み出しデータバスＭＲＤＢ上の上記データを取り込むこ
とによつて処理を終了する。すなわち主記憶装置２から
読み出されるデータバスＭＲＤＢの最下位バイトにＭＲ
ＯにオペランドＡの上位２ビットで指定された番地から
読み出されるバイトデータＲＤＯ，ＲＤｌ，ＲＤ２，Ｒ
Ｄ３のうちオペランド部Ａの下位２ビットの状態に従つ
て該当するバイトデータを出力することによつて、例（
１）の命令で書き込んだバイトデータを矛盾なく読み出
すことができる。（４） 語単位でデータを読み出す命
令の実行例（２）の逆の場合であり、オペランドＡを８
とすると、ＣＰＵｌは主記憶装置２に対し、アドレスバ
スＭＡＤＢに命令のオペランドＡを出力し、同時に読み
出し制御信号ＲＥＡＤを出力する。
以上の信号により記憶制御回路３は選択回路５には記憶
部ＭＯから読み出されたバイトデータＲＤＯを選択する
信号Ｓ４を出力し、同様に選択回路６には各記憶部Ｍｌ
，Ｍ２，Ｍ３からの読み出しバイトデータＲＤｌ，ＲＤ
２，ＲＤ３を選択するように信号Ｓ５を出力する。これ
により各選択回路５，６は読み出しデータバスＭＲＤＢ
の対応するバイトＭＲＯ．ＭＲｌ，ＭＲ２．ＭＲ３にそ
れぞれＲＤＯ，ＲＤｌ，ＲＤ２，ＲＤ３を出力する。こ
のデータバスＭＲＤＢ上のデータをＣＰＵｌが取り込む
ことにより処理を終了する。以上のように、語単位の読
み出しは、オペランドＡの上位２ビットで指定される各
記憶部のアドレスより読み出されたバイトデータをスト
レートで読み出しデータバスＭＲＤＢに出力させること
により実行される。以上、４つの命令の実行を例にとり
説明してきたが、上記例において語単位でアクセスする
場合オペランドＡが４の倍数以外のときは、すべてアド
レス部の上位２ビットで指定される番地にアクセスされ
るという矛盾が生ずる。
部ＭＯから読み出されたバイトデータＲＤＯを選択する
信号Ｓ４を出力し、同様に選択回路６には各記憶部Ｍｌ
，Ｍ２，Ｍ３からの読み出しバイトデータＲＤｌ，ＲＤ
２，ＲＤ３を選択するように信号Ｓ５を出力する。これ
により各選択回路５，６は読み出しデータバスＭＲＤＢ
の対応するバイトＭＲＯ．ＭＲｌ，ＭＲ２．ＭＲ３にそ
れぞれＲＤＯ，ＲＤｌ，ＲＤ２，ＲＤ３を出力する。こ
のデータバスＭＲＤＢ上のデータをＣＰＵｌが取り込む
ことにより処理を終了する。以上のように、語単位の読
み出しは、オペランドＡの上位２ビットで指定される各
記憶部のアドレスより読み出されたバイトデータをスト
レートで読み出しデータバスＭＲＤＢに出力させること
により実行される。以上、４つの命令の実行を例にとり
説明してきたが、上記例において語単位でアクセスする
場合オペランドＡが４の倍数以外のときは、すべてアド
レス部の上位２ビットで指定される番地にアクセスされ
るという矛盾が生ずる。
これは、命令をプログラムする場合に、語単位でアクセ
スする命令のオペランドは、常に４の倍数にそろえると
いうことで解決でき、またハードウェア的に、語単位で
のアクセス時には、オペランドが４の倍数かどうかをチ
ェックし、これに反する場合にはエラー信号を出力し、
実行を停止することによつても解決できる。以上は一実
施例について説明したが、これは本発明を限定するもの
ではなく、語の構成が数文字である場合にも適用でき、
また語を構成するバイト（文字）数をＭとすると、Ｍが
２のべき乗（Ｍ＝２ｎ）であれば、アドレスバスＭＡＤ
Ｂは４本と限らず（ｎ＋１）以上であれば良く、また上
述の記憶部をＭ個有し、アドレスバスＭＡＤＢの下位ｎ
ビットを除くすべてのアドレス線を各記憶部に共通に接
続することにより、バイト（文字）単位でアクセスする
場合には、アドレスバスＭＡＤＢの下位ｎビットの状態
に従つて主記憶装置を上述の如く制御し、語単位でアク
セスする場合には、上記ｎビットの状態にか）わらず、
各記憶部にスト１ノートでアクセスすることにより、バ
イト（文字）単位でも語単位でも高速にかつ矛盾なくア
クセスできる主記憶装置を実現できる。
スする命令のオペランドは、常に４の倍数にそろえると
いうことで解決でき、またハードウェア的に、語単位で
のアクセス時には、オペランドが４の倍数かどうかをチ
ェックし、これに反する場合にはエラー信号を出力し、
実行を停止することによつても解決できる。以上は一実
施例について説明したが、これは本発明を限定するもの
ではなく、語の構成が数文字である場合にも適用でき、
また語を構成するバイト（文字）数をＭとすると、Ｍが
２のべき乗（Ｍ＝２ｎ）であれば、アドレスバスＭＡＤ
Ｂは４本と限らず（ｎ＋１）以上であれば良く、また上
述の記憶部をＭ個有し、アドレスバスＭＡＤＢの下位ｎ
ビットを除くすべてのアドレス線を各記憶部に共通に接
続することにより、バイト（文字）単位でアクセスする
場合には、アドレスバスＭＡＤＢの下位ｎビットの状態
に従つて主記憶装置を上述の如く制御し、語単位でアク
セスする場合には、上記ｎビットの状態にか）わらず、
各記憶部にスト１ノートでアクセスすることにより、バ
イト（文字）単位でも語単位でも高速にかつ矛盾なくア
クセスできる主記憶装置を実現できる。
上述の装置は語長が２および４バイト（文字）といつた
比較的規摸の小さい装置において、特にバイト（文字）
操作命令を能率よくしかも高速に実行しようとする場合
に効果があり、比較的簡単に主記憶装置を構成できしか
もＣＰＵの負担を低減させる利点がある。
比較的規摸の小さい装置において、特にバイト（文字）
操作命令を能率よくしかも高速に実行しようとする場合
に効果があり、比較的簡単に主記憶装置を構成できしか
もＣＰＵの負担を低減させる利点がある。
図は本発明に係る一実施例の構成を示すブロック図と主
記憶装置の構成図である。 図において、参照数字１はＣＰＵｌ２は主記憶装置、３
は主記憶制御回路、４１，４２，４３，５６はそれぞれ
バイト（文字）単位で構成された選択回路、７はバイト
（文字）単位でアクセスできる記憶部であり、ＭＲＤＢ
は読み出しデータバス、ＭＷＤＢは書き込みデータバス
、ＭＡＤＢはアドレスバス、ＷＲＩＴは書き込み制御信
号、ＲＥ，ＡＤは読み出し制御信号、ＢＹＴＥはバイト
（文字）単位でアクセスすることを表わす制御信号てあ
る。
記憶装置の構成図である。 図において、参照数字１はＣＰＵｌ２は主記憶装置、３
は主記憶制御回路、４１，４２，４３，５６はそれぞれ
バイト（文字）単位で構成された選択回路、７はバイト
（文字）単位でアクセスできる記憶部であり、ＭＲＤＢ
は読み出しデータバス、ＭＷＤＢは書き込みデータバス
、ＭＡＤＢはアドレスバス、ＷＲＩＴは書き込み制御信
号、ＲＥ，ＡＤは読み出し制御信号、ＢＹＴＥはバイト
（文字）単位でアクセスすることを表わす制御信号てあ
る。
Claims (1)
- 【特許請求の範囲】 １ 語長が２のべき乗（Ｍ＝２＾ｎ）個のバイトあるい
は文字で表現される場合、バイト（文字）単位で独立に
アクセスできる記憶部をバイト（文字）数（Ｍ）だけ有
し、前記各記憶部の入出力部に、語のうち該当するバイ
ト（文字）を唯一つ選択する選択回路を設け、アドレス
線の下位ｎビットを除くすべてのアドレス線を前記各記
憶部に共通に接続し、バイト（文字）単位でアクセスす
る場合には、前記アドレス線の下位ｎビットの状態に従
つて、該当する選択回路と記憶部に対し、選択信号およ
び読み出し信号あるいは書き込み信号を出力し、語単位
でアクセスする場合には、前記ｎビットの状態にかかわ
らず。 前記各選択回路、記憶部に共通に前記選択信号および読
み出し信号あるいは書き込み信号を出力することにより
、バイトあるいは文字単位でも、語単位でもアクセスで
きるように構成されたことを特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1887678A JPS6055911B2 (ja) | 1978-02-20 | 1978-02-20 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1887678A JPS6055911B2 (ja) | 1978-02-20 | 1978-02-20 | 主記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54111237A JPS54111237A (en) | 1979-08-31 |
| JPS6055911B2 true JPS6055911B2 (ja) | 1985-12-07 |
Family
ID=11983745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1887678A Expired JPS6055911B2 (ja) | 1978-02-20 | 1978-02-20 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055911B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561535B2 (ja) * | 1986-04-16 | 1993-09-06 | Rinnai Kk |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| JPS58122688A (ja) * | 1982-01-16 | 1983-07-21 | Victor Co Of Japan Ltd | メモリ装置 |
| JPS60258799A (ja) * | 1985-04-23 | 1985-12-20 | Toshiba Corp | 半導体メモリ装置 |
| JPH02113353A (ja) * | 1988-10-24 | 1990-04-25 | Hitachi Ltd | 半導体メモリ |
| CN112712831B (zh) * | 2021-01-13 | 2024-01-26 | 无锡舜铭存储科技有限公司 | 一种铁电存储器及其操作方法 |
-
1978
- 1978-02-20 JP JP1887678A patent/JPS6055911B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561535B2 (ja) * | 1986-04-16 | 1993-09-06 | Rinnai Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54111237A (en) | 1979-08-31 |
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