JPS6116084B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプロセツサを使用し、該マイ
クロプロセツサ自体が有している命令体系以外の
命令語を実行できるようにしたプログラマブルロ
ジツクコントローラに関する。

近時のマイクロプロセツサの普及に伴い、マイ
クロプロセツサ自体が有している命令体系以外の
命令語（以下ユーザー命令語と呼ぶ）を使用でき
るようにして、マイクロプロセツサを使用しやす
い形にまとめることが要望されている。典型的に
は、ビツト操作という特有の処理を必要とするプ
ログラマブル・ロジツク・コントローラ（以下
PLCと略称する。）においては多くのものが、上
記のような構成、すなわちインタプリタ形PLCと
して市場に提供されている。

ところで既に知られているインタプリタ形中央
処理装置においては、ユーザー命令語を解読（イ
ンタプリト）するに当つて、ユーザ命令語のオペ
コードの内容を、マイクロプロセツサが直接実行
できる命令語で構成されたプログラムで逐次分析
し、この分析結果にもとずきマイクロプロセツサ
の制御を遷移（JUMP）させるという構成を採つ
ていたため、前記遷移にいたるまでの処理に相当
の時間を費し、処理速度の向上に限界があつた。

本発明は上述のような従来技術の欠点に鑑みな
されたもので、わずかに部品の追加により、前述
の遷移にいたるまでの処理を短縮し、処理速度の
早いプログラマブルロジツクコントローラを提供
することを目的とする。

以下図面にもとづき本発明の実施例を説明す
る。

第１図は本実施例にかかるPLCの全体を示すブ
ロツク図である。１は前述のマイクロプロセツサ
（以下MPUと略称する。）である。２は前述のユ
ーザ命令語で作成されたプログラム、すなわちユ
ーザプログラムが格納されたユーザメモリで、３
はMPU１が直接実行できる命令語で作成された
プログラムが格納されるシステムメモリである。
４はプログラムを実行する途中で発生する各種デ
ータを一時記憶するためのデータエリアメモリ
で、これらの各メモリ２，３，４は、MPU１で
直接アクセス可能であり、MPU１の主メモリを
構成している。

５は８ビツト構成のデータバスで、６は16ビツ
ト構成のアドレスバスである。従つてMPU１は
64Kという大きなデータ（命令）を取り扱うこと
ができる。

７は、MPU１がメモリ２，３，４の特別のア
ドレスをアクセスしたとき、各種制御信号を出力
するデコーダである。８はユーザメモリ２から出
力される各ユーザ命令語を逐次ラツチするラツチ
回路で、その出力は、作用を後に詳説するアドレ
スデータ合成回路９の一方の入力となる。

１０は本PLCの入出力状態を記憶するＩ／Ｏメ
モリで、外部入力装置の状態は一旦このＩ／Ｏメ
モリ１０に格納され、又PLCの論理演算の結果得
られる外部出力装置の状態も一旦このＩ／Ｏメモ
リ１０に格納される。なお、このＩ／Ｏメモリ１
０はデータバス５の容量に合せて、８ビツトを１
語とする構成となつている。

１１はＩ／Ｏメモリ１０から出力される８ビツ
トデータから所望の１ビツト情報を得るためのマ
ルチプレクサ（以下MPXと略称する。）で、その
詳細は後で説明する。１２は、同様にビツト操作
をするためのエンコーダで、その作用は後で詳説
する。

次にMPU１の内蔵される各種レジスタについ
て説明すると、CYはキヤリーレジスタでＡ、Ｂ
はそれぞれ第１および第２のアキユムレータ（以
下Accと略称する。）で、IXはインデツクスレジ
スタを示す。本実施装置がインタプリタ形装置の
一種であることは前述の通りであるが、この例に
おいて、インデツクスレジスタIX（以下略して
IXレジスタと称す。）はユーザプログラムの進行
を管理するためのユーザプログラムカウンタの役
目をはたし、AccBはユーザプログラムによる論
理演算の途中結果を記憶するためのプツシユダウ
ンスタツク（以下PDSと略称する。）の役目をは
たす。なお申し遅れたが上記MPUはモトローラ
社製マイクロプロセツサ6800を前提として以下の
説明を行う。

次に第２図に示すフローチヤートを含めて、本
実施例装置の構成および作用を説明していく。

第２図ａは前述の遷移を発生するためのプログ
ラム、すなわちシステムプログラムの構造を示
し、第２図ｂないしｅはユーザ命令語を実際に解
読するプログラム、すなわちインタプリタの各構
造を示している。

今制御が開始されると、最初にステツプ(1)が実
行され、ユーザプログラムカウンタであるIXレ
ジスタに、ユーザプログラムの先頭番地「3000」
（16進表示）がプリセツトされる。なお、ユーザ
プログラムは「3000」台（即4K語分相当）にの
み格納される。次にステツプ(2)および(3)におい
て、AccBおよびキヤリーレジスタCYはクリアさ
れMPU１は初期状態にセツトされる。

次にMPU１の制御はステツプ(4)に移るが、こ
のステツプ(4)には、「IXレジスタが示す主メモリ
の番地の内容とAccAの内容と比較を行い比較結
果をAccAに格納せよ」というCPX命令が格納さ
れている。なお、このCPX命令は２語命令であ
るので、２つの番地が割当てられている。

このCPX命令が実行される結果、アドレスバ
ス６上には、先にIXレジスタに格納されていた
「3000」というデータが印加され、データバス５
上にユーザプログラムの先頭番地に格納されてい
るユーザ命令語が出力されるとともに、このアド
レス状態はアドレス検出デコーダ７で検出され、
アドレス情報が「3000」台のとき出力を出すライ
ンｌ １に信号が出力される。その結果、ライン
ｌ １の信号によつてラツチ回路８がトリガさ
れ、その入力端に印加されていた前記ユーザ命令
語がラツチされる。このラツチ回路８の第１図の
表示から明らかなように、ユーザ命令語は、４ビ
ツトのオペコードと、入出力を正論理で取扱うか
負論理で取扱うかを決めるための１ビツトのコン
トロールビツトと、11ビツトのＩ／Ｏ番号指定部
とを有することを基本形とする16ビツト構成を採
つている。従つて、ユーザ命令語はMPU１から
みれば２語構成となり、これに応じて前述のラツ
チ回路８におけるラツチ動作のためには、ユーザ
メモリ２を２度アクセスしなければならないので
あるが、いたずらに図面が複雑化するのを避ける
ため先述のように図示および説明を簡略化した。
なお、付言すれば、本実施例においてはユーザ命
令語は、上述のように16ビツトの２語を基本とす
るので、ユーザプログラムは4K÷２＝2K語の容
量とすることができる。すなわち、PLCとしては
実用上十分な容量のユーザプログラムを作成でき
るものである。勿論、さらに多くの容量が必要な
場合には、「4000」番をユーザプログラムが格納
され領域に設定してもよい。

このようにしてCPX命令が実行されると、オ
ペコード情報とコントロールビツトの計５ビツト
は、アドレスデータ合成回路９に印加される。第
３図はこのアドレスデータ合成回路９の詳細を示
す。

第３図から明らかなように、この合成回路９は
16ビツトのアドレス情報を発生するためのもの
で、その上位７ビツトについて「1111101」とい
うコードを発生するコード発生器１３と、下位４
ビツトについて「0000」というコードを発生する
コード発生器１４とを有している。そしてコード
発生器１３の出力はオペコード情報の最上位ビツ
ト信号とともに上位ゲート１５に印加され、又オ
ペコード情報の下位３ビツトおよびコントロール
ビツトと、コード発生器１４からの４ビツト信号
とは下位ゲート１６に印加される。その結果、両
ゲート１５，１６からは「1111101xxxxx0000」
という16ビツト情報が得られるが、この情報はオ
ペコード情報およびコントロールビツトによつて
その値が決るアドレス情報となる。さらに、前述
の両ゲート１５，１６の出力は対応ビツト毎にワ
イヤードオアされて８ビツト信号に変換した後、
データバス５を構成するラインＤ０ないしＤ７に
印加されている。

さて今、CPX命令の実行が終了すると、MPU
１の制御はCPX命令の次の命令が格納されてい
る番地「FFF5」に移される。この番地
「FFF5」にはJUMP命令が格納されている。この
JUMP命令は「後続する２個の番地に格納されて
いる主メモリの内容が示す番地に、MPU１の制
御を遷移（JUMP）させよ。」という内容を有し
ている。それ故このJUMP命令が実行されると、
前述のJUMP命令の解読の後、「FFF6」番地の内
容を読み出すべくMPU１からは「FFF6」という
信号がアドレスバス６上に出力される。このアド
レスバス６の状態はアドレス検出デコーダ７で検
出され、デコーダの出力ラインｌ ２に出力が得
られる。このラインｌ ２の上の信号はアドレス
合成回路９に印加されるとともに、オア回路１７
を介して「FFF5」番地が割り当てられているシ
ステムメモリ３の禁止端子１８に印加され、メモ
リ３からのデータバス５への出力は禁止される。
他方、アドレス合成回路９に印加された上記ライ
ンｌ ２上の信号は、上位ゲート１５（第３図）
を開き、その結果データバス５上には
「1111101x」という上位アドレス信号が印加さ
れ、この上位アドレス信号はMPU１中に内蔵さ
れているプログラムカウンタ（図示せず）の上位
８ビツトにプリセツトされる。

続いてMPU１では番地「FFF7」の内容を読込
むべくアドレスバス６上に「FFF7」を出力す
る。この状態はアドレス検出デコーダ７で検出さ
れラインｌ ３に信号が得られる。このラインｌ
３上の信号は、オア回路１７を介してメモリ３
を禁止する一方、アドレス合成回路９中の下位ゲ
ート１６を開く。その結果「xxxx0000」という
下位アドレス情報がMPU１に内蔵されたプログ
ラムカウンタの下位８ビツトにプリセツトされ
る。

すなわち、このJUMP命令が終了すると、
MPU１は「1111101xxxxx0000」というオペコー
ドおよびコントロールビツト情報で決定される番
地に遷移できる状態、すなわちユーザ命令語の種
類を解読したのと等価の状態になつている。

次にユーザ命令語の内容に対応した処理がどの
ようにして得られるかについて説明する。

まずSTR命令とは、「演算途中結果レジスタの
内容をプツシユダウンスタツク（PDS）に格納す
るとともに、そのＩ／Ｏ番号部が示す入出力の状
態を上記演中結果レジスタに取り込め。」という
内容を有し、最近PLCの多くが採用する命令であ
る。この実施例においてSTR命令はオペコード
に「0001」が、又コントロールビツトに「０」が
割り当てられているものとする。

このSTR命令がユーザメモリ２から読み出さ
れたとすると、前述したことから判るように、ア
ドレス合成回路７中の両ゲート１５，１６には
「1111 1010 0010 0000」即ち16進表示「FA20」
が印加され、MPU１の制御は「FA20」番地に遷
移させられる。この「FA20」番地には、第２図
ｂに示すように、「AccBを左にローテートせ
よ。」即ち「キヤリーレジスタCYを含んでAccB
を左方向にリング状にシフトせよ」という内容の
命令が格納されている。従つてこの命令が実行さ
れる結果、キヤリーレジスタCYの内容はAccBの
右端にシフトされる。すなわちこの実施例装置に
おいてはキヤリーレジスタCYを前述の演算途中
結果レジスタとして使用している。又、この命令
の実行の結果、AccBの左端即ち最上位ビツトの
内容がキヤリーレジスタCYに移されるが、この
キヤリレジスタCYの内容は、後の説明で明らか
なように、後述の処理では使用されない。

次にMPU１はユーザ命令のＩ／Ｏ番号部で指
定された入出力の状態を演算途中結果レジスタ即
ちキヤリーレジスタCYに取込むための処理を行
う。

まずMPU１はステツプの「番地「0000」の内
容をAccAに取り込め。」という内容の命令を実
行する。この命令が実行されるとアドレスバス６
には「0000」というアドレス信号が印加されるの
で、この状態はアドレス検出デコーダ７で検出さ
れ、その出力ラインｌ ４に信号が印加される。
この信号は、その出力がデータバス５の最上位ビ
ツトラインＤ７に連絡されているアンド回路１９
に印加され、アンド回路１９の一方の入力条件が
整う。他方ラツチ回路８にラツチされているＩ／
Ｏ番号情報のうち上位８ビツトは、ライン群ｌ
５を介して、Ｉ／Ｏメモリ１０をアクセスする。
その結果Ｉ／Ｏメモリ１０からは、所望の入出力
データを含む８ビツトの情報が、バス１９を介し
て、マルチプレクサ（MPX）１１に印加され
る。このMPX１１は選択信号として、上記Ｉ／
Ｏ番号情報の下位３ビツトが印加されている。そ
の結果このMPX１１からは所望の入出力データ
を示す１ビツト情報が、アンド回路１９の他方の
入力として印加される。この結果この命令が実行
されると、所望の入出力の状態はデータバス５中
のラインＤ７を介して、AccAの最上位ビツト
（左端）に取り込まれる。なお、アンド回路１９
とMPX１１との間に配置される反転回路２０に
ついて説明すると、これはラインｌ ６上に現わ
れる前述のコントロールビツトによつてMPX１
１の出力を反転するものである。すなわち、PLC
においてはデータを負論理で取扱うこともしばし
ば発生するので、この正・負両論理の切替をハー
ド的に行おうとするのがこの反転回路２０の役目
である。その結果この実施例装置においては、デ
ータを負論理で取り扱うSTR NOT命令もSTR命
令と同等に取扱える。さらに本実施例装置におい
ては前述の「0000」番地から例えば「0FFF」番
地に割り当てられるべきメモリを実装していない
ので、先に禁止端子１８に関連して説明したよう
な、メモリ３等からのデータとアンド回路１９か
らのデータの混同を避けるための制御回路は不要
となつている。

このようにして所望の入出力データがAccAの
最上位ビツトにセツトされ、続くステツプで
AccAの内容が左にシフトされることにより、キ
ヤリーレジスタCY即ち演算途中結果レジスタに
所望の演算結果がセツトされる。

以上でSTR命令に関する処理が終了し、MPU
１の制御はＣでステツプ(6)に移る。このステツプ
(6)では、ユーザプログラムのプログラムカウンタ
の役目をはたすインデツクスレジスタIXの歩進
がなされる。この歩進制御は、前述したようにユ
ーザ命令語はメモリ２の２語分に相当するから、
２番地分歩進させるものであり、その結果例えば
「3000」番地から「3002」番地にインデツクスレ
ジスタIXの内容が書換わる。

以下ステツプ(4)以降のCPX命令等が順次実行
され、次のユーザ命令語を解読するための処理が
なされるのは前述と同様である。

次に第２図ｃに示すAND命令について説明す
る。AND命令とは、演算途中結果レジスタの内
容とＩ／Ｏ番号部が示す入出力の状態とのアンド
を取り、その結果を演算途中結果レジスタに格納
するというもので、PLCにおける最も典型的な命
令である。

さてこの実施例装置においては、AND命令は
オペコードが「0010」というコードで表わされ、
コントロールビツトは「０」と表わされるよう定
義されている。従つて、AND命令を解読するた
めのインタプリンタは「1111 1010 0100 0000」
即ち16進の「FA40」番地に格納されている。こ
の番地「FA40」にはキヤリーレジスタCY即ち演
算途中結果レジスタの論理状態を判定する命令が
格納されており、この命令が実行されて、前回実
行されたユーザ命令語による演算途中結果が判定
される。その結果キヤリーレジスタCYの内容が
「０」であると、AND演算の結果は「０」で変化
しないのであるから、CPU１の制御はを介し
て、インデツクスレジスタIXを歩進するステツ
プ(6)に移され、処理は終了する。他方、キヤリー
レジスタCYの内容が「１」の場合には、新たな
演算結果は取込んだ入出力の状態によつて決るの
であるから、先にSTR命令に関連して説明した
のと同じように、「番地「0000」の内容をAccA
に読み込む」、「AccAを左にシフトする」という
命令がこの順で実行され、処理は終了する。

次に第２図ｄにOUT命令について説明する。
この命令は、「演算途中結果をＩ／Ｏ番号部が示
すＩ／Ｏメモリ１０の所望のビツトにプリセツト
せよ。」という内容のユーザ命令語である。この
実施例装置では、OUT命令に対し「0100」とい
うオペコードが又「０」のコントロールビツトが
割り当てられる。その結果OUT命令に対するイ
ンタプリタは「FA80」番地に以降に格納されて
いる。今、この「FA80」番地には「番地
「0001」の内容をAccAに取り込め」という内容
を有している。ところで前述のように「0001」番
地に該当するメモリも実装されていない。他方、
「0001」という番地情報がアドレスバス６上に印
加されると、この状態はアドレス検出デコーダ７
で検出され、ラインｌ ６上に信号が出力され
る。この信号によつて両方向ゲート２１が開かれ
る。他方Ｉ／Ｏメモリ１０はライン群ｌ ５によ
つてアクセスされているので、バス１９上には該
当する８ビツト情報が印加され、この情報はデー
タ５を介して、AccAに取込まれる。これに続く
ステツプではキヤリーレジスタCYの論理状態が
判定され、演算途中結果が判定される。今判定結
果が「１」であつたとすると、これは所望のビツ
トを「１」にセツトすべきことを示し、これに対
応して次のステツプでは、AccAの内容と番地
「0002」の内容との論理和をとれという命令が配
置されている。従つてこの命令が実行され
「0002」という情報がアドレスバス６に印加され
ると、これはアドレス検出デコーダ７で検出さ
れ、出力ラインｌ ７に信号が発生し、この信号
はエンコーダ１２に制御信号として印加される。
ここでエンコーダ１２について説明しておく。エ
ンコーダ１２はライン群ｌ ８を介して得られら
るＩ／Ｏ番号部の下位３ビツトの内容に応じて、
「０」から「７」までの出力をデコーダを中心に
構成され、その「０」出力はラインＤ ０、その
出力「７」はラインＤ ７というように、対応し
てデータバス５に接続されている。従つて、今ラ
イン群ｌ ８から印加されるコードが「011」即
ち「３」を表わす場合には、データバス５には上
位から「00001000」というラインＤ ３のみが
「１」となつたコード信号をデータバス５上に印
加されることになる。この結果このステツプが終
了すると、AccAには、例えば上述のＤ ３ライ
ンに対応するビツトが「１」にされた外、他のビ
ツトは以前の状態を保持している新しいビツトパ
ターン、即ち所望のビツトに演算途中結果がプリ
セツトされた新しい出力状態が得られる。

以上の処理につづいて次のステツプでは
「AccAの内容を「0002」番地に格納せよ。」とい
う命令が実行され、この結果AccA中の新しい出
力状態が両方向ゲート２１を介して、Ｉ／Ｏメモ
リ１０中に格納される。

他方、出力すべき演算途中結果が「０」と判定
されると、これに対応してステツプ(12)が実行さ
れ、「AccAの内容と「0003」番地の内容の論理
積を取れ。」という命令が実行される。これに伴
い現われるアドレスバス６上の「0003」状態は、
アドレス検出デコーダ７で検出され、ラインｌ
９を介して、反転制御信号がエンコーダ１２に印
加される。その結果、エンコーダ１２からは、先
のラインｌ ７に制御信号が印加された場合とは
逆に、例えば「011」という入力コード信号に対
し、「11110111」というラインＤ ３のみが
「０」となつた８ビツトのコード信号が印加され
る。その結果AccA中にはラインＤ ３に対応し
たビツトが「０」となつている外、他のビツトは
以前の状態のまま新しい出力パターンが得られ
る。この新しい出力状態は、ステツプ(11)と同じ同
様の命令がステツプ（13）で実行させることによ
り、Ｉ／Ｏメモリ１０の該当番地に書込まれる。
以上のようにしてOUT命令の処理が終了する
と、図示するを介してインデツクスレジスタ
IXの歩進がなされ、MPU１は新しいユーザ命令
を処理する状態に移行する。

このように順にユーザ命令語が解されていくこ
とにより、ユーザメモリ２中のプログラムが実行
され、所望の制御状態が得られることになる。な
お、上の説明においては、PLCの代表的ユーザ命
令語について説明したが、他の命令語において
も、オペコードを参照して該当するインタプリタ
が格納されているアドレスに、ハード的に遷移さ
せられる点では同様である。

又、第２図ａにで示したようにインデツクス
レジスタIXの歩進を１回余分に実行するステツ
プを設けたのは、ユーザ命令語の中にはタイマ命
令等ユーザ命令語の単位で２語構成の命令も存在
するためである。換言すれば２語構成のユーザ命
令語を解読するインタプリタにあつては、命令処
理終了後を介して第２図ａのステツプ(7)に遷移
するようなプログラム構成となつていなければな
らないためである。

さらに、ユーザプログラムの終りを示すEND
命令に対するインタプリタは、第２図ｅに示すよ
うに、MPU１の制御を最初のステツプ(1)に遷移
させる命令となつている。その結果は、END命
令の処理が終了すると、CPU１は初期状態にプ
リセツトされ、「3000」番地以降のユーザプログ
ラムを繰返すことになる。

以上のように本発明は、最近市場に提供される
マイクロプロセツサが高度な制御を行うため、普
通64K（約６万４千語）という大容量の主メモリ
を直接アクセス可能となつている点に着目する一
方、マイクロプロセツサをインタプリタ解読用に
使用して独自の命令語（前述のユーザ命令語）を
実行する中央処理装置を構成する場合には必ずし
もプログラム容量は大きくならないことに着目
し、前語主メモリをアクセスするためのアドレス
情報をデコードすることにより各種制御信号に流
用するように構成したものである。従つて本発明
による場合、実施例における「0000」番地等主メ
モリには本来の目的で使用できない領域も存在す
ることになるが、前記独自の命令語の各々を逐次
識別するためのプログラムが不要となり、処理速
度の早いPLCを得ることができる。

【図面の簡単な説明】

第１図は実施例装置のブロツク図、第２図はシ
ステムプログラムおよびインタプリタプログラム
の構造を示すフローチヤート、第３図はアドレス
合成回路９の詳細を示すブロツク図である。 １……マイクロプロセツサ、２……ユーザメモ
リ、３……システムメモリ、５……データバス、
６……アドレスバス、７……アドレス検出デコー
ダ、８……ラツチ回路、９……アドレスデータ合
成回路、１５，１６……ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 第１のメモリ装置に格納された第１の命令体
   系の命令語で作成されたプログラムを、第２のメ
   モリ装置に格納された第２の命令体系の命令語で
   作成されたプログラムで解読することにより、順
   次実行するものにおいて、 前記第２の命令体系の各命令語を実行可能なマ
   イクロプロセツサと、このマイクロプロセツサに
   より直接アクセス可能で、かつその一部の所定エ
   リアに前記第１および第２のメモリ装置が各々割
   り当てられている主メモリ装置と、前記マイクロ
   プロセツサからのアドレス情報をデコードして複
   数の出力信号を出すデコーダと、前記第１のメモ
   リ装置がアクセスされて出力される前記デコーダ
   からの第１の出力信号によつてトリガされ、前記
   第１のメモリ装置からの出力をラツチするラツチ
   回路と、前記デコーダからの第２の出力信号に応
   動して、前記ラツチ回路からの出力の所定部分を
   一部に含んで合成されたデータをバス上に印加す
   るゲート回路とを有し、さらに前記第２のメモリ
   装置には、前記第１のメモリ装置をアクセスする
   第１命令語と、前記バス上のデータを参照して前
   記マイクロプロセツサの制御を遷移させる第２命
   令語がこの順番で格納され、前記第１命令語の実
   行に伴い前記ラツチ回路のラツチ動作がなされ、
   前記第２命令語の実行に伴い前記マイクロプロセ
   ツサの制御が前記第１の命令体系の各命令語を解
   読するプログラムが格納されているアドレスに遷
   移させられるようになつているプログラマブルロ
   ジツクコントローラ。