JPS6336340A

JPS6336340A - Ｃｐｕのメモリ拡張回路

Info

Publication number: JPS6336340A
Application number: JP17772186A
Authority: JP
Inventors: Hiroshi Takano; 宏高野
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1986-07-30
Filing date: 1986-07-30
Publication date: 1988-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は同一アドレス上にメインメモリバンクとサブメ
モリバンクとを設け、外部からの割込み要求信号および
内部プログラムの要求に応動してメモリバンクを切換え
使用するようにしたＣＰＵのメモリ拡張回路に関する。

［従来の技術］一般に、マイクロコンピュータにおいて、ＣＰＵ　（中
央処理装置）が指定できるアドレス領域を増大する手段
として、同一アドレス上に重複して複数のメモリバンク
を設け、必要に応じてメモリバンクをアドレスバスおよ
びデータバスに切換え接続するようにしたＣＰＵのメモ
リ拡張回路が採用されている。

このようなＣＰＵのメモリ拡張回路のなかには、各メモ
リバンクに対して専用の割込み制御回路を設け、周辺装
置から割込み制御回路へ割込み要求信号が人力されると
対応する目標メモリバンクに切換えるようにしたものが
ある。

このようなＣＰＵのメモリ拡張回路は例えば第３図のよ
うに構成されている。すなわち、ＣＰＵ１にアドレスバ
ス２およびデータバス３を介してメインメモリバンクを
構成するＲＯＭ４とサブメモリバンクを構成する複数の
ＲＡＭ５が接続され、ＲＯＭ４又はＲＡＭ５のメモリバ
ンク切換えはアドレスバス２に接続されたバンク切換え
回路６のＣＳ（チップセレクト）信号にて行われる。ま
た、データバス３には各周辺装置からの割込み要求信号
ＩＮＴＥが入力される複数の割込み制御回路７が接続さ
れており、各割込み制御回路７にはＣＰＵＩからの割込
み許可信号ＩＮＴＡが入力され、各割込み制御回路７か
らＣＰＵＩへ割込み要求信号ＩＮＴが送出される。また
、各割込み制御回路７相互間は各周辺装置からの割込み
要求信号が同時に発生した場合に各割込み要求信号ＩＮ
ＴＥの優先順位を付けるために入出力信号ＩＥ１．ＩＥ
Ｏで接続されている。

各割込み制御回路７は第４図のように構成されている。

図中８はデータバス３上に周辺装置に対応する識別コー
ドを出力するための入力ゲート回路であり、端子Ｄ１以
外の各端子は接地されている。自分より割込み優先順位
が上位の割込み制御回路７から出力された入力信号ＩＥ
Ｉはインバータ９およびオアゲート１０を介して入力ゲ
ート回路８の出力禁止端子ＩＨへ人力されるとともに、
アンドゲート１１の一方の入力端子へ入力される。

また、入力信号ＩＥＩは前記インバータ９で反転されて
オアゲート１２の一方の入力端子へ入力される。さらに
、入力信号ＩＥＩとアンドゲート１１から自分より割込
み優先順位が下位の割込み制御回路７へ出力される出力
信号ＩＥＯとは排他的論理和ゲート１３へ入力される。

この排他的論理和ゲート１３の出力信号は前記オアゲー
ト１０へ入力される。

さらに、周辺装置からの割込み要求信号ＩＮＴＥはオア
ゲート１０．　アンドゲート１１゜オアゲート１２へ入
力される。オアゲート１２の出力信号は割込み要求信号
ＩＮＴとしてＣＰＵＩへ人力される。また、ＣＰＵＩか
らの割込み許可信号Ｉ　ＮＴＡは直接オアゲート１０へ
入力される。

このようなＣＰＵのメモリ拡張回路において、ＣＰＵ１
からＬレベルの割込み許可信号Ｉ　ＮＴＡが入力され、
かつ上位の割込み制御回路７からのＨレベルの入力信号
ｒＥＩが入力されている状態においてのみ、この割込み
制御回路７に対応する周辺装置からのＬレベルの割込み
要求信号ＩＮＴＥが入力すると、入力ゲート回路８の出
力禁止状態が解除され、前記周辺装置に対応する［　０
０００００１０３の識別コードがデータバス３上へ出力
される。同時にオアゲート１２が成立して、ＣＰＵＩへ
Ｌレベルの割込み要求信号ＩＮＴが送出される。また、
アンドゲート１１の成立が解除され、自分より下位の割
込み制御回路７へＬレベルの出力信号ＩＥＯを送出する
。したがって、自分より下位の割込み制御回路７の入力
信号ＩＥＩがＨレベルになることはない。

ＣＰＵＩの割込み入力端子ＩＮＴへＬレベルの割込み要
求信号ＩＮＴが送出されると、バンク切換え回路６が前
記識別コードに対応するメモリバンクを指定するＣ８信
号を送出する。しかして、指定されたメモリバンク（Ｒ
ＯＭ４又はＲＡＭ５）がアドレスバス２およびデータバ
ス３に接続される。

［発明が解決しようとする問題点〕しかしながら上記のように構成されたＣＰＵのメモリ拡
張回路においても次のような問題があった。すなわち、
上記のような回路であれば、ＣＰＵＩに対する割込み要
求信号ＩＮＴは各側込み制御回路７に接続された周辺装
置からの割込み要求信号ＩＮＴＥにのみ応動して出力さ
れるので、割込み要求信号ＩＮＴＥが入力されていない
期間中においては、メモリバンクが切換えられることは
ない。したがって、その期間中はメインメモリバンク（
ＲＯＭ４）に記憶されたプログラムしか実行できないこ
とになる。

その結果、メインメモリバンク又はサブバンクメモリに
記憶されたプログラムでもって特定のサブメモリバンク
に記憶されたサブルーチン等を読出すことも不可能であ
り、より効率的に各メモリバンクを活用することができ
ない問題があった。

本発明は上記事情に鑑みてなされたものであり、その目
的とするところは、各周辺装置からの割込み要求信号に
てメモリバンクを指定メモリバンクに切換えられるとと
もに、プログラムによりＣＰＵ自体が任意にメモリバン
クを切換えることができ、さらに、ＣＰＵ内のスタック
メモリのオ、（−フロー現象を防止でき、各メモリバン
クをを効に使用できるとともにマイクロコンピュータ全
体の信頼性を向上できるＣＰＵのメモリ拡張回路を提供
することにある。

Ｃ問題点を解決するための手段］本発明のＣＰＵのメモリ拡張回路は、外部から受領端子
に第１の割込み要求信号が入力されるとＣＰＵに対して
第２の割込み要求信号を出力するとともにＣＰＵからの
割込み許可信号に応動してデータバスに第１の割込み要
求信号によって要求されたプログラムの実行先頭番地を
指定する識別コード信号を入力ゲート回路を介して乗せ
る割込み制御回路を各サブバンクメモリに対応して設け
、この識別コード信号をデータバスに乗せると同時に割
込み制御回路によってメモリバンクを該当割込み制御回
路に対応するサブメモリバンクに切り換えるバンク切換
え回路を備え、さらに、メインメモリバンク又はサブメモリバンク内に
記憶された実行中のプログラムから発行されてデータバ
スに乗せられたサブメモリバンクを切り換えるためのデ
ータをラッチするためにサブメモリバンクに対応するデ
ータラッチ回路と、このデータラッチ回路にラッチされ
たデータの特定ビットを割込み要求信号として前記割込
み制御端子の受領端子に入力するとともに、ラッチされ
たデータの他のビットを識別コード信号として入力ゲー
ト回路に入力するデータ分配回路とを備えることによっ
て、任意のプログラムによってメインメモリバンクの容
量をサブメモリバンクの容量だけ拡張可能にしている。

さらに、ＣＰＵ内のスタックメモリの格納データ数を示
すスタックポインタ用レジスタと同じ値を記憶する第１
のレジスタと、予め定められた限界値を記憶する第２の
レジスタと、第１及び第２のレジスタの記憶値を比較し
て第１のレジスタの記憶値が限界値を越えた場合に警報
信号をＣＰＵへ出力する比較器とを備えることによって
、スタックメモリのオーバーフローを阻止している。

［作用］このように構成されたＣＰＵのメモリ拡張回路において
、例えば外部から一つの割込み制御回路の受領端子へ第
１の割込み要求信号が入力されると、この割込み制御回
路はＣＰＵに対して第２の割込み要求信号を出力し、Ｃ
ＰＵからの割込み許可信号が入力されると、データバス
に第１の割込み要求信号に対応する識別コードをデータ
バスへ出力する。同時にバンク切換え回路によってメモ
リバンクが該当割込み制御回路に対応してたサブメモリ
バンクに切換えられる。

また、実行中のプログラムにて出力されたサブメモリバ
ンクを切換えるためのデータはデータバスを介してデー
タラッチ回路ヘラッチされる。そしてこのデータ、に含
まれる特定ビットが割込み制御回路の受領端子へ入力さ
れる。そして、データの他のビットは識別コード信号と
して入力ゲート回路を介してデータバス上へ乗せられる
。したがって、２この状態においては、割込み制御回路
の受領端子には第１の割込み要求信号が入力したのと同
じ状態になり、前述のバンク切換え回路が動作してメモ
リバンクを前記プログラムが指定するサブメモリバンク
へ切換る。

このように、外部からの割込み要求信号のみならす、内
部プログラムの要求によってメモリバンクを任意に切換
えできる。

さらに、一つのプログラムを実行期間中に例えば割込み
処理等にて他のメモリバンクのサブルーチンに移行した
後に元のプログラムに戻る場合のプログラムカウンタの
カウント値等を一時退避させておくためのスタックメモ
リの格納データ数を示すスタックポインタが第２のレジ
スタに記憶された限界値を越えると比較器からＣＰＵへ
警告信号が送出される。したがって、ＣＰＵは警告信号
が入力した時点でスタックポインタが限界値を下回るま
で、新たな割込み処理を受付けなければよい。

［実施例コ以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のＣＰＵのメモリ拡張回路を示すブロッ
ク図である。ＣＰＵ２１にアドレスバス２２およびデー
タバス２３を介してメインメモリバンクを構成するＲＯ
Ｍ２４とサブバンクメモリを構成する複数のＲＡＭ２５
が接続され、メインメモリバンクとしてのＲＯＭ２４は
アドレスバス２２に接続されたアドレスラッチ回路２６
のＣ８（チップセレクト）信号にてアドレスバス２２お
よびデータバス２３へ接続される。また、データバス２
３には各周辺装置からの第１の割込み要求信号ＩＮＴＥ
が入力される各サブメモリバンク（ＲＡＭ２５）に対応
した数の割込み制御回路２７が接続されている。各割込
み制御回路２７にはＣＰＵ２１からの割込み許可信号Ｉ
　ＮＴＡが入力され、各割込み制御回路２７からＣＰＵ
２１へ第２の割込み要求信号ＩＮＴが送出される。また
、各割込み制御回路２７相互間は各周辺装置からの第１
の割込み要求信号ＩＮＴＥが同時に発生した場合に各割
込み要求信号ＩＮＴＥの優先順位を付けるために人出力
信号ＩＥＩ、ＩＥＯで接続されている。

各割込み制御回路２７は例えば第２図に示すように構成
されている。なお、第４図に示した従来の割込み制御回
路７と同一部分には同一符号が付しである。すなわち、
データバス２３にメモリバンクを切換えるだめのデータ
をラッチするためのデータランチ回路２８およびデータ
バス２３へ識別コードを送出する入力ケート回路２９が
接続されている。データランチ回路２８のＤ１〜Ｄ７ま
での各出力端子は入力ゲート回路２９のＤ１〜Ｄ７の各
入力端子に接続されている。すなわち、このデータラッ
チ回路２８にてラッチされたデータのうち出力端子Ｄｏ
における特定ビット信号以外の出力端子Ｄ１〜Ｄ７のビ
ット信号は識別コード信号として入力ゲート回路２９へ
入力される。

データラッチ回路２８の出力端子ＤＯから出力される特
定ビット信号はノアゲート３０の一方の入力端子へ人力
されている。このノアゲート３０の他方の入力端子には
インバータ３１にてレベル反転された第１の割込み要求
信号ＩＮＴＥが人力される。そして、ノアゲート３０の
出力信号はオアゲート１０へ入力される。したがって、
ノアゲート３０は特定のビット信号および周辺装置から
の第１の割込み要求信号ＩＮＴＥを受領する受領端子を
構成する。

前記入力ゲート回路２９は、オアゲート１０のＬレベル
の出力信号により出力禁止状態が解除されると、入力端
子ＤＯ〜ＤＩのビットデータ（識別コード）をデータバ
ス２３へ乗せる。なお、入力端子Ｄｏは接地されている
ので、データバス２３へ乗せられたデータは常に偶数値
である。なお、各出力端子ＤＯ−Ｄ７と入力端子ＤＯ〜
Ｄ７およびノアゲート３０はデータ分配回路を構成する
。

また、オアゲー）１０の出力信号は入力ゲート回路２９
へ入力されるとともに後述するバンク切換え回路３２へ
入力される。

第１図において、各側込み制御回路２７には専用のバン
ク切換え回路３２が接続されている。すなわち、上位の
割込み制御回路２７から出力された入力信号ＩＥＩおよ
び下位の割込み制御回路２７へ送出する出力信号ＩＥＯ
は排他的論理和ゲート３３を介してフリップフロップ３
４の入力端子りへ人力される。このフリップフロップ３
４のクロック端子ＣＫには前記割込み制御回路２７にお
けるオアゲート１０の出力信号が入力される。

出力端子Ｑの出力信号は２段のオアゲート３５゜３６を
介してこの割込み制御回路２７に対応するサブメモリバ
ンク（ＲＡＭ２５）のＣ８信号として、該当サブメモリ
バンクのＣ８端子へ入力される。オアゲート３５の他方
の入力端子には一つ上位のバンク切換え回路３２のフリ
ップフロップ３４の出力端子Ｑの出力信号が入力され、
オアゲート３６の他方の入力端子にはメインメモリバン
ク（ＲＯＭ２４）のＣＳ端子へ入力されるＣ５信号が入
力される。

また、フリップフロップ３４の出力端子Ｑの出力信号は
下位のバンク切換え回路３２のオアゲート３５へ入力さ
れるとともにナントゲート３７の一方の入力端子を介し
てフリップフロップ３４のクリア端子ＣＬへ入力される
。このナントゲート３７には割込復帰命令解読回路３８
からの割込み復帰信号ＲＥＴ　Ｉが入力される。

また、一般に前記ＣＰＵ２１内には複数のデータを格納
できるスタックメモリ４１が形成されている。例えば一
つのブロクラムの実行中にこのプログラムより優先度の
高い割込み処理が発生した場合は、プログラムを中断し
て割込み処理を実施する。そして、割込み処理が終了し
た時点で元のプログラムへ復帰する必要がある。前記ス
タックメモリ４１の各データ領域には前記復帰先のプロ
グラムカウント値が格納されている。また、メインメモ
リバンクのメインプログラムからサブメモリバンクのサ
ブルーチンへ移動した後に元に復帰する場合の復帰先の
プログラムカウント値も格納される。したがって、割込
み処理中に更に別の割込み処理が発生した場合にはスタ
ックメモリ４１に多数のプログラムカウント値が同時に
格納される。したがって、後から格納したデータは必ず
先に読み出しする必要があるので、データの入出力制御
は後入、先出制御である。そして、ＣＰＵ２１内にはス
タックメモリ４１の次に読出し書込みするデータ領域番
号、すなわちデータ格納数を示すスタックポインタを記
憶するスタックポインタ用レジスタ４２が形成されてい
る。

さらに、データバス２３には、前記ＣＰＵ２１のスタッ
クポインタ用レジスタ４２に記憶されたスタックポイン
タを記憶する２個の８ビツトレジスタからなる第１のレ
ジスタ４３．予めスタックポインタの限界値を記憶する
２個の８ビツトレジスタからなる第２のレジスタ４４．
ＣＰＵ２１からデータバス２３上へ送出された命令を解
読して、第１のレジスタ４３ヘラッチ指令信号を送出す
るとともに比較器４５へ比較指令信号を送出する命令デ
コーダ回路４６が接続されている。

前記比較器４５は第１のレジスタ４３から出力されたス
タックポインタを示す１６ビツトデータと第２のレジス
タ４４から出力された限界値を示す１６ビツトデータを
同時に比較し、スタックポインタが限界値を越えたとき
ＣＰＵ２１へ警報信号としての割込み禁止信号を送出す
る。

このように構成されたＣＰＵのメモリ拡張回路の動作説
明を行なう。

先ず、割込み制御回路２７に接続された各周辺装置から
第１の割込み要求信号ＩＮＴＥが該当割込み制御回路２
７へ入力した場合におけるメモリバンクをサブメモリバ
ンク（ＲＡＭ２５）へ切換える場合の動作を説明する。

すなわち、バンク切換え回路３２において、このバンク
切換え回路３２が接続された割込み制御回路２７の入力
信号ＩＥＩがＨレベルとなり、ＣＰＵ２１からの割込み
許可信号Ｉ　Ｎ　Ｔ−ＡがＬレベルの状態で周辺装置か
らＬレベルの第１の割込み要求信号ＩＮＴＥが入力され
ると、出力信号ＩＥＯはＬレベルとなるので、排他的論
理和ゲート３３が成立して、フリップフロップ３４の入
力端子りがＨレベルになる。同時にオアゲート１０の信
号レベルが変化するので、出力端子ζからＨレベルの出
力信号を送出し、出力端子ＱからＬレベルの出力信号が
送出される。したがって、オアゲート３６より該当サブ
メモリバンク（ＲＡＭ２５）に対してＣ８信号が出力さ
れ、このサブメモリバングがアドレスバス２２およびデ
ータバス２３に接続される。また、割込み復帰命令解読
回路３８からＨレベルの割込み復帰信号ＲＥＴ　Ｉが出
力されるとフリップフロップ３４はクリアされ、該当サ
ブメモリバンクに対するＣ８信号は解除される。その結
果、メモリバンクの選択はメインメモリバンク（ＲＯＭ
２４）へ戻る。

次に、メインメモリバンク（ＲＯＭ２４）又はサブメモ
リバンク（ＲＡＭ２５）に記憶されたプログラムにより
サブメモリバンク（ＲＡＭ２５）へ切換える場合の動作
を説明する。

電源が投入されるとＣＰＵ２１は、メインメモリバンク
（ＲＯＭ２４）に記憶されたプログラムに従って前処理
を実行する。この前処理プログラムに前記第２のレジス
タ４４に限界値を設定する処理が含まれる。すなわち、
第２のレジスタ４のリードライト（Ｒ／Ｗ）信号をＬレ
ベルにしてデータバス２３上に限界値データを出力する
と、この限界値は第２のレジスタ４４ヘラツチされる。

所定の前処理が終了すると、割込み許可信号Ｉ　ＮＴＡ
を出力して割込み解除状態とする。その後、メインメモ
リバンク（ＲＯＭ２４）のメインプログラムの処理を開
始する。このメインプログラムをプログラムカウンタに
従って順次実行していく途中で、割込み処理で要求され
たプログラムに対応する周辺装置、すなわちサブメモリ
バンク（ＲＡＭ２５）の実行すべきプログラムの実行先
頭番地を特定する識別コードを含む割込み処理指令が存
在すると、このメインプログラムの次のプログラムカウ
ント値を内部のスタックポインタ用レジスタ４２のスタ
ックポインタの指定するスタックメモリ４１のデータ領
域へ格納する。同時にデータバス２３ヘスタツクポイン
タ用レジスタ４２のスタックポインタを出力する。命令
デコーダ回路４６はスタックポインタを受領すると、デ
ータをラッチ指令に変換して第１のレジスタ４３へ送出
する。すると第１のレジスタ４３はデータバス２３上の
スタックポインタをラッチする。その後、命令デコーダ
回路４６は比較器４５へ比較指令を送出する。比較器４
５は第１のレジスタ４３から出力されたスタックポイン
タと第２のレジスタ４４から出力された限界値とを比較
して、スタックポインタが限界値を越えているときのみ
、ＣＰＵ２１へ割込み禁止指令を送出する。

ＣＰＵ２１はスタックポインタを出力したのち所定時間
内に割込み禁止信号が入力されなければ、データバス２
３に最下位桁ＤＯを１とし、上位Ｄ１〜Ｄ７の７桁を前
記識別コードとするデータを出力する。すると、このデ
ータは割込み制御回路２７のデータラッチ回路２８ヘラ
ツチされる。

このデータラッチ回路２８にラッチされた８桁のデータ
ビットのうち上位７桁の識別コードデータは入力ゲート
回路２９へ入力される。また、最下位桁の１　（Ｈレベ
ル）のビット信号は受領端子としてのノアゲート３０へ
入力される。したがって、ＣＰＵ２１からＬレベルの割
込み許可信号Ｉ　ＮＴＡが送出され、この割込み制御回
路２７より上位方向に存在する他の周辺装置に対応する
割込み処理を実行中でないことを示すＨレベルの入力信
号ＩＥＩが存在すれば、この割込み制御回路２７に接続
されたバンク切換え回路３２によって、メモリバンクが
該当サブメモリバンクへ切換えられる。

一方、ＣＰＵ２１は割込み制御回路２７からデータバス
２３上に出力された識別コードから既に切換えられたメ
モリバンク（ＲＡＭ２５）　上のプログラム実行開始先
頭番地（アドレス）を特定できる。しかして、ＣＰＵ２
１はメインプログラムで指定されたサブメモリバンクの
プログラムを割込み処理にて実行する。サブメモリバン
クの一つのプログラムの最終番地に例えばメインメモリ
バンクへの割込み復帰命令を書込むと割込み復帰命令解
読回路３８が動作して、バンク切換え回路３２が元に復
帰して、元のメインバンクメモリ（ＲＯＭ２４）へ切換
る。ＣＰＵ２１はスタックポインタ用レジスタ４２のス
タックポインタの指定するスタックメモリ４１のプログ
ラムカウント値にてメインプログラムの復帰位置を把握
する。

このように構成されたＣＰＵのメモリ拡張回路であれば
、各周辺装置から第１の割込み要求信号ＩＮＴＥの入力
によってメモリバンクを切換えできるとともに、プロゲ
ララムによりメモリバンクを切換えることも可能である
。

また、一つの割込み処理を実施期間中に更に別の割込み
処理を実施することも可能である。そして、この場合、
ＣＰＵ２１に対して割込み要求が生じると、ＣＰＵ２１
はその都度スタックメリ４１のスタックポインタを送出
して、第１のレジスタ４３ヘラツチさせる。そして、こ
のスタックポインタが限界値を越えると割込み禁止信号
が入力するので、該当割込み処理の実行をせずに、現在
の割込み処理を継続実行して終了させる。そして、終了
して元のプログラムへ復帰するとスタックポインタが１
だけ減少するので、次に割込み要求が発生した場合はそ
の割込み処理を実行可能になる。したがって、スタック
メモリ４１がオーバーフローすることはない。その結果
、マイクロコンピュータ全体の信頼性を向上できる。

［発明の効果］以上説明したように本発明によれば、各周辺装置からの
割込み要求信号にてメモリバンクを指定メモリバンクに
切換えられるとともに、プログラムによりＣＰＵ自体が
任意にメモリバンクを切換えることができ、さらに、ス
タックメモリのオーバーフロー現象を防止でき、各メモ
リバンクを有効に使用できるとともにマイクロコンピュ
ータ全体の信頼性を向上できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるＣＰＵのメモリ拡張
回路を示すブロック図、第２図は同実施例の割込み制御
回路を示すブロック図、第３図は従来のＣＰＵのメモリ
拡張回路を示すブロック図、第４図は同従来回路におけ
る割込み制御回路を示すブロック図である。２１・・・ＣＰＵ、２２・・・アドレスバス、２３・・
・データバス、２４・・・ＲＯＭ　（メインメモリバン
ク）、２５・・・ＲＡＭ　（サブメモリバンク）、２７
・・・割込み制御回路、２８・・・データラッチ回路、
２９・・・入力ゲート回路、３０・・・ノアゲート（受
領端子）、３２・・・バンク切換え回路、３４・・・フ
リップフロ・ノブ、３８・・・割込み復帰命令解読回路
、４１・・・スタックメモリ、４２・・・スタックポイ
ンタ用レジスタ、４３・・・第１のレジスタ、４４・・
・第２のレジスタ、４５・・・比較器、４６・・・命令
デコーダ回路、ＩＮＴＥ・・・第１の割込み要求信号、
ＩＮＴ・・・第２の割込み要求信号、Ｉ　ＮＴＡ・・・
割込み許可信号。

Claims

【特許請求の範囲】ＣＰＵ（２１）と；メインメモリバンク（２４）と；該
メインメモリバンクと同一アドレス上に設けられた少な
くとも１個のサブメモリバンク（２５）と；該サブメモ
リバンクに対応して備えられ、外部からの第１の割込み
要求信号の受領端子を備え、該第１の割込み要求信号を
受領して該ＣＰＵに対して第２の割込み要求信号を出力
するとともに該ＣＰＵからの割込み許可信号に応動して
、データバスに該第１の割込み要求信号によって要求さ
れたプログラムの実行先頭番地を指定する識別コード信
号を入力ゲート回路を介して乗せる該サブメモリバンク
に対応した数の割込み制御回路（２７）と；該識別コー
ド信号を該データバスに乗せると同時に該割込み制御回
路によってメモリバンクを該割込み制御回路に対応する
サブメモリバンクに切り換えるバンク切換え回路（３２
）とを備えたＣＰＵのメモリ拡張回路において：該メインメモリバンク又はサブメモリバンク内に記憶さ
れた実行中のプログラムから発行されて該データバスに
乗せられたサブメモリバンクを切り換えるためのデータ
をラッチするために該サブメモリバンクに対応して備え
られたデータラッチ回路（２８）と；該データラッチ回
路にラッチされたデータの特定ビットを割込み要求信号
として該受領端子に入力するとともに、該ラッチされた
データの他のビットを識別コード信号として該入力ゲー
ト回路に入力するデータ分配回路（２８、２９、３０）
と；該ＣＰＵ内のスタックメモリの格納データ数を記憶
するスタックポインタ用レジスタと同じ値を記憶する第
１のレジスタ（４３）と；予め定められた限界値を記憶
する第２のレジスタ（４４）と；該第１及び第２のレジ
スタの記憶値を比較して該第１のレジスタの記憶値が前
記限界値を越えた場合に警報信号を該ＣＰＵへ出力する
比較器（４５）とを備え、任意のプログラムによってメ
インメモリバンクの容量を該サブメモリバンクの容量だ
け拡張可能とするとともに、スタックメモリのオーバー
フローを阻止するようにしたことを特徴とするＣＰＵの
メモリ拡張回路。