JPS6336339A

JPS6336339A - Ｃｐｕのメモリ拡張回路

Info

Publication number: JPS6336339A
Application number: JP17772086A
Authority: JP
Inventors: Hiroshi Takano; 宏高野
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1986-07-30
Filing date: 1986-07-30
Publication date: 1988-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野〕本発明は同一アドレス上にメインメモリバンクとサブメ
モリバンクとを設け、外部からの割込み要求信号および
内部プログラムの要求に応動してメモリバンクを切換え
使用するようにしたＣＰＵのメモリ拡張回路に関する。

［従来の技術］近年マイクロコンピュータが組込まれた電気。

機械製品が多くなり、その応用範囲の広さには驚くべき
ものがある。また、そのマイクロコンピュータに組込ま
れているプログラムの種類は、固定式で変更不可能な比
較的小さいものから、目的用途によってプログラムを外
部からメモリに書込み（ロード）した後にそのプログラ
ムを実行する比較的大きなものがある。このように、多
種類のプログラムを必要に応じて選択して実行メモリに
ロードするにはそのロード処理に多くの時間が消費され
る。また、複数種類のプログラムをメモリに常時記憶さ
せておくことは、メモリ容量を増加するとともにマイク
ロコンピュータのＣＰＵ　（中央処理装置）が指定でき
るアドレス領域を増大する必要がある。

このような事態を回避するために同一アドレス上に重復
し、て設けられた複数のメモリバンクに各プログラムを
記憶し、必要に応じてメモリバンクを切換えてアドレス
バスおよびデータバスに接続することによって、実質的
にＣＰＵが指定できるメモリを拡張するようにしたＣＰ
Ｕのメモリ拡張回路が採用されている。

このようなＣＰＵのメモリ拡張回路における各メモリバ
ンクの切換え手段として、外部からメモリバンクを指定
した切換え信号でもって、必要とするメモリバンクをア
ドレスバスおよびデーツノ１ズスに切換え接続する手段
が考えられている。しかし、この方法であれば、一つの
処理を実行期間中にこの処理よりも短い他のプログラム
による処理を割込み実行させることが不可能であり、多
重割込みを必要とするシステムに採用することは不向き
である。

このような不都合を解消するために、各メモリバンクに
対して専用の割込み制御回路を設け、一つの周辺装置か
ら該当する割込み制御回路へ割込み要求信号が入力され
ると、各割込み要求信号に対応する割込み処理用のサブ
ルーチンの要求アドレス（識別コード）をデータバス上
に出力し、ＣＰＵから割込み許可信号が送出されると、
割込み要求信号を出力した装置が指定する識別コードを
読込みこの識別コードからバンク切換え信号を出力して
、目標メモリバンクに切換えるようにしたＣＰＵのメモ
リ拡張回路が考えられている。

このようなＣＰＵのメモリ拡張回路は例えば第６図のよ
うに構成されている。すなわち、ＣＰＵ１にアドレスバ
ス２およびデータバス３を介してメインメモリバンクを
構成するＲＯＭ４とサブメモリバンクを構成する複数の
ＲＡＭ５が接続され、ＲＯＭ４又はＲＡＭ５のメモリバ
ンク切換えはアドレスバス２に接続されたバンク切換え
回路６のＣＳ（チップセレクト）信号にて行われる。ま
た、データバス３には各周辺装置からの割込み要求信号
ＩＮＴＥが入力される複数の割込み制御回路７が接続さ
れており、各割込み制御回路７にはＣＰＵＩからの割込
み許可信号Ｉ　ＮＴＡが入力され、各割込み制御回路７
からＣＰＵＩへ割込み要求信号ＩＮＴが送出される。ま
た、各割込み制御回路７相互間は各周辺装置からの割込
み要求信号が同時に発生した場合に各割込み要求信号Ｉ
ＮＴＥの優先順位を付けるために入出力信号ＩＥＩ、Ｉ
ＥＯで接続されている。

各割込み制御回路７は第７図のように構成されている。

図中８はデータバス３上に周辺装置に対応する識別コー
ド（ベクタ）を出力するための入力ゲート回路であり、
端子Ｄ１以外の各端子は接地されている。自分より上位
の割込み制御回路７から出力された入力信号ＩＥＩはイ
ンバータ９およびオアゲート１０を介して入力ゲート回
路８の出力禁止端子ＩＨへ入力されるとともに、アンド
ゲート１１の一方の入力端子へ入力される。また、入力
信号ＩＥＩは前記インバータ９で反転されてオアゲート
１２の一方の入力端子へ入力される。

さらに、入力信号ＩＥＩとアンドゲート１１から自分よ
り下位の割込み制御回路７へ出力される出力信１号ＩＥ
Ｏとは排他的論理和ゲート１３へ入力される。この排他
的論理和ゲート１３の出力信号は前記オアゲート１０へ
入力される。

さらに、周辺装置からの割込み要求信号ＩＮＴＥはオア
ゲート１０．アンドゲート１１゜オアゲート１２へ入力
される。オアゲート１２の出力信号は割込み要求信号Ｉ
ＮＴとしてＣＰＵＩへ人力される。また、ＣＰＵＩから
の割込み許可信号Ｉ　ＮＴＡは直接オアゲート１０へ入
力される。

このようなＣＰＵのメモリ拡張回路において、ＣＰＵ　
１からＬレベルの割込み許可信号Ｉ　ＮＴＡが入力され
、かつ上位の割込み制御回路７からのＨレベルの入力信
号ＩＥＩが入力されている状態においてのみ、この割込
み制御回路７に対応する周辺装置からのＬレベルの割込
み要求信号ＩＮＴＥが入力すると、入力ゲート回路８の
出力禁止状態が解除され、前記周辺装置に対応する［　
００００００１０］の識別コードがデータバス３上へ出
力される。同時にオアゲート１２が成立して、ＣＰＵＩ
へＬレベルの割込み要求信号ＩＮＴが送出される。また
、アンドゲート１１の成立が解除され、自分より下位の
割込み制御回路７へＬレベルの出力信号ＩＥＯを送出す
る。したがって、自分より下位の割込み制御回路７の入
力信号ＩＥＩがＨレベルになることはない。

ＣＰＵＩの割込み入力端子ＩＮＴへＬレベルの割込み要
求信号ＩＮＴが送出されると、バンク切換え回路６が前
記識別コードに対応するメモリバンクを指定するＣ８信
号を送出する。しかして、指定されたメモリバンク（Ｒ
ＯＭ４又はＲＡＭ　５　’）がアドレスバス２およびデ
ータバス３に接続される。

［発明が解決しようとする問題点］しかしながら上記のように構成されたＣＰＵのメモリ拡
張回路においても次のような問題があった。すなわち、
上記のような回路であれば、ＣＰＵＩに対する割込み要
求信号ＩＮＴは各別込み制御回路７に接続された周辺装
置からの割込み要求信号ＩＮＴＥにのみ応動して出力さ
れるので、割込み要求信号ＩＮＴＥが入力されていない
期間中においては、メモリバンクが切換えられることは
ない。したがって、その期間中はメインメモリバンク（
ＲＯＭ４）に記憶されたプログラムしか実行できないこ
とになる。

その結果、メインメモリバンク又はサブバンクメモリに
記憶されたプログラムでもって特定のサブメモリバンク
に記憶されたサブルーチン等を読出すことも不可能であ
り、より効率的に各メモリバンクを活用することができ
ない問題があった。

本発明は上記事情に鑑みてなされたものであり、その目
的とするところは、各周辺装置からの割込み要求信号に
てメモリバンクを指定メモリバンクに切換えられるとと
もに、プログラムによりＣＰＵ自体が任意にメモリバン
クを切換えることができ、各メモリバンクを有効に使用
できるＣＰＵのメモリ拡張回路を提供することにある。

［問題点を解決するための手段］本発明のＣＰＵのメモリ拡張回路は、外部から受領端子
に第１の割込み要求信号が入力されるとＣＰＵに対して
第２の割込み要求信号を出力するとともにＣＰＵからの
割込み許可信号に応動してデータバスに第１の割込み要
求信号によって要求されたプログラムの実行先頭番地を
指定する識別コード信号を入力ゲート回路を介して乗せ
る割込み制御回路を各サブバンクメモリに対応して設け
、この識別コード信号をデータバスに乗せると同時に割
込み制御回路によってメモリバンクを該当割込み制御回
路に対応するサブメモリバンクに切り換えるバンク切換
え回路を備え、さらに、メインメモリバンク又はサブメモリバンク内に
記憶された実行中のプログラムから発行されてデータバ
スに乗せられたサブメモリバンクを切り換えるためのデ
ータをラッチするためにサブメモリバンクに対応するデ
ータラッチ回路と、このデータラッチ回路にラッチされ
たデータの特定ビットを割込み要求信号として前記割込
み制御端子の受領端子に入力するとともに、ラッチされ
たデータの他のビットを識別コード信号として入力ゲー
ト回路に入力するデータ分配回路とを備えることによっ
て、任意のプログラムによってメインメモリバンクの容
量をサブメモリバンクの容量だけ拡張可能にしている。

［作用］このように構成されたＣＰＵのメモリ拡張回路において
、例えば外部から一つの割込み制御回路の受領端子へ第
１の割込み要求信号が入力されると、この割込み制御回
路はＣＰＵに対して第２の割込み要求信号を出力し、Ｃ
ＰＵからの割込み許可信号が人力されると、データバス
に第１の割込み要求信号に対応する識別コードをデータ
バスへ出力する。同時にバンク切換え回路によってメモ
リバンクが該当割込み制御回路に対応してたサブメモリ
バンクに切換えられる。

また、実行中のプログラムにて出力されたサブメモリバ
ンクを切換えるためのデータはデータバスを介してデー
タラッチ回路ヘラッチされる。そしてこのデータに含ま
れる特定ビットが割込み制御回路の受領端子へ人力され
る。そして、データの他のビットは識別コード信号とし
て入力ゲート回路を介してデータバス上へ乗せられる。

したがって、この状態においては、割込み制御回路の受
領端子には第１の割込み要求信号が入力したのと同じ状
態になり、前述のバンク切換え回路が動作してメモリバ
ンクを前記プログラムが指定するサブメモリバンクへ切
換る。

このように、外部からの割込み要求信号のみならず、内
部プログラムの要求によってメモリバンクを任意に切換
えできる。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のＣＰＵのメモリ拡張回路を示すブロッ
ク図である。ＣＰＵ２１にアドレスバス２２およびデー
タバス２３を介してメインメモリバンクを構成するＲＯ
Ｍ２４とサブバンクメモリを構成する複数のＲＡＭ２５
が接続され、メインメモリバンクとしてのＲＯＭ２４は
アドレスバス２２に接続されたアドレスラッチ回路２６
のＣ８１（チップセレクト）信号にてアドレスバス２２
およびデータバス２３へ接続される。また、データバス
２３には各周辺装置からの第１の割込み要求信号ＩＮＴ
Ｅが入力される複数の割込み制御回路２７が接続されて
いる。各割込み制御回路２７にはＣＰＵ２１からの割込
み許可信号Ｉ　ＮＴＡが入力され、各割込み制御回路２
７からＣＰＵ２１゜へ第２の割込み要求信号ＩＮＴが送
出される。また、各割込み制御回路２７相互間は各周辺
装置からの第１の割込み要求信号ＩＮＴＥが同時に発生
した場合に各割込み要求信号ＩＮＴＥの優先順位を付け
るために入出力信号ＩＥＩ、ＩＥＯで接続されている。

各割込み制御回路２７は例えば第２図に示すように構成
されている。なお、第７図に示した従来の割込み制御回
路７と同一部分には同一符号が付しである。すなわち、
データバス２３にメモリバンクを切換えるためのデータ
をラッチするためのデータラッチ回路２８およびデータ
バス２３へ識別コードを送出する入力ゲート回路２９が
接続されている。データラッチ回路２８のＤ１〜Ｄ７ま
での各出力端子は入力ゲート回路２９のＤ１〜Ｄ７の各
入力端子に接続されている。すなわち、このデータラッ
チ回路２８にてラッチされたデータのうち出力端子ＤＯ
における特定ビット信号以外の出力端子Ｄ１〜Ｄ７のビ
ット信号は識別コード信号として入力ゲート回路２９へ
入力される。

データラッチ回路２８の出力端子ＤＯから出力される特
定ビット信号はノアゲート３０の一方の入力端子へ入力
されている。このノアゲート３０の他方の入力端子には
インバータ３１にてレベル反転された第１の割込み要求
信号ＩＮＴＥが入力される。そして、ノアゲート３０の
出力信号はオアゲート１０へ入力される。したがって、
ノアゲート３０は特定のビット信号および周辺装置から
の第１の割込み要求信号ＩＮＴＥを受領する受領端子を
構成する。

前記入力ゲート回路２９は、オアゲート１０のＬレベル
の出力信号により出力禁止状態が解除されると、入力端
子ＤＯ〜Ｄ７のビットデータ（識別コード）をデータバ
ス２３へ乗せる。なお、入力端子ＤＯは接地されている
ので、データバス２３へ乗せられたデータは常に偶数値
である。なお、各出力端子Ｄｏ−Ｄ７と入力端子ＤＯ−
Ｄ７およびノアゲート３０はデータ分配回路を構成する
。

なお、オアゲート１０の出力信号は入力ゲート回路２９
へ入力されるとともに後述するバンク切換え回路３２へ
入力される。

第１図において、各側込み制御回路２７には専用のバン
ク切換え回路３２が接続されている。すなわち、上位の
割込み制御回路２７から出力された入力信号ＩＥＩおよ
び下位の割込み制御回路２７へ送出する出力信号ＩＥＯ
は排他的論理和ゲート３３を介してフリップフロップ３
４の入力端子りへ入力される。このフリップフロップ３
４のクロック端子ＣＫには前記割込み制御回路２７にお
けるオアゲート１０の出力信号が入力される。出力端子
穴の出力信号は２段のオアゲート３５゜３６を介してこ
の割込み制御回路２７に対応するサブメモリバンク（Ｒ
ＡＭ２５）のＣ８信号として、該当サブメモリバンクの
Ｃ８端子へ入力される。オアゲート３５の他方の入力端
子には一つ上位のバンク切換え回路３２のフリップフロ
ップ３４の出力端子Ｑの出力信号が入力され、オアゲー
ト３６の他方の入力端子にはメインメモリバンク（ＲＯ
Ｍ２４）のＣＳ端子へ入力されるＣＳ信号が入力される
。

また、フリップフロップ３４の出力端子Ｑの出力信号は
下位のバンク切換え回路３２のオアゲート３５へ入力さ
れるとともにナントゲート３７の一方の入力端子を介し
てフリップフロップ３４のクリア端子ＣＬへ入力される
。このナントゲート３７には割込復帰命令解読回路３８
からの割込み復帰信号ＲＥＴ　Ｉが入力される。

このように構成されたＣＰＵのメモリ拡張回路の動作説
明を行なう。

先ず、割込み制御回路２７に接続された各周辺装置から
第１の割込み要求信号ＩＮＴＥが該当割込み制御回路２
７へ入力した場合におけるメモリバンクをサブメモリバ
ンク（ＲＡＭ２５）へ切換える場合の動作を説明する。

すなわち、バンク切換え回路３２において、このバンク
切換え回路３２が接続された割込み制御回路２７の入力
信号ＩＥＩがＨレベルとなり、ＣＰＵ２１からの割込み
許可信号Ｉ　ＮＴＡがＬレベルの状態で周辺装置からＬ
レベルの第１の割込み要求信号ＩＮＴＥが入力されると
、出力信号ＩＥＯはＬレベルとなるので、排他的論理和
ゲート３３が成立して、フリップフロップ３４の入力端
子りがＨレベルになる。同時にオアゲート１０の信号レ
ベルが変化するので、出力端子ΦからＨレベルの出力信
号を送出し、出力端子ＱからＬレベルの出力信号が送出
される。したがって、オアゲート３６より該当サブメモ
リバンク（ＲＡＭ２５）に対してＣ８信号が出力され、
このサブメモリバングがアドレスバス２２およびデータ
バス２３に接続される。また、割込み復帰命令解読回路
３８からＨレベルの割込み復帰信号ＲＥＴ　Ｉが出力さ
れるとフリップフロップ３４はクリアされ、該当サブメ
モリバンクに対するＣ８信号は解除される。その結果、
メモリバンクの選択はメインメモリバンク（ＲＯＭ２４
）へ戻る。

次に、メインメモリバンク（ＲＯＭ２４）又はサブメモ
リバンク（ＲＡＭ２５）に記憶されたプログラムにより
サブメモリバンク（ＲＡＭ２５）へ切換える場合の動作
を説明する。

メインメモリバンク（ＲＯＭ２４）および各サブメモリ
バンク（ＲＡＭ２５）には第３図に示すようにアドレス
［１０００１からアドレス［ＤＦＦＦＦ］　までの同一
アドレス領域に各プログラムが分割されて格納されてい
るとする。

ＣＰＵ２１は特定のマシンサイクルにおいて、常に割込
み入力端子ＩＮＴの状態を監視している。

しかし、電源投入時やリセット操作直後においては、割
込みが禁止されているので、プログラムにより割込み許
可信号Ｉ　ＮＴＡを出力する必要がある。すなわち、第
４図の流れ図に示すように、電源が投入されるとメイン
メモリバンク（ＲＯＭ２４）に記憶されたプログラムに
従って前処理を実行する。次に前述した割込み許可信号
ＩＮＴＡを出力して割込み解除状態とする。その後、メ
インメモリバンク（ＲＯＭ２４）のメインプログラムの
処理を開始する。このメインプログラムをプログラムカ
ウンタに従って順次実行していく途中で、割込み処理で
要求されたプログラムに対応する周辺装置、すなわちサ
ブメモリノくンク（ＲＡＭ２５）の実行すべきプログラ
ムの実行先頭番地を特定する識別コードを含む割込み処
理指令が存在すると、データバス２３に最下位桁Ｄｏを
１とし、上位Ｄ１〜Ｄ７の７桁を前記識別コードとする
データを出力する。すると、このデータは割込み制御回
路２７のデータラッチ回路２８ヘラ・ソチされる。この
データラッチ回路２８にう・ソチされた８桁のデータビ
ットのうち上位７桁の識別コードデータは入力ゲート回
路２９へ入力される。また、を下位桁の１　（Ｈレベル
）のと・ソト信号は受領端子としてのノアゲート３０へ
入力される。したがって、ＣＰＵ２１からＬレベルの割
込み許可信号Ｉ　ＮＴＡが送出され、この割込み制御回
路２７より上位方向に存在する他の周辺装置に対応する
割込み処理を実行中でないことを示すＨレベルの入力信
号ＩＥＩが存在すれば、この割込み制御回路２７に接続
されたバンク切換え回路３２によって、メモリバンクが
該当サブメモリノ（ンクヘ切換えられる。

一方、ＣＰＵ２１は割込み制御回路２７からデータバス
２３上に出力された識別コードから既に切換られたメモ
リバンク（ＲＡＭ２５）上のプログラム実行開始先頭番
地（アドレス）を特定できる。しかして、ＣＰＵ２１は
第５図に示すようにメインプログラムで指定されたサブ
メモリバンクのプログラムを割込み処理にて実行する。

サブメモリバンクの一つのプログラムの最終番地には例
えばメインメモリバンク上の復帰位置を指定する指定コ
ードを含む割込み復帰命令を書込むと割込み復帰命令解
読回路３８が動作して、バンク切換え回路３２が元に復
帰して、元のメインバンクメモリ（ＲＯＭ２４）へ切換
る。ＣＰＵ２１は割込み制御回路２７から出力された識
別コードでもってメインメモリバンク（ＲＯＭ２４）上
のプログラム実行開始番地を把握できる。

また、周辺装置から第１の割込み要求信号ＩＮＴＥが入
力されることが予想されると、予め識別コードを出力し
た状態で該当周辺装置からの第１の割込み要求信号Ｉ　
ＮＴＥの入力を待てばよい。したがって、一つの周辺装
置からの第１の割込み要求信号ＩＮＴＥ対して割込み処
理を実施する順序に関連して複数種類の識別コードを設
定することが可能である。すなわち、１種類の周辺装置
からの第１の割込み要求信号ＩＮＴＥに対してサブメモ
リバンク（ＲＡＭ２５）における複数種類の割込みサブ
ルーチン処理を実行させることが可能である。

また、メインメモリバンク（ＲＯＭ２４）とサブメモリ
バンク（ＲＡＭ２５）との間のバンク切換えのみならず
、サブバンクメモリ（ＲＡＭ２５）間におけるバンク切
換えも可能である。

また、プログラムの優先順位も変更できる。例えば、メ
モリバンクＡにプログラムａ１が格納され、メモリバン
クＢにプログラムｂ１が格納されていた場合、プログラ
ムａ１を実行中は優先順位の関係からプログラムｂ１を
割込み実行できないが、メモリバンクＡ、Ｂ両方にプロ
グラムａｌ。

ｂｌを格納すると、メモリバンクＡを指定中にｂｌを実
行させ、メモリバンクＢを指定中にプログラムａ１を実
行すれば、プログラムａ１の実行中にプログラムｂ１を
割込み実行できる。したがって、プログラムを比較的簡
単に追加変更できる。

［発明の効果］以上説明したように本発明によれば、各周辺装置からの
割込み要求信号にてメモリバンクを指定メモリバンクに
切換えられるとともに、プログラムによりＣＰＵ自体が
任意にメモリバンクを切換えることができ、各メモリバ
ンクを有効に使用でき、結果的にＣＰＵが指定できるア
ドレス領域を拡張できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるＣＰＵのメモリ拡張
回路を示すブロック図、第２図は同実施例の割込み制御
回路を示すブロック図、第３図は同実施例の各メモリバ
ンクに記憶されたプログラムを示す図、第４図および第
５図は同実施例のＣＰＵの動作を示す流れ図、第６図は
従来のＣＰＵのメモリ拡張回路を示すブロック図、第７
図は同従来回路における割込み制御回路を示すブロック
図である。２１・・・ＣＰＵ、２２・・・アドレスバス、２３・・
・データバス、２４・・・ＲＯＭ　（メインメモリバン
ク）、２５・・・ＲＡＭ　（サブメモリバンク）、２７
・・・割込み制御回路、２８・・・データラッチ回路、
２９・・・入力ゲート回路、３０・・・ノアゲート（受
領端子）、３２・・・バンク切換え回路、３４・・・フ
リップフロップ、３８・・・割込み復帰命令解読回路、
ＩＮＴＥ・・・第１の割込み要求信号、ＩＮＴ・・・第
２の割込み要求信号、Ｉ　ＮＴＡ・・・割込み許可信号
。出願人代理人　弁理士　鈴江武彦第３図第４図

Claims

【特許請求の範囲】ＣＰＵ（２１）と；メインメモリバンク（２４）と；該
メインメモリバンクと同一アドレス上に設けられた少な
くとも１個のサブメモリバンク（２５）と；該サブメモ
リバンクに対応して備えられ、外部からの第１の割込み
要求信号の受領端子を備え、該第１の割込み要求信号を
受領して該ＣＰＵに対して第２の割込み要求信号を出力
するとともに該ＣＰＵからの割込み許可信号に応動して
、データバスに該第１の割込み要求信号によって要求さ
れたプログラムの実行先頭番地を指定する識別コード信
号を入力ゲート回路を介して乗せる該サブメモリバンク
に対応した数の割込み制御回路（２７）と；該識別コー
ド信号を該データバスに乗せると同時に該割込み制御回
路によってメモリバンクを該割込み制御回路に対応する
サブメモリバンクに切り換えるバンク切換え回路（３２
）とを備えたＣＰＵのメモリ拡張回路において：該メインメモリバンク又はサブメモリバンク内に記憶さ
れた実行中のプログラムから発行されて該データバスに
乗せられたサブメモリバンクを切り換えるためのデータ
をラッチするために該サブメモリバンクに対応して備え
られたデータラッチ回路（２８）と；該データラッチ回
路にラッチされたデータの特定ビットを割込み要求信号
として該受領端子に入力するとともに、該ラッチされた
データの他のビットを識別コード信号として該入力ゲー
ト回路に入力するデータ分配回路（２８、２９、３０）
とを備え、任意のプログラムによってメインメモリバン
クの容量を該サブメモリバンクの容量だけ拡張可能にし
たことを特徴とするＣＰＵのメモリ拡張回路。