JPH04115337A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04115337A JPH04115337A JP23647190A JP23647190A JPH04115337A JP H04115337 A JPH04115337 A JP H04115337A JP 23647190 A JP23647190 A JP 23647190A JP 23647190 A JP23647190 A JP 23647190A JP H04115337 A JPH04115337 A JP H04115337A
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- JP
- Japan
- Prior art keywords
- memory
- program
- memory area
- data
- memories
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000015654 memory Effects 0.000 claims abstract description 105
- 230000006870 function Effects 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 238000004092 self-diagnosis Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関し、もつと詳しくは、メ
モリ容量を簡易に増大することができる半導体集積回路
に関する。
モリ容量を簡易に増大することができる半導体集積回路
に関する。
従来の技術
第７図は、従来からのたとえば６４にバイトのメモリ容
量を有するメモリ１を示す図である。中央処理回路ＣＰ
Ｕを用いた装置において、リードオンリメモリＲＯＭお
よびランダムアクセスメモリＲＡＭの中央処理回路によ
るアクセス可能なメモリ領域を分割して用いられる。リ
ードオンリメモリは、そのストア内容が不変の固定領域
であり、これに対して、ランダムアクセスメモリでは、
実使用時にロードされるオペレーションシステムＯ８の
ため、メインプログラムのため、および演算処理結果で
あるデータをストアするためなどに用いられる。中央処
理回路はこのような各メモリ１のメモリ容量に応じて、
その機能の制約を受けて、各メモリ領域が用いられる。
量を有するメモリ１を示す図である。中央処理回路ＣＰ
Ｕを用いた装置において、リードオンリメモリＲＯＭお
よびランダムアクセスメモリＲＡＭの中央処理回路によ
るアクセス可能なメモリ領域を分割して用いられる。リ
ードオンリメモリは、そのストア内容が不変の固定領域
であり、これに対して、ランダムアクセスメモリでは、
実使用時にロードされるオペレーションシステムＯ８の
ため、メインプログラムのため、および演算処理結果で
あるデータをストアするためなどに用いられる。中央処
理回路はこのような各メモリ１のメモリ容量に応じて、
その機能の制約を受けて、各メモリ領域が用いられる。
たとえば第７図において、アドレス０ＯＯＯＨ〜ＦＦＦ
ＦＨを有するメモリ領域のうち、自己診断のためのメモ
リ領域１ａと、初期設定のためのメモリ領域１ｂと、オ
ペレーションシステムＯ８およびメインプログラムなど
がストアされるメモリ領域ＩＣとが用いられる。こうし
てメモリ１の各メモリ領域１ａ〜ＩＣの使い分けが行わ
れる。
ＦＨを有するメモリ領域のうち、自己診断のためのメモ
リ領域１ａと、初期設定のためのメモリ領域１ｂと、オ
ペレーションシステムＯ８およびメインプログラムなど
がストアされるメモリ領域ＩＣとが用いられる。こうし
てメモリ１の各メモリ領域１ａ〜ＩＣの使い分けが行わ
れる。
このような中央処理回路を使用する比較的小規模装置に
おいて、メモリ空間の拡張を図るには、さらにメモリ１
を増設するとともに、メモリ管理ユニット（Ｍｅｍｏｒ
ｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ、略称ＭＭＵ ）
を追加して用いる。このメモリ管理ユニットは、異常な
メモリ領域へのアクセスを監視し、また中央処理回路の
アドレス指定信号の論理処理を行って得られる論理アド
レスを作り、また中央処理回路のアドレス指定信号に応
答して電気的構成によって物理アドレスを作るなどして
、アドレス変換を行い、拡張されたメモリ領域を使用す
ることができるようにしている。
おいて、メモリ空間の拡張を図るには、さらにメモリ１
を増設するとともに、メモリ管理ユニット（Ｍｅｍｏｒ
ｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ、略称ＭＭＵ ）
を追加して用いる。このメモリ管理ユニットは、異常な
メモリ領域へのアクセスを監視し、また中央処理回路の
アドレス指定信号の論理処理を行って得られる論理アド
レスを作り、また中央処理回路のアドレス指定信号に応
答して電気的構成によって物理アドレスを作るなどして
、アドレス変換を行い、拡張されたメモリ領域を使用す
ることができるようにしている。
発明が解決しようとする課題
このような先行技術では、メモリ管理ユニットを、メモ
リ空間の拡張のために、用いなければならず、構成が複
雑になる。
リ空間の拡張のために、用いなければならず、構成が複
雑になる。
近年、中央処理回路を応用する製品分野は、工業用から
広く一般家庭で使用される民生機器まで広範囲に拡大し
ている。一般的に、小規模装置に使用される中央処理回
路は、４〜８ビツトのものであり、アクセスすることが
できるメモリ領域は、メモリ管理ユニットを付加しない
とき、８ビツトの中央処理回路では、アドレスバスが１
６ビツトであるものとすると、６４にバイト（−２’Ｊ
が最高である。装置の付加価値を上げるための高機能化
など、使用されるプログラムのメモリ領域は。
広く一般家庭で使用される民生機器まで広範囲に拡大し
ている。一般的に、小規模装置に使用される中央処理回
路は、４〜８ビツトのものであり、アクセスすることが
できるメモリ領域は、メモリ管理ユニットを付加しない
とき、８ビツトの中央処理回路では、アドレスバスが１
６ビツトであるものとすると、６４にバイト（−２’Ｊ
が最高である。装置の付加価値を上げるための高機能化
など、使用されるプログラムのメモリ領域は。
増加の一途となっている。これはオペレーションシステ
ムＯ８の大形化、周辺装置の初期設定ルーチンの増加、
および最近特に要求される自己診断機能のプログラムの
追加に起因している。これらの初期設定ルーチンのプロ
グラム、および自己診断機能のプログラムは、通常、電
源投入直後およびリセット解除直後に、１回だけ実行す
ればよく、常時使用されるプログラムの命令コードをス
トアするメモリ領域および演算処理結果のデータをスト
アするメモリ領域のように、プログラムの実行中に、常
時アクセスされることはない。したがって増加の一途で
ある必要なメモリ領域に対して、メモリ管理ユニットな
どの新たな増設を必要とすることなく、容易にメモリ領
域を確保することが要求されてきている。
ムＯ８の大形化、周辺装置の初期設定ルーチンの増加、
および最近特に要求される自己診断機能のプログラムの
追加に起因している。これらの初期設定ルーチンのプロ
グラム、および自己診断機能のプログラムは、通常、電
源投入直後およびリセット解除直後に、１回だけ実行す
ればよく、常時使用されるプログラムの命令コードをス
トアするメモリ領域および演算処理結果のデータをスト
アするメモリ領域のように、プログラムの実行中に、常
時アクセスされることはない。したがって増加の一途で
ある必要なメモリ領域に対して、メモリ管理ユニットな
どの新たな増設を必要とすることなく、容易にメモリ領
域を確保することが要求されてきている。
本発明の目的は、簡単な構成で、メモリ空間の拡張を実
現することができるようにした半導体集積回路を提供す
ることである。
現することができるようにした半導体集積回路を提供す
ることである。
課題を解決するための手段
本発明は、複数のメモリの少なくとも一部分のメモリ領
域は同一アドレスを有し、 各メモリを切換えて選択する手段と、 前記選択手段によって選択されたメモリのメモリ領域の
読出しまたは書込みを行う処理手段とを含むことを特徴
とする半導体集積回路である。
域は同一アドレスを有し、 各メモリを切換えて選択する手段と、 前記選択手段によって選択されたメモリのメモリ領域の
読出しまたは書込みを行う処理手段とを含むことを特徴
とする半導体集積回路である。
作 用
本発明に従えば、複数の各メモリを切換えて選択する選
択手段の出力に基づいて、メモリのメモリ領域の読出し
または書込みを行うようにし、各メモリの少なくとも一
部分のメモリ領域は、同一アドレスを有しており、した
がってこれらのメモリ領域の１アドレスに多重にデータ
を格納して使分けることができる。したがってたとえば
小規模の装置で使用される４ビツトおよび８ビツトなど
の中央処理回路ＣＰＵを用いた装置を開発する際の大き
な制約であるメモリ容量を、たとえば２倍に増やすこと
が可能となる。メモリは単一の半導体集積回路内に内蔵
されていてもよく、あるいはまた個別的な半導体集積回
路によって実現されていてもよい。
択手段の出力に基づいて、メモリのメモリ領域の読出し
または書込みを行うようにし、各メモリの少なくとも一
部分のメモリ領域は、同一アドレスを有しており、した
がってこれらのメモリ領域の１アドレスに多重にデータ
を格納して使分けることができる。したがってたとえば
小規模の装置で使用される４ビツトおよび８ビツトなど
の中央処理回路ＣＰＵを用いた装置を開発する際の大き
な制約であるメモリ容量を、たとえば２倍に増やすこと
が可能となる。メモリは単一の半導体集積回路内に内蔵
されていてもよく、あるいはまた個別的な半導体集積回
路によって実現されていてもよい。
実施例
第１図は、本発明の一実施例の半導体集積回路２の構成
を示すブロック図である。この半導体集積回路２は、中
央処理回路ＣＰＵ３と、複数のメモリ４．５を有し、こ
れらのメモリ４．５を切換えて選択する選択手段６が備
えられる。
を示すブロック図である。この半導体集積回路２は、中
央処理回路ＣＰＵ３と、複数のメモリ４．５を有し、こ
れらのメモリ４．５を切換えて選択する選択手段６が備
えられる。
第２図は、メモリ４，５の構成を示す図である。
これらのメモリ４，５の少なくとも一部分のメモリ領域
は同一のアドレスを有し、この実施例では各メモリ４．
５の総てのメモリ領域が同一のアドレスを有しており、
このアドレスは０ＯＯＯＨ〜ＦＦＦＦＨであり、各メモ
リ領域を参照符４Ａ。
は同一のアドレスを有し、この実施例では各メモリ４．
５の総てのメモリ領域が同一のアドレスを有しており、
このアドレスは０ＯＯＯＨ〜ＦＦＦＦＨであり、各メモ
リ領域を参照符４Ａ。
’５Ｂで示す、メモリ４のメモリ領域４Ａには、電源投
入時およびリセット解除時に実行される自己診断機能の
プログラムおよび周辺装置の初期設定のプログラムがス
トアされており、これらのプログラムの実行は、上述の
ように電源投入直後およびリセット解除直後に１回だけ
実行される。メモリ領域５Ｂは、本来の動作のためのプ
ログラム実行中、常時読出しおよび書込みが行われるプ
ログラムがストアされており、このようなプログラムと
しては、オペレーションシステムＯ８のプログラムおよ
びメインプログラムなどがあり、さらにこのメモリ領域
５Ｂには、演算処理動作中のデータがストアされる。こ
れらのメモリ領域４Ａおよび５Ｂのアドレスは同一に構
成される。
入時およびリセット解除時に実行される自己診断機能の
プログラムおよび周辺装置の初期設定のプログラムがス
トアされており、これらのプログラムの実行は、上述の
ように電源投入直後およびリセット解除直後に１回だけ
実行される。メモリ領域５Ｂは、本来の動作のためのプ
ログラム実行中、常時読出しおよび書込みが行われるプ
ログラムがストアされており、このようなプログラムと
しては、オペレーションシステムＯ８のプログラムおよ
びメインプログラムなどがあり、さらにこのメモリ領域
５Ｂには、演算処理動作中のデータがストアされる。こ
れらのメモリ領域４Ａおよび５Ｂのアドレスは同一に構
成される。
第３図は選択手段６の１部の具体的な構成を示すブロッ
ク図であり、第４図はその第３図に示される選択手段６
の動作を説明するための波形図である。処理回路３から
は前記メモリ４，５のアドレス指定のために、メモリ４
のメモリ領域４Ａを、電源投入直後またはリセット解除
直後から、アドレス０ＯＯＯＨから順次的に実行を開始
し、アドレスＦＦＦＦＨまで実行したとする。アドレス
００００Ｈアドレス信号は第４図（１）に示されるとお
りであり、また次のアドレス０ＯＯＩＨアドレス信号は
第４図（２）のとおりであり、同様にして、アドレスＦ
ＦＦＦＨのアドレス信号は第４図（３）の波形を有する
。これらの出力はアンドゲート７に与えられ、そのアン
ドゲート７の出力Ａは第４図（４）に示されるとおりで
ある。このアンドゲート７の出力は反転回路８によって
反転され、その反転出力Ｂは第４図（５）に示される波
形を有する。Ｄ形フリップフロップ９のデータ入力端子
りにはアンドゲート７の出力Ａが与えられ、またそのク
ロック入力端子Ｃにはアンドゲート１０の出力Ｄ１が与
えられる。アンドゲート１０には反転回路８の出力Ｂと
フリップフロップ９の出力Ｑが与えられる。フリップフ
ロップ９の出力端子Ｑの波形は第４図（６）に示される
とおりであり、アンドゲート１０の出力Ｄ１は第４図（
７）に示される波形を有し、こうしてフリップフロップ
９の出力端子Ｑからメモリ素子１１にはライン１２を介
してメモリ４．５を選択するための信号が第４図（８）
で示されるようにして導出される。こうしてメモリ４か
らメモリ５が選択され、したがってその後は、メモリ領
域５Ｂがアドレス指定されることになる。
ク図であり、第４図はその第３図に示される選択手段６
の動作を説明するための波形図である。処理回路３から
は前記メモリ４，５のアドレス指定のために、メモリ４
のメモリ領域４Ａを、電源投入直後またはリセット解除
直後から、アドレス０ＯＯＯＨから順次的に実行を開始
し、アドレスＦＦＦＦＨまで実行したとする。アドレス
００００Ｈアドレス信号は第４図（１）に示されるとお
りであり、また次のアドレス０ＯＯＩＨアドレス信号は
第４図（２）のとおりであり、同様にして、アドレスＦ
ＦＦＦＨのアドレス信号は第４図（３）の波形を有する
。これらの出力はアンドゲート７に与えられ、そのアン
ドゲート７の出力Ａは第４図（４）に示されるとおりで
ある。このアンドゲート７の出力は反転回路８によって
反転され、その反転出力Ｂは第４図（５）に示される波
形を有する。Ｄ形フリップフロップ９のデータ入力端子
りにはアンドゲート７の出力Ａが与えられ、またそのク
ロック入力端子Ｃにはアンドゲート１０の出力Ｄ１が与
えられる。アンドゲート１０には反転回路８の出力Ｂと
フリップフロップ９の出力Ｑが与えられる。フリップフ
ロップ９の出力端子Ｑの波形は第４図（６）に示される
とおりであり、アンドゲート１０の出力Ｄ１は第４図（
７）に示される波形を有し、こうしてフリップフロップ
９の出力端子Ｑからメモリ素子１１にはライン１２を介
してメモリ４．５を選択するための信号が第４図（８）
で示されるようにして導出される。こうしてメモリ４か
らメモリ５が選択され、したがってその後は、メモリ領
域５Ｂがアドレス指定されることになる。
第５図は１、本発明の他の実施例のメモリ４のメモリ領
域４Ａを示す図である。メモリ領域４Ａの最後のアドレ
スＦＦＦＦＨには、命令コードＪＵＭＰがストアされて
いる。
域４Ａを示す図である。メモリ領域４Ａの最後のアドレ
スＦＦＦＦＨには、命令コードＪＵＭＰがストアされて
いる。
第５図の構成において、動作中、第６図のステップａ１
からステップａ２に移り、メモリ４のメモリ領域４Ａを
アドレス０ＯＯＡＨから１つずつ順次的に読出して実行
して行く。ステップａ３においてメモリ領域４Ａのアド
レスＦＦＦＦＨを実行したとき、その命令コードがＪＵ
ＭＰであったときには、そのことがステップａ４で判断
され、次のステップａ５では、メモリ５のメモリ領域５
Ｂが最初のアドレス０ＯＯＯＨから順次的にアドレス指
定され、そのメモリ領域５Ｂのストア内容が読出されて
順次的に実行される。
からステップａ２に移り、メモリ４のメモリ領域４Ａを
アドレス０ＯＯＡＨから１つずつ順次的に読出して実行
して行く。ステップａ３においてメモリ領域４Ａのアド
レスＦＦＦＦＨを実行したとき、その命令コードがＪＵ
ＭＰであったときには、そのことがステップａ４で判断
され、次のステップａ５では、メモリ５のメモリ領域５
Ｂが最初のアドレス０ＯＯＯＨから順次的にアドレス指
定され、そのメモリ領域５Ｂのストア内容が読出されて
順次的に実行される。
こうしてメモリ５のメモリ領域５Ｂでは、メインプログ
ラムなどの実使用時にロードされるオペレーションシス
テムのプログラム、メインプログラムおよび演算処理結
果であるデータをストアするためなどに用いられる。
ラムなどの実使用時にロードされるオペレーションシス
テムのプログラム、メインプログラムおよび演算処理結
果であるデータをストアするためなどに用いられる。
発明の効果
以上のように本発明によれば、前述の先行技術に関連し
て述べたメモリ管理ユニットの付加を必要とすることな
く、メモリ空間の拡張を行うことが簡易に可能となる。
て述べたメモリ管理ユニットの付加を必要とすることな
く、メモリ空間の拡張を行うことが簡易に可能となる。
各メモリが個別的に半導体集積回路によって構成されて
いるとき、そのメモリの端子配列を本発明の実施のため
に、変更する必要はなく、本発明では単に、処理手段に
おいて同一アドレスを有するメモリ領域の用途に対応し
たプログラムの分割を行うだけでよい。
いるとき、そのメモリの端子配列を本発明の実施のため
に、変更する必要はなく、本発明では単に、処理手段に
おいて同一アドレスを有するメモリ領域の用途に対応し
たプログラムの分割を行うだけでよい。
第１図は本発明の一実施例の全体のブロック図、第２図
はメモリ素子１１におけるメモリ４．５の構成を示す図
、第３図は選択手段６の具体的な構成を示すブロック図
、第４図は第３図に示される選択手段６の動作を説明す
るための波形図、第５図は他の実施例のメモリ４の１部
を示す図、第６図は第５図に示されるメモリ４を用いて
達成される動作を示すためのフローチャートである。第
７図は先行技術のメモリ１の構成を示す図である。 ２・・・半導体集積回路、３・・中央処理回路、４５・
・・メモリ、４Ａ、５Ｂ・・・メモリ領域、６・・・選
択手段、１１・・・メモリ素子 代理人 弁理士 画数 圭一部 第 ４膳
はメモリ素子１１におけるメモリ４．５の構成を示す図
、第３図は選択手段６の具体的な構成を示すブロック図
、第４図は第３図に示される選択手段６の動作を説明す
るための波形図、第５図は他の実施例のメモリ４の１部
を示す図、第６図は第５図に示されるメモリ４を用いて
達成される動作を示すためのフローチャートである。第
７図は先行技術のメモリ１の構成を示す図である。 ２・・・半導体集積回路、３・・中央処理回路、４５・
・・メモリ、４Ａ、５Ｂ・・・メモリ領域、６・・・選
択手段、１１・・・メモリ素子 代理人 弁理士 画数 圭一部 第 ４膳
Claims (1)
- 【特許請求の範囲】 複数のメモリの少なくとも一部分のメモリ領域は同一ア
ドレスを有し、 各メモリを切換えて選択する手段と、 前記選択手段によって選択されたメモリのメモリ領域の
読出しまたは書込みを行う処理手段とを含むことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23647190A JPH04115337A (ja) | 1990-09-05 | 1990-09-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23647190A JPH04115337A (ja) | 1990-09-05 | 1990-09-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115337A true JPH04115337A (ja) | 1992-04-16 |
Family
ID=17001234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23647190A Pending JPH04115337A (ja) | 1990-09-05 | 1990-09-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115337A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011011075A (ja) * | 2010-09-29 | 2011-01-20 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
| JP2011011073A (ja) * | 2010-09-29 | 2011-01-20 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
| JP2011024992A (ja) * | 2009-06-30 | 2011-02-10 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
| JP2011024994A (ja) * | 2009-06-30 | 2011-02-10 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129439A (ja) * | 1986-11-20 | 1988-06-01 | Toshiba Corp | 外部記憶装置 |
-
1990
- 1990-09-05 JP JP23647190A patent/JPH04115337A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129439A (ja) * | 1986-11-20 | 1988-06-01 | Toshiba Corp | 外部記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011024992A (ja) * | 2009-06-30 | 2011-02-10 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
| JP2011024994A (ja) * | 2009-06-30 | 2011-02-10 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
| JP2011011075A (ja) * | 2010-09-29 | 2011-01-20 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
| JP2011011073A (ja) * | 2010-09-29 | 2011-01-20 | Sanyo Product Co Ltd | スロットマシン及び遊技機 |
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