JP2974071B2 - メモリｉｃ - Google Patents
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はメモリIC、特に2nビット単位（ｎは整数）
でも2mビット単位（ｍはｍ＞ｎの関係を満足する整数）
でもアクセス可能なメモリICの構成に関する。 ［従来の技術］ マイクロコンピュータの発展に伴い、マイクロコンピ
ュータのデータを構成するビット数は４ビットから８ビ
ット、８ビットから16ビットというように拡大されてき
ている。特に従来は８ビットマイクロコンピュータが主
として使われていた民生機器、産業分野においても高性
能化への強い要求から16ビットのマイクロコンピュータ
が数多く使われるようになってきている。通常、マイク
ロコンピュータには、使用目的に応じたユーザ・プログ
ラムを記憶するEPROM（電気的にプログラム可能な読出
専用メモリ）が実装されているが、このEPROMには８ビ
ット構成のものが一般に用いられることが多い。 第12図は従来の８ビットEPROMと16ビットCPUとを用い
たシステム構成の一例を示す図である。第12図におい
て、16ビットCPU（中央処理装置）１と、２個の８ビッ
トEPROM2,3すなわち、偶数番地用EPROM2および奇数番地
用EPROM3とからなるシステムが示される。 CPU1は、15ビットのアドレス信号A0〜A14を出力する
アドレス端子51と、下位８ビットのデータD0〜D7入出力
用端子52と、上位８ビットのデータを入出力するための
入出力端子54と、奇数番地の上位データのアクセスを指
定する信号▲▼を出力するBHE端子53とを有す
る。 偶数番地用EPROM2は、CPU1からの15ビットアドレス信
号A0〜A14のうち14ビットのアドレス信号A1〜A14を受け
るアドレス入力端子61と、CPU1からの最下位アドレス信
号A0を受けるアウトプットイネーブル端子62と、８ビッ
トのデータD0〜D7を出力するデータ出力端子63と、接地
電位に接続されるチップイネーブル端子64とを有する。
EPROM2は、チップイネーブル端子64は接地電位に接続さ
れているため、常に活性状態（動作可能状態）にある。
EPROM2は、アウトプットイネーブル端子62に“L"の信号
が与えられると、アドレス入力端子61に与えられたアド
レスに対応する番地のデータを端子63より出力する。 奇数番地用EPROM3はCPU1からの14ビットのアドレス信
号A1〜A14を受けるアドレス入力端子71と、CPU1からの
奇数番地アクセス指定信号▲▼を受けるアウトプ
ットイネーブル端子72と、アドレス入力端子71に与えら
れたアドレス信号に対応する番地の８ビットデータD0〜
D7を出力するデータ出力端子73と、接地電位に接続され
るチップイネーブル端子74とを有する。EPROM3は、チッ
プイネーブル端子74が接地電位に接続されているので、
常に動作可能状態にあり、また、アウトプットイネーブ
ル端子72に与えられるバイトハイイネーブル信号（奇数
番地アクセス指定信号）▲▼が“L"のとき、アド
レス入力端子72に与えられるアドレス信号A1〜A14が指
定する番地の内容をデータ出力端子73より出力する。 CPU1からの15ビットのアドレス信号A0〜A14は15ビッ
トのアドレスバス４を介して伝達される。EPROM2からの
８ビットデータD0〜D7は、下位の８ビットデータバス５
を介してCPU1の下位データバス入出力端子52へ与えられ
る。EPROM3からの８ビットデータは上位８ビットデータ
バス６を介してCPU1の上位８ビットデータ入出力端子54
へ与えられる。 偶数番地と奇数番地の指定は最下位アドレス信号A0に
より行なわれる。すなわち、アドレス信号A0が“0"
（“L"）のとき偶数番地であり、最下位アドレス信号A0
が“1"（“H"）のとき奇数番地を指定する。 バイトハイイネーブル▲▼信号は“L"のとき奇
数番地へのアクセスを指定し、“H"のとき奇数番地への
アクセスを禁止する。 第13図は第12図に示される従来の、16ビットCPUと８
ビットEPROMとを用いた構成におけるデータ読出時の動
作を示す波形図である。以下、第12図および第13図を参
照して動作について説明する。 大部分の、16ビットデータバスを有するCPUは同一のC
PUサイクルで２つのEPROM2,3に対し連続した偶数番地と
奇数番地を同時にアクセスする能力を有している。今CP
U1がEPROM2,3に対し16ビット単位でアクセスした場合の
動作について説明する。このときまずアドレスバス４上
には偶数のアドレス信号A0〜A14が現われる。すなわち
最下位アドレス信号A0が“L"レベルとなる。次に▲
▼信号が“L"レベルとなり、アドレスバス４上に与え
られたアドレス信号が各EPROM2,3に取り込まれる。最下
位アドレス信号A0は偶数番地用EPROM2のアウトプットイ
ネーブル端子62へ与えられ、一方▲▼信号は奇数
番地用EPROM3のアウトプットイネーブル端子72へ与えら
れる。したがって、両方のEPROM2,3は同時にアウトプッ
トイネーブル状態となり、アドレス信号A1〜A14が指定
する番地のデータを出力する。アドレス信号A1〜A14は
両方のEPROM2,3に共通であることから両方のEPROM2,3が
出力するデータは、偶数番地とそれに続く奇数番地とか
らなる連続した２バイトデータとなる。この偶数番地用
EPROM2からのデータはデータ出力端子63を介して下位の
データバス５上に与えられ、奇数番地用EPROM3からの８
ビットデータはデータ出力端子73から上位データバス６
上に与えられる。CPU1は、この連続した２バイトデータ
をそれぞれ下位データバス5,上位データバス６を介して
受ける。CPU1は処理内容に応じて必要ならば、再び上述
の動作を繰返して、16ビットのデータをEPROM2,3から読
出す。 CPU1がバイト単位（８ビット単位）のデータしか必要
としない場合が処理内容に応じて生じる。この場合アド
レスの最下位信号A0および▲▼信号のいずれか一
方のみをアクティブ（“L"レベル）にしてEPROM2,3へア
クセスする。すなわち、奇数番地用EPROM3にのみアクセ
スする場合には、最下位アドレス信号A0を“1"（“H"）
とし、かつ▲▼信号を“L"とする。このとき、偶
数番地用EPROM2はそのアウトプットイネーブル端子62に
“H"の信号が与えられるため、出力不能状態となる。一
方、奇数番地用EPROM3はそのアウトプットイネーブル端
子72に“L"の信号が与えられるので出力可能状態とな
り、CPU1から与えられるアドレス信号A1〜A14に対応す
る番地の８ビットデータを上位データバス６上に出力す
る。これにより奇数番地からの８ビットデータが読出さ
れることになる。 次に偶数番地用EPROM2にのみアクセスしたい場合に
は、最下位アドレス信号A0を“0"（“L"レベル）としか
つ▲▼信号を“H"とする。これにより奇数番地用
EPROM3は出力不能状態となり、一方、偶数番地用EPROM2
が出力可能状態となり、アドレスバス４を介して与えら
れるアドレス信号A1〜A14に対応する番地の８ビットデ
ータを下位データバス５上に出力する。 いずれの動作においても、すなわち、８ビット単位で
アクセスする場合においても16ビット単位でアクセスす
る場合においても、偶数番地に記憶されるデータは下位
データバス５上に現われ、奇数番地に記憶されたデータ
は上位データバス６上に現われる構成となっている。 上述の８ビットEPROMを２個用いた構成に換えて16ビ
ットEPROMを用いたシステムを構成することも可能であ
る。 第14図は従来の、16ビットEPROMを用いてシステムを
構成した場合のCPUとEPROMとの接続を示す図である。 第14図において、16ビットCPU1は、15ビットのアドレ
ス信号A0ないしA14を出力するアドレス出力端子55と、
下位８ビットのデータD0ないしD7を入出力するためのデ
ータ入出力端子56と、上位の８ビットデータD8〜D15を
入出力するためのデータ入出力端子57と、メモリを活性
化するためのイネーブル信号を出力するイネーブル端
子58と、メモリの書込・読出動作を指定するリード／ラ
イト信号R/を出力する端子59とを有する。 16ビットのEPROM2aは、14ビットのアドレス信号A1〜A
14を受けるアドレス入力端子65と、下位８ビットデータ
D0〜D7を出力するデータ出力端子66と、上位８ビットデ
ータD8〜D15を出力するデータ出力端子67と、CPU1から
のイネーブル信号を受けるチップイネーブル端子68
と、CPU1からのリード／ライト信号R/を反転して受け
るアウトプットイネーブル端子69とを有する。チップイ
ネーブル端子68に“L"の信号が与えられるとEPROM2aは
動作可能状態となり、アウトプットイネーブル端子69に
“L"の信号が与えられると出力可能状態となる。 第15図は第14図に示される16ビットワードのEPROMを
用いた際のデータ読出動作を示す波形図である。以下、
第15図および第16図を参照して従来の16ビットEPROMを
用いた際のデータ読出動作について説明する。 CPU1よりアドレス信号A0〜A14がアドレスバス４上に
導出される。次にCPU1からのイネーブル信号が立上が
り、これによりEPROM2aは動作可能状態となり、アドレ
スバス４上の14ビットのアドレス信号A1〜A14を取り込
み、このアドレス信号に対応した番地のデータを出力す
る。このときリード／ライト信号R/は読出動作のため
“H"であり、アウトプットイネーブル端子69へは“L"の
信号が与えられている。これによりEPROM2aは出力可能
状態となり、アドレス信号A1〜A14に対応する番地のデ
ータがデータバス5,6上に送出される。CPU1はデータバ
ス５上に読出された下位の８ビットデータを下位８ビッ
トデータ入力端子50を介して受ける。一方EPROM2aから
の上位８ビットデータD8〜D15は上位データバス６を介
してCPU1の上位データ入力端子57へ与えられる。このと
き、EPROM2aはアドレス信号A1〜A14に対応した番地の内
容を読出すので、連続した番地の８ビットの偶数番地情
報と８ビットの奇数番地情報が同時に読出されることに
なる。 また、上述のEPROMを用いる構成の他にCPUはデータな
どを記憶するためのランダム・アクセス・メモリを備え
ている。このときランダム・アクセス・メモリの16ビッ
ト構成のものが用いられるが、この場合のランダム・ア
クセス・メモリ（RAM）もそれぞれバイトサイズのデー
タを記憶する偶数番地と奇数番地とを有しており、ワー
ドサイズ（16ビット）のデータは連続する偶数番地と奇
数番地のデータで構成される。このときも、たとえば偶
数番地のデータは下位８ビットデータバスへ出力され、
奇数番地のデータは上位８ビットデータバスへ出力され
る構成となっている。すなわち、第14図のEPROMをRAMに
置換えた構成となっている。 ［発明が解決しようとする問題点］ 第16図は従来の８ビット単位のEPROMや16ビット単位
のEPROMを16ビットデータバスを有するCPUに接続した際
のアドレス番地とデータバスとの関係を示す図である。
第16図から見られるように、８ビット単位のEPROMを用
いた場合でも16ビット単位のEPROMを用いた場合でもア
ドレス信号A1〜A14で番地が指定されるため、Ｎ（Ｎは
偶数）番地とＮ＋１番地が同時にアクセスされる構成と
なっている。すなわち、アドレス信号A1〜A14により、
偶数番地とそれに続く奇数番地が指定されることにな
る。このとき、偶数番地のデータは下位データバス上に
現われ、奇数番地のデータは上位データバス上に現われ
る構成となっている。 通常、CPUはデータやプログラムを記憶するためのレ
ジスタを有しているが、このCPU内のレジスタは、上位
データバスに接続されるレジスタと下位データバスに接
続されるレジスタは固定されている。すなわち、第17図
に示すように、レジスタＢは上位データバスに接続され
これによりメモリの奇数番地と接続され、一方、レジス
タＡは下位のデータバスを介して偶数番地に接続され
る。このような構成では次のような問題が発生する。す
なわち、CPUが処理する内容によっては上位８ビットの
データのみ必要であり、下位８ビットは必要としない場
合がある。すなわち奇数番地からの８ビットデータのみ
を必要とする場合がある。このような場合、CPUは通常
レジスタＡに先にアクセスする構成となっているため、
レジスタＢの内容を読出すためには、一旦、レジスタＡ
へ転送する必要がある。このような場合たとえばレジス
タ交換命令“XCH"が準備されており、レジスタＢの内容
とレジスタＡの内容を交換することが行なわれている。
しかしながら、レジスタＢの内容をレジスタＡへ転送す
る場合、通常の構成では１ビットずつシフトして行なう
構成がとられているため、レジスタ内容の交換を行なう
のに長時間を要することになり、所望の演算処理やデー
タ処理を高速で行なうことができなくなるという問題が
生じる。すなわち、奇数番地の８ビットデータのみを用
いて或る処理を行ないたい場合、この８ビットデータは
常に上位のレジスタＢに記憶されるため、一旦レジスタ
Ａに転送する必要があり、この奇数番地のデータを用い
た処理を高速で行なうことができないという問題が発生
する。 また逆にレジスタＡの内容を奇数番地に書込むことが
できないという問題も生じる。 またさらに、８ビット単位のデータしか扱えないEPRO
Mを２個用いて16ビットEPROMを構成した場合、必ず偶数
番地用と奇数番地用とのEPROMを対にして用いることが
必要となる。この場合、対となるEPROMを間違えたり、
対となるEPROMを実装する場合に実装位置を逆にしたり
すると１対のEPROMが記憶するデータが連続性を保って
いないため、CPUが発生するアドレス信号とその記憶内
容とが対応しなくなり、CPUとメモリとを含むシステム
が正常に動作しなくなるという問題が発生する。これは
通常８ビットのEPROMを用いる場合、プログラムを書込
むには通常８ビットのPROMライタが用いられるためであ
り、この場合EPROMは１個ずつプログラムの書込みが行
なわれることになり、偶数アドレスのプログラム、奇数
アドレスに対応するプログラムをそれぞれ２個のEPROM
に対して振分けてプログラムする必要があるからであ
る。 それゆえこの発明の目的は、上述のような従来のメモ
リICの有する欠点を除去し、2nビット単位でも2mビット
単位（但しｍはｍ＞ｎの整数）でもアクセスすることが
できるとともに、2nビット単位でアクセスする場合に
は、下位の2n個のデータ信号線のみを用いてアクセスす
ることもできるようにしたメモリICを提供することであ
る。 ［問題点を解決するための手段］ この発明に係るICは、最小2nビット単位でアクセス可
能であり、かつ2nビットの下位ビット群と2nビットの上
位ビット群とを含む2mビットの内部データ出力ノードを
有し、かつ複数のメモリセルを有するメモリアレイと、
上位ビット出力端子および下位ビット出力端子を含む2m
ビットのデータ出力端子と、アドレス信号に含まれる特
定のアドレス信号を下位ビット群／上位ビット群指定信
号として受け、該特定のアドレス信号が下位ビット群を
指定しているとき、下位ビット群の内部データ出力ノー
ドを下位ビットデータ出力端子に接続する第１の接続手
段と、アドレス信号と独立に与えられる使用バス幅指定
信号が2nビットを示しかつ特定のアドレス信号が上位ビ
ット群を指定しているときには、上位ビット群の内部デ
ータ出力ノードを下位ビットデータ出力端子に接続する
第２の接続手段と、アドレス信号と独立に与えられるバ
イトハイイネーブル信号が活性状態にありかつ使用バス
幅指定信号が２・2nビットのビット数を示すとき、上位
ビット群の内部データ出力ノードを上位ビットデータ出
力端子に接続する第３の接続手段を備える。上位ビット
群／下位ビット群指定信号として使用される特定のアド
レス信号は、使用バス幅指定信号が指定する使用バス幅
にかかわらず、固定的に予め定められたアドレス信号で
ある。残りのアドレス信号がメモリアレイへアドレス指
定のために与えられ、この残りのアドレス信号に従って
メモリアレイにおいてメモリセルの選択が行なわれる。 ［作用］ 第１の接続手段は、アドレス信号に含まれる下位ビッ
ト群指定信号が活性状態のときに下位ビット群の内部デ
ータ出力ノードを下位ビットデータ出力端子に接続し、
第２の接続手段は、使用バス幅指定信号が2nビットを示
し、かつアドレス信号に含まれる上位ビット群指定信号
が活性状態にあるとき、この上位ビット群の内部データ
出力ノードを下位ビットデータ出力端子に接続し、第３
の接続手段は、上位ビット有効指示信号が活性状態にあ
りかつ使用バス幅指定信号が２・2nビット以上のビット
数を示すときには上位ビット群の内部データ出力ノード
を下位ビットデータ出力端子よりも上位のデータ出力端
子に接続しており、したがって上位ビット群の内部デー
タ出力ノードは使用バス幅指定信号および上位ビット有
効指示信号というアドレス信号と独立に与えられる信号
によりデータ出力端子の上位ビットおよび下位ビットの
一方へ選択的に接続することができ、データのCPUアド
レス空間におけるアドレス割当てを複雑化させることな
く2nビットデータおよび２・2nビットデータをCPUアド
レス空間に効率的に配置することができ、かつCPU内の
上位，下位レジスタの内容の交換を必要とせずに高速処
理を行なうことができるとともに、従来の８ビットCPU
で用いられていたメモリを16ビットCPUでも用いること
ができ、８ビットCPUで用いられていたデータベースを1
6ビットCPUでも用いることができ、また通常、８ビット
EPROMのプログラム書込用に用いられているPROMライタ
を用いてメモリにプログラムを行なうことが可能とな
り、従来技術を用いてそのまま16ビット構成のコンピュ
ータシステムを構成することが可能となる。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照して説
明する。 第１図はこの発明の一実施例であるメモリICの構成を
示す図である。第１図において、メモリIC100は、偶数
番地のデータを記憶する８ビットEPROM9と、奇数番地の
データを記憶する８ビットEPROM10とを有し、16ビッ
ト、８ビットのいずれのデータビット長でもアクセス可
能なEPROMを構成する。 メモリIC100には、偶数番地／奇数番地を指定する最
下位アドレス信号A0とアウトプットイネーブル信号▲
▼に応答して選択的に偶数番地EPROM9の８ビットデー
タ入出力端子63をメモリICの下位８ビットのデータ入出
力端子５（下位データバス）に接続するデコーダ回路15
0と、最下位アドレス信号A0と上位データ活性化信号▲
▼およびモード指定（ビット長指定）信号BYTEと
に応答して奇数番地用EPROM10のデータ入出力端子73を
上位８ビットデータバス（メモリIC100の上位８ビット
データ出力端子）６または下位８ビットデータバス５
（メモリICの下位８ビットデータ出力端子）のいずれか
に選択的に接続するデコーダ回路200とが設けられる。 デコーダ回路150は、最下位アドレス信号A0とアウト
プットイネーブル信号▲▼とに応答してEPROM9のデ
ータを読出す経路と、最下位アドレス信号A0とアウトプ
ットイネーブル信号▲▼とに応答して下位８ビット
データバス５に与えられたデータを偶数番地用EPROM9の
データ入力端子63に書込む経路とを有する。 データ読出経路は、アウトプットイネーブル信号▲
▼を反転して出力するインバータ21と、最下位アドレ
ス信号A0を反転して出力するインバータ22と、インバー
タ21,22出力の否定論理積を出力するNANDゲート23と、N
ANDゲート23出力に応答してオン状態となり、EPROM9の
データ入出力端子63を下位８ビットデータバス５に接続
するデータ読出用トランスファゲート15とから構成され
る。 データ書込経路は、アウトプットイネーブル信号▲
▼とインバータ21出力との否定論理積を出力するNAND
ゲート27と、NANDゲート27出力に応答して選択的にデー
タ入出力端子63を下位８ビットデータバス５に接続する
データ書込用トランスファゲート16とを備える。トラン
スファゲート15,16はともに制御端子に“L"の信号が与
えられたときに導通状態となる。 デコーダ回路200は、EPROM10のデータ入出力端子73を
下位８ビットのデータバス５に接続する経路と、データ
入出力端子73を上位８ビットのデータバス６へ接続する
ための経路とを備える。 下位８ビットデータバス５へ接続するための経路は、
読出経路と書込経路とを備える。下位８ビットデータバ
ス５への読出経路は、最下位アドレス信号A0とインバー
タ21出力とBYTE信号との否定論理積をとるNANDゲート24
と、NANDゲート24出力に応答して導通状態となるデータ
読出用トランスファゲート17とから構成される。データ
書込経路は、最下位アドス信号A0とアウトプットイネー
ブル信号▲▼とBYTE信号との否定論理積をとるNAND
ゲート28と、NANDゲート28出力に応答してオン状態とな
るデータ書込用トランスファゲート18とを備える。トラ
ンスファゲート17,18はその制御入力端子に“L"の信号
が与えられたときオン状態となり、EPROM10のデータ出
力端子73下位８ビットデータバス５に接続する。 上位８ビットデータバス６への接続経路は同様にデー
タ書込経路とデータ読出経路を備える。データ書込経路
は、▲▼信号を反転して出力するインバータ29
と、BYTE信号を反転して出力するインバータ30と、イン
バータ21、29および30出力の否定論理積をとるNANDゲー
ト25と、NANDゲート25出力に応答してオン状態となるデ
ータ読出用トランスファゲート19とから構成される。デ
ータ書込経路は、インバータ29出力とインバータ30出力
とアウトプットイネーブル信号▲▼との否定論理積
をとるNANDゲート31と、NANDゲート31出力に応答してオ
ン状態となるデータ書込用トランスファゲート20とから
構成される。トランスファゲート19,20はともにその制
御入力端子に“L"の信号が与えられるとオン状態とな
り、EPROM10のデータ入出力端子73を上位８ビットデー
タバス６に接続する。上述の構成においてBYTE信号によ
り奇数番地用EPROM10のデータ入出力端子73の接続端子
の切換が行なわれる。 メモリIC100は、アドレスバス４に接続されるアドレ
ス入力端子と、下位８ビットデータバス５に接続される
下位８ビットデータ入出力端子と、チップイネーブル信
号▲▼を受けるチップイネーブル入力端子11と、ア
ウトプットイネーブル信号▲▼を受けるアウトプッ
トイネーブル端子12と、電源電位Vccを受ける電源端子3
3と、プログラム用高圧Vppを受ける高圧端子13と、BYTE
信号を受けるBYTE端子14と、上位８ビットデータバス６
に接続される上位８ビットデータ入力端子と、バイトハ
イイネーブル信号▲▼を受ける端子７とを有す
る。ここで第１図の構成において、データバス5,6およ
びアドレスバス４および信号線７はそれぞれ同様にメモ
リIC100の入出力端子をも示すものとして以下の説明を
行なう。各EPROM9,10は、アドレス入力端子61,71、デー
タ入出力端子63,73、電源端子60a,70a、チップイネーブ
ル端子64,74、アウトプットイネーブル端子62,72、高圧
端子60b,70bをそれぞれ有する。 第２図は第１図に示されるEPROMの動作モードおよび
その各動作モードに対応して各入力端子に与えられる信
号との関係を一覧にした図である。第２図に示されるよ
うにEPROMは読出モードと出力ディスエーブル状態（す
なわちデータ出力端子がフローティング状態にされる状
態）と、EPROMがアクセスされないスタンドバイモード
と、プログラムを書込むプログラムモードと、書込まれ
たプログラムの検証を行なうプログラムベリファイモー
ドと、プログラム禁止モードとを有する。ここでプログ
ラム禁止モードは、プログラム用高圧Vppが与えられて
いてもプログラムを書込むことができない状態を示す。
次に第１図および第２図を参照してこの発明の一実施例
であるメモリICの動作について説明する。まず、BYTE端
子14に“L"レベルの電圧が印加されている場合について
説明する。 EPROM9,10は第12図に示すEPROM2,3と同様の構成を有
している。今、CPU（第１図には示さず）がEPROMすなわ
ちメモリIC100を16ビット単位でアクセスした場合につ
いて説明する。このときアドレスバス４上に現われるア
ドレス信号A0〜A14は偶数のアドレス信号であり、最下
位のアドレス信号A0は“0"（“L"）レベルになる。各EP
ROM9,10のアドレス入力端子61,71にはそれぞれ14ビット
のアドレス信号A1〜A14が印加される。アドレスバス４
上のアドレスが確定すると次にCPUからのバイトハイイ
ネーブル信号▲▼およびチップイネーブル信号▲
▼が活性状態の“L"になる。この▲▼信号お
よび▲▼信号の“L"に応答してアドレスデータバス
４上のアドレス信号がメモリIC100のEPROM9,10に取り込
まれる。EPROMのデータを読出す場合には、▲▼
信号と同期してチップイネーブル端子11に与えられるチ
ップイネーブル信号▲▼および端子12に与えられる
アウトプットイネーブル信号▲▼はともに“L"レベ
ルになる。このとき、アウトプットイネーブル信号▲
▼は“L"レベルにあるため、インバータ21出力は“H"
となる。一方、最下位アドレス信号A0も“L"にあるた
め、インバータ22出力も“H"となる。したがって、イン
バータ21,22出力を受けるNANDゲート23出力は“L"とな
り、トランスファゲート15がオン状態となる。一方、ア
ウトプットイネーブル信号▲▼とインバータ22出力
を受けるNANDゲート27出力は“H"となりトランスファゲ
ート16はオフ状態となる。これによりEPROM9の８ビット
データ入出力端子63は下位の８ビットデータバス５に接
続される。一方、奇数番地用EPROM10においては、BYTE
信号が“L"レベルにあるため、NANDゲート24,28出力は
ともに“H"レベルにあり、トランスファゲート17,18は
ともにオフ状態となっている。これによりEPROM10のデ
ータ入出力端子73は下位の８ビットデータバス５と切り
離される。今、▲▼信号が“L"レベルにあるた
め、インバータ29出力は“H"レベルにある。またBYTE信
号10も“L"レベルにあるため、インバータ30出力も“H"
レベルである。インバータ21,29,30出力が“H"にあるの
で、NANDゲート25出力は“L"となり、トランスファゲー
ト19はオン状態となる。一方、NANDゲート31には“L"レ
ベルのアウトプットイネーブル信号▲▼が与えられ
るので、その出力は“H"レベルとなり、トランスファゲ
ート20はオフ状態となる。これにより、データを読出す
ために、奇数番地EPROM10のデータ入出力端子73が、ト
ランスファゲート19を介して上位８ビットデータバス６
に接続される。これにより16ビットデータが読出され
る。 この16ビットバスモードにおいて、すなわちBYTE信号
が“L"の条件の下でCPUが８ビット単位でデータを読出
そうとする場合には２通りの信号状態が存在する。すな
わち、チップイネーブル信号▲▼、アウトプット
イネーブル信号▲▼、バイトハイイネーブル信号▲
▼がともに“L"レベルにあり、かつ最下位アドレ
スビット信号A0が“1"（“H"）のレベルの場合、チッ
プイネーブル信号▲▼、アウトプットイネーブル信
号▲▼、最下位アドレス信号A0がともに“L"にあ
り、かつビットハイイネーブル信号▲▼が“H"の
場合である。前者のの信号状態の場合、アドレス信号
は奇数アドレスである。このとき、インバータ22出力は
“L"となるため、NANDゲート23,27出力はともに“H"と
なり、トランスファゲート15,16はともにオフ状態とな
る。これにより偶数番地用EPROM9のデータ入出力端子63
と下位８ビットデータバス５とは切り離される。一方、
バイトハイイネーブル信号▲▼が“L"レベルであ
るため、インバータ29出力は“H"にあり、またBYTE信号
は“L"にあるためインバータ30出力は“H"にある。この
ときインバータ21出力は“H"にある。したがって、NAND
ゲート24,28,31出力は“H"レベルとなり、NANDゲート25
出力のみが“L"レベルとなる。これによりトランスファ
ゲート19の制御入力のみに“L"の信号が与えられオン状
態となる。これにより奇数番地EPROM10のデータ入出力
端子73が上位８ビットデータバス６に接続される。これ
により奇数番地データが上位８ビットデータバス６上に
読出されることになる。 の状態においては、ビットハイイネーブル信号▲
▼が“H"レベルにあるため、インバータ29出力は
“L"レベルとなり、NANDゲート25,31出力はともに“H"
レベルとなる。これによりトランスファゲート19,20は
ともにオフ状態となる。これにより奇数番地EPROMのデ
ータ入出力端子73は上位データバス６および下位８ビッ
トデータバス５の両者から切り離された状態となる。一
方、アドレス信号は偶数番地を示しているため最下位ア
ドレス信号A0は“L"レベルにあり、インバータ22出力は
“H"レベルにある。一方アウトプットイネーブル信号▲
▼は“L"レベルにあるため、インバータ21出力は
“H"レベルとなる。これによりNANDゲート23出力は“L"
レベル、NANDゲート27出力は“H"レベルとなり、トラン
スファゲート15のみがオン状態となり、偶数番地EPROM9
のデータ入出力端子63が下位８ビットデータバス５に接
続されることになる。これにより偶数番地のデータが下
位８ビットデータバス５上に読出される。 次にBYTE信号が“H"の場合について説明する。このと
きメモリIC100は16ビットのアクセスが不可能な状態と
なり、CPUは８ビット単位のデータアクセスのみが可能
である。このときの信号状態としては上述のように偶数
番地EPROM9をアクセスする場合と奇数番地EPROM10をア
クセスする場合とが考えられる。前者の状態はアウト
プットイネーブル信号▲▼および最下位アドレス信
号A0がともに“L"のレベルにあり、バイトハイイネーブ
ル信号▲▼が“H"の状態であり、後者の場合は
アウトプットイネーブル信号▲▼、およびビットハ
イイネーブル信号▲▼がともに“L"のレベルにあ
り、かつ最下位アドレス信号A0が“H"レベルにある状態
に対応する。このときの状態においては、上述と同様
にしてNANDゲート23出力が“L"レベル、NANDゲート27出
力が“H"レベルとなり、トランスファゲート15のみがオ
ン状態となり、EPROM9のデータ入出力端子63が下位の８
ビットデータバス５に接続される。一方ビットハイイネ
ーブル信号▲▼は“H"レベルにあるため、インバ
ータ29出力は“L"レベルとなる。これによりNANDゲート
25,31出力はともに“H"となり、トランスファゲート19,
20はともにオフ状態となる。一方BYTE信号が“H"の場合
であっても、最下位アドレス信号A0が偶数を示す“L"レ
ベルにあり、またアウトプットイネーブル信号▲▼
も“L"レベルのため、NANDゲート24,28はともに“H"レ
ベルの信号を出力する。これによりトランスファゲート
17,18はともにオフ状態となり、EPROM10はデータ入出力
バス5,6と切り離された状態となる。したがって、偶数
番地データのみが下位データバス５上に読出される。 の場合、最下位アドレス信号A0が“H"レベルにある
ため、インバータ22出力は“L"レベルとなり、NANDゲー
ト23,27はともに“H"のレベルの信号を出力する。これ
によりトランスファゲート15,16はともにオフ状態とな
る。この結果偶数番地EPROM9のデータ入出力端子63は下
位のデータバス５から切り離されることになる。一方、
この状態においてバイトハイイネーブル信号▲▼
が“L"レベルにあり、BYTE信号が“H"レベルにある。し
たがってBYTE信号を受けるインバータ30出力は“L"レベ
ルとなる。これによりNANDゲート25,31出力はともに
“H"レベルとなり、トランスファゲート19,20がともに
オフ状態となり、上位データバス６と切離される。一
方、この状態においてはインバータ21出力、BYTE信号お
よび最下位アドレス信号A0はともに“H"レベルにあるた
めNANDゲート24の入力はすべて“H"レベルの信号とな
る。これによりNANDゲート24出力は“L"レベルとなり、
トランスファゲート17がオン状態となる。一方、NANDゲ
ート28は“L"レベルのアウトプットイネーブル信号▲
▼を受けるので、その出力は“H"レベルとなり、トラ
ンスファゲート18はオフ状態となる。この結果奇数番地
EPROM10の８ビットデータ入出力端子73は下位８ビット
データバス５に接続され、奇数番地の８ビットデータが
下位のデータバス５上に現われることになる。 次に、このEPROM9,10に従来の８ビットPROMライタを
用いてデータを書込む場合について説明する。この状態
においてまずBYTE信号を“H"レベルにする。この状態に
おいてはBYTE信号を受けるインバータ30出力が“L"レベ
ルとなるため、NANDゲート25,31出力はともに“H"レベ
ルとなり、トランスファゲート19,20はともにオフ状態
になる。今この場合においてデータを書込む場合には、
チップイネーブル信号▲▼が“L"、アウトプットイ
ネーブル信号▲▼が“H"レベルとなる。データをプ
ログラムする場合に、プログラム用高圧Vppは12.5Vにま
で昇圧され、かつ電源電圧Vccも6Vにまで昇圧される。
この状態において、今書込まれるべき８ビットのデータ
が偶数番地の場合、すなわち最下位アドレス信号A0が
“L"レベルにある場合について説明する。このとき、イ
ンバータ22出力は“H"、インバータ22出力は“L"とな
る。これによりNANDゲート27出力は“L"レベルとなり、
トランスファゲート16はオン状態となる。一方、インバ
ータ21,22出力は“L"レベルにあるため、NANDゲート23
出力は“H"レベルとなり、トランスファゲート15がオフ
状態となる。これによりデータ下位８ビットデータバス
５上に現われたデータはトランスファゲート16を介して
EPROM9のデータ入力端子63に書込まれることになる。一
方書込まれるべきアドレスが奇数番地すなわち最下位ア
ドレス信号AOが“H"レベルにある場合、バイトハイイネ
ーブル信号▲▼は“L"レベルとなる。バイト信号
BYTEが“H"レベルにあるため、インバータ30により、NA
NDゲート25,31出力はともに“H"となり、トランスファ
ゲート19,20はオフ状態にある。一方アドレス信号A0は
“L"レベルにあり、インバータ21出力は“L"にあるた
め、NANDゲート24出力は“H"、NANDゲート28出力は“L"
レベルとなる。これによりトランスファゲート17はオフ
状態、トランスファゲート18はオン状態となる。したが
ってこの状態では奇数番地の８ビットのデータが下位デ
ータバス5,トランスファゲート18を介して書込まれるこ
とになる。 プログラム禁止モードにおいてはデータ書込（プログ
ラムモード）と同様であるが、チップイネーブル信号▲
▼が“H"レベルのため、EPROM9,10はともに動作せ
ず、またアウトプットイネーブル信号▲▼も“H"レ
ベルのためデータの入出力は行なわれない。プログラム
ベリファイモード時は、アウトプットイネーブル信号▲
▼が“L"レベルのため、データ読出時と同様にし
て、既に書込まれたデータの読出が行なわれ、プログラ
ムされたデータの検証が行なわれる。これにより、従来
の８ビットPROMライタを用いて偶数番地および奇数番地
にBYTE信号レベルを切換えることによりデータを書込む
ことが可能となる。 また一方においては、BYTE信号を用いて８ビットアク
セスを指定することにより常に下位８ビットのデータバ
ス５上にのみデータが現われることになる。 なお、上述の構成では、BYTE信号を外部から与えた
が、第３図に示すように、プログラム用高圧Vppと基準
電圧Vref1とを比較する比較器91と、電源電圧Vccと基準
電圧Vref2とを比較する比較器92と比較器91,92出力を受
けるANDゲート93を設けてBYTE信号を発生すれば、プロ
グラム時には自動的に下位８ビットデータバス５のみを
用いてデータ書込を行なうことができる。 上述のメモリICは８ビットのEPROMを２個用いた場合
の構成を示すが、上述の構成に代えて16ビットのEPROM
を用いても上述の動作例と同様の動作を行なうことがで
きる。すなわち、第１図に示される構成において奇数番
地用EPROM10のデータ入出力端子73を上位の８ビットデ
ータ入出力端子と置き換えれば同一のデコーダ回路150,
200を用いて16ビットEPROMのメモリICを実現することが
できる。 第４図は16ビットのたとえばEPROMからなるメモリ素
子を用いて、16ビットCPUと接続した場合のシステム構
成の接続を示す図である。第４図の構成においては、16
ビットCPU1は15ビットのアドレスを入出力するアドレス
出力端子101と、下位８ビットのデータを入出力する下
位データ入出力端子102と、上位８ビットのデータを入
出力する上位８ビットデータ入出力端子103と、バイト
ハイイネーブル信号▲▼を出力するバイトハイイ
ネーブル端子104と、メモリを活性化するための信号イ
ネーブル信号を出力するイネーブル端子105と、メモ
リのリード／ライトサイクルを指定するR/信号出力端
子106とを備える。 一方、メモリIC100aはたとえば16ビットEPROMである
が、他の16ビットRAM等を用いて構成されてもよい16ビ
ットのメモリICであり、14ビットのアドレス信号A1〜A1
4を受けるアドレス入力端子201と、下位８ビットのデー
タを入出力するための下位データ入出力端子202と、偶
数番地と奇数番地とを指定する最下位アドレス信号A0を
受ける端子203と、上位８ビットデータを入出力するデ
ータ入出力端子204と、バイトハイイネーブル信号▲
▼を受けるバイトハイイネーブル入力端子205と、C
PUからのイネーブル信号を受けるためのちチップイネ
ーブル端子206と、CPU1からのR/信号を反転して受け
るアウトプットイネーブル端子207とを備える。この構
成においてはBYTE入力端子は接地電位にされている。こ
れによりメモリIC100aは16ビットでも８ビットでも動作
することができる構成となっている。なお、メモリIC10
0aがRAMの場合、EPROMにおけるプログラムモードが書込
モードに対応する。ただし、プログラム用高圧Vppは発
生されない。メモリICは第１図のデコーダ回路150,200
を内蔵している。 第５図は第４図に示される16ビットバスモード時にお
けるメモリICの動作の波形を示す図である。以下、第４
図および第５図を参照してこの発明の他の実施例である
16ビットメモリICを用いた際の動作について説明する。
この構成においてはBYTE信号が接地電位に接続されてお
り、BYTE信号が“L"にある。この場合、第１図を参照し
て説明したように、下位８ビットデータは常に下位８ビ
ットデータバス301上に現われ、上位８ビットデータは
上位８ビットデータバス302上に現われる構成となって
いる。すなわち上述の構成において、バイトハイイネー
ブル信号▲▼が“L"の16ビット単位アクセスを示
した場合には、アドレスバス303上には偶数のアドレス
信号が現われ、最下位アドレス信号A0は“L"レベルとな
る。イネーブル信号が立下がりメモリIC100aのチップ
イネーブル端子206が活性化されると、偶数番地に対応
するデータが下位８ビットデータバス301上に現われ、
奇数番地に対応する８ビットデータが上位８ビットデー
タバス302上に現われる。このときメモリIC100aにデー
タを書込むか否かはリードライト信号R/により選択さ
れる。アウトプットイネーブル端子207が“L"レベルの
場合は読出モードとなり、“H"レベルの場合には書込モ
ードとなる。この状態において、バイトハイイネーブル
信号▲▼が“H"で、アドレス信号A0が偶数番地を
指定した場合には下位８ビットデータバス301上に８ビ
ットのデータが読出されまたは書込まれ、逆の場合には
奇数番地の８ビットデータは上位８ビットデータバス30
2上に現われることになる。 第６図はCPU1のデータバスとして下位８ビットのみを
使用する８ビットバスモードの場合の接続を示す図であ
る。第６図においては、メモリIC100aのBYTE端子が電源
電位Vccに接続され、BYTE信号は“H"レベルにされる。
この場合においては、第１図を参照して説明したよう
に、最下位アドレス信号A0の“H"レベル、“L"レベルに
応じて偶数番地情報および奇数番地情報のいずれかが下
位８ビットデータバス301上に現われることになる。 第７図は第６図に示される８ビットバスモードにおけ
る動作を示す波形図である。第７図においては、イネー
ブル信号に応答して下位８ビットデータバス301上に
偶数番地または奇数番地データがアドレス信号A0〜A14
に応じて現われることになる。この構成においては、デ
ータバス301上に奇数番地データまたは偶数番地データ
のいずれかのみがアドレス信号A0に応じて現われること
になる。 上述の構成においては、EPROMのプログラムモード動
作をデータ書込動作に置き換えればRAMにも適用可能で
あるので、一般に16ビットメモリICを用いた場合のCPU
のレジスタとメモリICの16ビットデータとの関係を図に
ついて説明してみる。第８図は16ビットバスモード時の
メモリICに現われるデータとデータバスとの関係を示す
図である。第８図に示されるように、BYTE信号が“L"の
場合には、メモリICは、16ビットバスモードを有し、16
ビットでも８ビットでもデータを発生させることが可能
である。しかしながら、この場合には、上述の説明から
明らかなように偶数番地のデータD0〜D7は下位データバ
ス上に出力され、奇数番地データD8〜D15は上位８ビッ
トデータバス上に現われることになる。この状態におい
てたとえば８ビットのデータを指定する場合、▲
▼信号を“H"、最下位アドレス信号A0を“L"とすれば、
偶数番地のデータのみが下位データバス上に現われ、バ
イトハイイネーブル信号▲▼を“L"と設定しかつ
最下位アドレス信号A0を“H"とすれば、奇数番地データ
のみが上位データバス上に現われることになる。この場
合においては、従来の構成と同様にしてCPU内のレジス
タとは１対１の書込み／読出しが行なわれることにな
る。すなわち上位データバスは上位レジスタに接続さ
れ、下位データバスは下位レジスタに接続される構成と
なる。 第９図はこの発明によるメモリICを８ビットバスモー
ドで使用した場合の番地と情報が現われるデータバスの
関係を示す図である。この場合、BYTE信号は“H"にされ
る。これにより８ビットバスモードとなりかつ下位８ビ
ットデータバスのみが使用されることになる。したがっ
て、この場合においてはバイトハイイネーブル信号▲
▼にかかわらず、最下位アドレス信号A0が“L"の偶
数番地を示せば偶数番地データが下位データバス上に現
われることになり、最下位アドレス信号A0が奇数番地を
示す“H"レベルにあれば、奇数番地データ入出力端子が
下位データバスと接続されることになる。これにより常
に下位データバスのみを用いて偶数番地および奇数番地
のいずれにもアクセスすることが可能となる。 第10図、第11図は８ビットバスモード時におけるCPU
内のレジスタとメモリICの奇数／偶数番地との関係を示
す図である。今第10図に示すように、BYTE信号が“H"に
あり、８ビットバスモードである場合において、アドレ
ス信号A0が奇数を示す“1"（“H"）の場合には、奇数番
地情報がCPU内の下位のレジスタに転送されることにな
る。勿論、この逆の動作も可能となる。すなわちCPU内
のレジスタのうち下位のレジスタとメモリIC内の奇数番
地とが接続されることになる。 次に第11図に示すように、BYTE信号が“H"の場合に、
偶数番地を指定すれば、すなわち最下位アドレス信号A0
が“0"（“L"）レベルにある場合には、偶数番地が下位
データバスを介してCPU内の下位レジスタと接続される
構成となる。これにより８ビットのデータのみが必要と
なる場合に交換命令等を用いることなくすぐに下位の８
ビットレジスタにアクセスして読出し／書込みを行なう
ことができる。したがって、データ処理速度は、交換命
令等を用いて上位レジスタの内容を下位レジスタへ転送
する必要がないので、従来に比べて大幅に速くすること
が可能となる。 なお、上記実施例においては、CPUを16ビット構成と
し、８ビットでも16ビットでもアクセスすることが可能
であるとして説明したが、用いられるCPUはこれに限定
されず、32ビット構成のものでも64ビット構成のもので
もさらに多数ビット構成のものであってもよく、メモリ
ICが、CPUの最小アクセス単位のビット数でアクセス可
能なものであれば常に上記実施例と同様の効果を得るこ
とが可能となる。また、用いられる記憶素子としてはEP
ROM、RAMのほかの他の記憶素子を用いても上記実施例と
同様の効果を得ることが可能となる。 さらに、上記実施例ではBYTE信号を“H"または“L"に
固定としたが、これはCPUから処理内容に応じて与える
構成としてもよい。 ［発明の効果］ 以上のようにこの発明によれば最小2nビット単位でア
クセス可能な2m（ｍ＞ｎ）ビット構成のCPUと2nビット
単位でアクセスすることが可能なメモリICとからなるシ
ステムにおいて、2nビット単位でアクセスする際に、上
位番地活性化信号（上位ビット有効指示信号）およびバ
ス選択信号（使用バス幅指定信号）に応答して選択的に
下位の2nビットのデータバスのみを用いてCPUメモリIC
とを接続することを可能としているので、必要に応じて
所望のメモリICの番地をCPU内の下位レジスタに接続す
ることができ、データ処理の上で交換命令等を用いる必
要がなく高速でデータ処理を行なうことが可能となる。
また、2nビット構成のメモリを用いても、上位2nビット
のデータを上位データバスまたは下位データバスのいず
れにも選択的に出力することができるので、16、32など
の2mビット構成のCPUに用いても何ら問題なく動作させ
ることができる。 またメモリICが８ビット構成のEPROMの複数個からな
る場合には、常にプログラム時には下位の８ビットデー
タバスのみを用いてプログラムすることが可能となるの
で、従来の８ビットPROMライタを用いてデータを書込む
ことができ、データも偶数番地、奇数番地の対応関係を
間違うことがなく、常に対となる情報を記憶するEPROM
を得ることができる。また、このような構成とすること
により、従来の８ビットCPUで用いられているデータベ
ースとなるデータを記憶する８ビットメモリ素子を上位
の16ビットなどのCPUにも用いることができ、従来技術
との連続性を保ちながら高位のマイクロコンピュータを
利用することができ、既存のコンピュータシステムの高
性能化を容易に実現することができる。
でも2mビット単位（ｍはｍ＞ｎの関係を満足する整数）
でもアクセス可能なメモリICの構成に関する。 ［従来の技術］ マイクロコンピュータの発展に伴い、マイクロコンピ
ュータのデータを構成するビット数は４ビットから８ビ
ット、８ビットから16ビットというように拡大されてき
ている。特に従来は８ビットマイクロコンピュータが主
として使われていた民生機器、産業分野においても高性
能化への強い要求から16ビットのマイクロコンピュータ
が数多く使われるようになってきている。通常、マイク
ロコンピュータには、使用目的に応じたユーザ・プログ
ラムを記憶するEPROM（電気的にプログラム可能な読出
専用メモリ）が実装されているが、このEPROMには８ビ
ット構成のものが一般に用いられることが多い。 第12図は従来の８ビットEPROMと16ビットCPUとを用い
たシステム構成の一例を示す図である。第12図におい
て、16ビットCPU（中央処理装置）１と、２個の８ビッ
トEPROM2,3すなわち、偶数番地用EPROM2および奇数番地
用EPROM3とからなるシステムが示される。 CPU1は、15ビットのアドレス信号A0〜A14を出力する
アドレス端子51と、下位８ビットのデータD0〜D7入出力
用端子52と、上位８ビットのデータを入出力するための
入出力端子54と、奇数番地の上位データのアクセスを指
定する信号▲▼を出力するBHE端子53とを有す
る。 偶数番地用EPROM2は、CPU1からの15ビットアドレス信
号A0〜A14のうち14ビットのアドレス信号A1〜A14を受け
るアドレス入力端子61と、CPU1からの最下位アドレス信
号A0を受けるアウトプットイネーブル端子62と、８ビッ
トのデータD0〜D7を出力するデータ出力端子63と、接地
電位に接続されるチップイネーブル端子64とを有する。
EPROM2は、チップイネーブル端子64は接地電位に接続さ
れているため、常に活性状態（動作可能状態）にある。
EPROM2は、アウトプットイネーブル端子62に“L"の信号
が与えられると、アドレス入力端子61に与えられたアド
レスに対応する番地のデータを端子63より出力する。 奇数番地用EPROM3はCPU1からの14ビットのアドレス信
号A1〜A14を受けるアドレス入力端子71と、CPU1からの
奇数番地アクセス指定信号▲▼を受けるアウトプ
ットイネーブル端子72と、アドレス入力端子71に与えら
れたアドレス信号に対応する番地の８ビットデータD0〜
D7を出力するデータ出力端子73と、接地電位に接続され
るチップイネーブル端子74とを有する。EPROM3は、チッ
プイネーブル端子74が接地電位に接続されているので、
常に動作可能状態にあり、また、アウトプットイネーブ
ル端子72に与えられるバイトハイイネーブル信号（奇数
番地アクセス指定信号）▲▼が“L"のとき、アド
レス入力端子72に与えられるアドレス信号A1〜A14が指
定する番地の内容をデータ出力端子73より出力する。 CPU1からの15ビットのアドレス信号A0〜A14は15ビッ
トのアドレスバス４を介して伝達される。EPROM2からの
８ビットデータD0〜D7は、下位の８ビットデータバス５
を介してCPU1の下位データバス入出力端子52へ与えられ
る。EPROM3からの８ビットデータは上位８ビットデータ
バス６を介してCPU1の上位８ビットデータ入出力端子54
へ与えられる。 偶数番地と奇数番地の指定は最下位アドレス信号A0に
より行なわれる。すなわち、アドレス信号A0が“0"
（“L"）のとき偶数番地であり、最下位アドレス信号A0
が“1"（“H"）のとき奇数番地を指定する。 バイトハイイネーブル▲▼信号は“L"のとき奇
数番地へのアクセスを指定し、“H"のとき奇数番地への
アクセスを禁止する。 第13図は第12図に示される従来の、16ビットCPUと８
ビットEPROMとを用いた構成におけるデータ読出時の動
作を示す波形図である。以下、第12図および第13図を参
照して動作について説明する。 大部分の、16ビットデータバスを有するCPUは同一のC
PUサイクルで２つのEPROM2,3に対し連続した偶数番地と
奇数番地を同時にアクセスする能力を有している。今CP
U1がEPROM2,3に対し16ビット単位でアクセスした場合の
動作について説明する。このときまずアドレスバス４上
には偶数のアドレス信号A0〜A14が現われる。すなわち
最下位アドレス信号A0が“L"レベルとなる。次に▲
▼信号が“L"レベルとなり、アドレスバス４上に与え
られたアドレス信号が各EPROM2,3に取り込まれる。最下
位アドレス信号A0は偶数番地用EPROM2のアウトプットイ
ネーブル端子62へ与えられ、一方▲▼信号は奇数
番地用EPROM3のアウトプットイネーブル端子72へ与えら
れる。したがって、両方のEPROM2,3は同時にアウトプッ
トイネーブル状態となり、アドレス信号A1〜A14が指定
する番地のデータを出力する。アドレス信号A1〜A14は
両方のEPROM2,3に共通であることから両方のEPROM2,3が
出力するデータは、偶数番地とそれに続く奇数番地とか
らなる連続した２バイトデータとなる。この偶数番地用
EPROM2からのデータはデータ出力端子63を介して下位の
データバス５上に与えられ、奇数番地用EPROM3からの８
ビットデータはデータ出力端子73から上位データバス６
上に与えられる。CPU1は、この連続した２バイトデータ
をそれぞれ下位データバス5,上位データバス６を介して
受ける。CPU1は処理内容に応じて必要ならば、再び上述
の動作を繰返して、16ビットのデータをEPROM2,3から読
出す。 CPU1がバイト単位（８ビット単位）のデータしか必要
としない場合が処理内容に応じて生じる。この場合アド
レスの最下位信号A0および▲▼信号のいずれか一
方のみをアクティブ（“L"レベル）にしてEPROM2,3へア
クセスする。すなわち、奇数番地用EPROM3にのみアクセ
スする場合には、最下位アドレス信号A0を“1"（“H"）
とし、かつ▲▼信号を“L"とする。このとき、偶
数番地用EPROM2はそのアウトプットイネーブル端子62に
“H"の信号が与えられるため、出力不能状態となる。一
方、奇数番地用EPROM3はそのアウトプットイネーブル端
子72に“L"の信号が与えられるので出力可能状態とな
り、CPU1から与えられるアドレス信号A1〜A14に対応す
る番地の８ビットデータを上位データバス６上に出力す
る。これにより奇数番地からの８ビットデータが読出さ
れることになる。 次に偶数番地用EPROM2にのみアクセスしたい場合に
は、最下位アドレス信号A0を“0"（“L"レベル）としか
つ▲▼信号を“H"とする。これにより奇数番地用
EPROM3は出力不能状態となり、一方、偶数番地用EPROM2
が出力可能状態となり、アドレスバス４を介して与えら
れるアドレス信号A1〜A14に対応する番地の８ビットデ
ータを下位データバス５上に出力する。 いずれの動作においても、すなわち、８ビット単位で
アクセスする場合においても16ビット単位でアクセスす
る場合においても、偶数番地に記憶されるデータは下位
データバス５上に現われ、奇数番地に記憶されたデータ
は上位データバス６上に現われる構成となっている。 上述の８ビットEPROMを２個用いた構成に換えて16ビ
ットEPROMを用いたシステムを構成することも可能であ
る。 第14図は従来の、16ビットEPROMを用いてシステムを
構成した場合のCPUとEPROMとの接続を示す図である。 第14図において、16ビットCPU1は、15ビットのアドレ
ス信号A0ないしA14を出力するアドレス出力端子55と、
下位８ビットのデータD0ないしD7を入出力するためのデ
ータ入出力端子56と、上位の８ビットデータD8〜D15を
入出力するためのデータ入出力端子57と、メモリを活性
化するためのイネーブル信号を出力するイネーブル端
子58と、メモリの書込・読出動作を指定するリード／ラ
イト信号R/を出力する端子59とを有する。 16ビットのEPROM2aは、14ビットのアドレス信号A1〜A
14を受けるアドレス入力端子65と、下位８ビットデータ
D0〜D7を出力するデータ出力端子66と、上位８ビットデ
ータD8〜D15を出力するデータ出力端子67と、CPU1から
のイネーブル信号を受けるチップイネーブル端子68
と、CPU1からのリード／ライト信号R/を反転して受け
るアウトプットイネーブル端子69とを有する。チップイ
ネーブル端子68に“L"の信号が与えられるとEPROM2aは
動作可能状態となり、アウトプットイネーブル端子69に
“L"の信号が与えられると出力可能状態となる。 第15図は第14図に示される16ビットワードのEPROMを
用いた際のデータ読出動作を示す波形図である。以下、
第15図および第16図を参照して従来の16ビットEPROMを
用いた際のデータ読出動作について説明する。 CPU1よりアドレス信号A0〜A14がアドレスバス４上に
導出される。次にCPU1からのイネーブル信号が立上が
り、これによりEPROM2aは動作可能状態となり、アドレ
スバス４上の14ビットのアドレス信号A1〜A14を取り込
み、このアドレス信号に対応した番地のデータを出力す
る。このときリード／ライト信号R/は読出動作のため
“H"であり、アウトプットイネーブル端子69へは“L"の
信号が与えられている。これによりEPROM2aは出力可能
状態となり、アドレス信号A1〜A14に対応する番地のデ
ータがデータバス5,6上に送出される。CPU1はデータバ
ス５上に読出された下位の８ビットデータを下位８ビッ
トデータ入力端子50を介して受ける。一方EPROM2aから
の上位８ビットデータD8〜D15は上位データバス６を介
してCPU1の上位データ入力端子57へ与えられる。このと
き、EPROM2aはアドレス信号A1〜A14に対応した番地の内
容を読出すので、連続した番地の８ビットの偶数番地情
報と８ビットの奇数番地情報が同時に読出されることに
なる。 また、上述のEPROMを用いる構成の他にCPUはデータな
どを記憶するためのランダム・アクセス・メモリを備え
ている。このときランダム・アクセス・メモリの16ビッ
ト構成のものが用いられるが、この場合のランダム・ア
クセス・メモリ（RAM）もそれぞれバイトサイズのデー
タを記憶する偶数番地と奇数番地とを有しており、ワー
ドサイズ（16ビット）のデータは連続する偶数番地と奇
数番地のデータで構成される。このときも、たとえば偶
数番地のデータは下位８ビットデータバスへ出力され、
奇数番地のデータは上位８ビットデータバスへ出力され
る構成となっている。すなわち、第14図のEPROMをRAMに
置換えた構成となっている。 ［発明が解決しようとする問題点］ 第16図は従来の８ビット単位のEPROMや16ビット単位
のEPROMを16ビットデータバスを有するCPUに接続した際
のアドレス番地とデータバスとの関係を示す図である。
第16図から見られるように、８ビット単位のEPROMを用
いた場合でも16ビット単位のEPROMを用いた場合でもア
ドレス信号A1〜A14で番地が指定されるため、Ｎ（Ｎは
偶数）番地とＮ＋１番地が同時にアクセスされる構成と
なっている。すなわち、アドレス信号A1〜A14により、
偶数番地とそれに続く奇数番地が指定されることにな
る。このとき、偶数番地のデータは下位データバス上に
現われ、奇数番地のデータは上位データバス上に現われ
る構成となっている。 通常、CPUはデータやプログラムを記憶するためのレ
ジスタを有しているが、このCPU内のレジスタは、上位
データバスに接続されるレジスタと下位データバスに接
続されるレジスタは固定されている。すなわち、第17図
に示すように、レジスタＢは上位データバスに接続され
これによりメモリの奇数番地と接続され、一方、レジス
タＡは下位のデータバスを介して偶数番地に接続され
る。このような構成では次のような問題が発生する。す
なわち、CPUが処理する内容によっては上位８ビットの
データのみ必要であり、下位８ビットは必要としない場
合がある。すなわち奇数番地からの８ビットデータのみ
を必要とする場合がある。このような場合、CPUは通常
レジスタＡに先にアクセスする構成となっているため、
レジスタＢの内容を読出すためには、一旦、レジスタＡ
へ転送する必要がある。このような場合たとえばレジス
タ交換命令“XCH"が準備されており、レジスタＢの内容
とレジスタＡの内容を交換することが行なわれている。
しかしながら、レジスタＢの内容をレジスタＡへ転送す
る場合、通常の構成では１ビットずつシフトして行なう
構成がとられているため、レジスタ内容の交換を行なう
のに長時間を要することになり、所望の演算処理やデー
タ処理を高速で行なうことができなくなるという問題が
生じる。すなわち、奇数番地の８ビットデータのみを用
いて或る処理を行ないたい場合、この８ビットデータは
常に上位のレジスタＢに記憶されるため、一旦レジスタ
Ａに転送する必要があり、この奇数番地のデータを用い
た処理を高速で行なうことができないという問題が発生
する。 また逆にレジスタＡの内容を奇数番地に書込むことが
できないという問題も生じる。 またさらに、８ビット単位のデータしか扱えないEPRO
Mを２個用いて16ビットEPROMを構成した場合、必ず偶数
番地用と奇数番地用とのEPROMを対にして用いることが
必要となる。この場合、対となるEPROMを間違えたり、
対となるEPROMを実装する場合に実装位置を逆にしたり
すると１対のEPROMが記憶するデータが連続性を保って
いないため、CPUが発生するアドレス信号とその記憶内
容とが対応しなくなり、CPUとメモリとを含むシステム
が正常に動作しなくなるという問題が発生する。これは
通常８ビットのEPROMを用いる場合、プログラムを書込
むには通常８ビットのPROMライタが用いられるためであ
り、この場合EPROMは１個ずつプログラムの書込みが行
なわれることになり、偶数アドレスのプログラム、奇数
アドレスに対応するプログラムをそれぞれ２個のEPROM
に対して振分けてプログラムする必要があるからであ
る。 それゆえこの発明の目的は、上述のような従来のメモ
リICの有する欠点を除去し、2nビット単位でも2mビット
単位（但しｍはｍ＞ｎの整数）でもアクセスすることが
できるとともに、2nビット単位でアクセスする場合に
は、下位の2n個のデータ信号線のみを用いてアクセスす
ることもできるようにしたメモリICを提供することであ
る。 ［問題点を解決するための手段］ この発明に係るICは、最小2nビット単位でアクセス可
能であり、かつ2nビットの下位ビット群と2nビットの上
位ビット群とを含む2mビットの内部データ出力ノードを
有し、かつ複数のメモリセルを有するメモリアレイと、
上位ビット出力端子および下位ビット出力端子を含む2m
ビットのデータ出力端子と、アドレス信号に含まれる特
定のアドレス信号を下位ビット群／上位ビット群指定信
号として受け、該特定のアドレス信号が下位ビット群を
指定しているとき、下位ビット群の内部データ出力ノー
ドを下位ビットデータ出力端子に接続する第１の接続手
段と、アドレス信号と独立に与えられる使用バス幅指定
信号が2nビットを示しかつ特定のアドレス信号が上位ビ
ット群を指定しているときには、上位ビット群の内部デ
ータ出力ノードを下位ビットデータ出力端子に接続する
第２の接続手段と、アドレス信号と独立に与えられるバ
イトハイイネーブル信号が活性状態にありかつ使用バス
幅指定信号が２・2nビットのビット数を示すとき、上位
ビット群の内部データ出力ノードを上位ビットデータ出
力端子に接続する第３の接続手段を備える。上位ビット
群／下位ビット群指定信号として使用される特定のアド
レス信号は、使用バス幅指定信号が指定する使用バス幅
にかかわらず、固定的に予め定められたアドレス信号で
ある。残りのアドレス信号がメモリアレイへアドレス指
定のために与えられ、この残りのアドレス信号に従って
メモリアレイにおいてメモリセルの選択が行なわれる。 ［作用］ 第１の接続手段は、アドレス信号に含まれる下位ビッ
ト群指定信号が活性状態のときに下位ビット群の内部デ
ータ出力ノードを下位ビットデータ出力端子に接続し、
第２の接続手段は、使用バス幅指定信号が2nビットを示
し、かつアドレス信号に含まれる上位ビット群指定信号
が活性状態にあるとき、この上位ビット群の内部データ
出力ノードを下位ビットデータ出力端子に接続し、第３
の接続手段は、上位ビット有効指示信号が活性状態にあ
りかつ使用バス幅指定信号が２・2nビット以上のビット
数を示すときには上位ビット群の内部データ出力ノード
を下位ビットデータ出力端子よりも上位のデータ出力端
子に接続しており、したがって上位ビット群の内部デー
タ出力ノードは使用バス幅指定信号および上位ビット有
効指示信号というアドレス信号と独立に与えられる信号
によりデータ出力端子の上位ビットおよび下位ビットの
一方へ選択的に接続することができ、データのCPUアド
レス空間におけるアドレス割当てを複雑化させることな
く2nビットデータおよび２・2nビットデータをCPUアド
レス空間に効率的に配置することができ、かつCPU内の
上位，下位レジスタの内容の交換を必要とせずに高速処
理を行なうことができるとともに、従来の８ビットCPU
で用いられていたメモリを16ビットCPUでも用いること
ができ、８ビットCPUで用いられていたデータベースを1
6ビットCPUでも用いることができ、また通常、８ビット
EPROMのプログラム書込用に用いられているPROMライタ
を用いてメモリにプログラムを行なうことが可能とな
り、従来技術を用いてそのまま16ビット構成のコンピュ
ータシステムを構成することが可能となる。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照して説
明する。 第１図はこの発明の一実施例であるメモリICの構成を
示す図である。第１図において、メモリIC100は、偶数
番地のデータを記憶する８ビットEPROM9と、奇数番地の
データを記憶する８ビットEPROM10とを有し、16ビッ
ト、８ビットのいずれのデータビット長でもアクセス可
能なEPROMを構成する。 メモリIC100には、偶数番地／奇数番地を指定する最
下位アドレス信号A0とアウトプットイネーブル信号▲
▼に応答して選択的に偶数番地EPROM9の８ビットデー
タ入出力端子63をメモリICの下位８ビットのデータ入出
力端子５（下位データバス）に接続するデコーダ回路15
0と、最下位アドレス信号A0と上位データ活性化信号▲
▼およびモード指定（ビット長指定）信号BYTEと
に応答して奇数番地用EPROM10のデータ入出力端子73を
上位８ビットデータバス（メモリIC100の上位８ビット
データ出力端子）６または下位８ビットデータバス５
（メモリICの下位８ビットデータ出力端子）のいずれか
に選択的に接続するデコーダ回路200とが設けられる。 デコーダ回路150は、最下位アドレス信号A0とアウト
プットイネーブル信号▲▼とに応答してEPROM9のデ
ータを読出す経路と、最下位アドレス信号A0とアウトプ
ットイネーブル信号▲▼とに応答して下位８ビット
データバス５に与えられたデータを偶数番地用EPROM9の
データ入力端子63に書込む経路とを有する。 データ読出経路は、アウトプットイネーブル信号▲
▼を反転して出力するインバータ21と、最下位アドレ
ス信号A0を反転して出力するインバータ22と、インバー
タ21,22出力の否定論理積を出力するNANDゲート23と、N
ANDゲート23出力に応答してオン状態となり、EPROM9の
データ入出力端子63を下位８ビットデータバス５に接続
するデータ読出用トランスファゲート15とから構成され
る。 データ書込経路は、アウトプットイネーブル信号▲
▼とインバータ21出力との否定論理積を出力するNAND
ゲート27と、NANDゲート27出力に応答して選択的にデー
タ入出力端子63を下位８ビットデータバス５に接続する
データ書込用トランスファゲート16とを備える。トラン
スファゲート15,16はともに制御端子に“L"の信号が与
えられたときに導通状態となる。 デコーダ回路200は、EPROM10のデータ入出力端子73を
下位８ビットのデータバス５に接続する経路と、データ
入出力端子73を上位８ビットのデータバス６へ接続する
ための経路とを備える。 下位８ビットデータバス５へ接続するための経路は、
読出経路と書込経路とを備える。下位８ビットデータバ
ス５への読出経路は、最下位アドレス信号A0とインバー
タ21出力とBYTE信号との否定論理積をとるNANDゲート24
と、NANDゲート24出力に応答して導通状態となるデータ
読出用トランスファゲート17とから構成される。データ
書込経路は、最下位アドス信号A0とアウトプットイネー
ブル信号▲▼とBYTE信号との否定論理積をとるNAND
ゲート28と、NANDゲート28出力に応答してオン状態とな
るデータ書込用トランスファゲート18とを備える。トラ
ンスファゲート17,18はその制御入力端子に“L"の信号
が与えられたときオン状態となり、EPROM10のデータ出
力端子73下位８ビットデータバス５に接続する。 上位８ビットデータバス６への接続経路は同様にデー
タ書込経路とデータ読出経路を備える。データ書込経路
は、▲▼信号を反転して出力するインバータ29
と、BYTE信号を反転して出力するインバータ30と、イン
バータ21、29および30出力の否定論理積をとるNANDゲー
ト25と、NANDゲート25出力に応答してオン状態となるデ
ータ読出用トランスファゲート19とから構成される。デ
ータ書込経路は、インバータ29出力とインバータ30出力
とアウトプットイネーブル信号▲▼との否定論理積
をとるNANDゲート31と、NANDゲート31出力に応答してオ
ン状態となるデータ書込用トランスファゲート20とから
構成される。トランスファゲート19,20はともにその制
御入力端子に“L"の信号が与えられるとオン状態とな
り、EPROM10のデータ入出力端子73を上位８ビットデー
タバス６に接続する。上述の構成においてBYTE信号によ
り奇数番地用EPROM10のデータ入出力端子73の接続端子
の切換が行なわれる。 メモリIC100は、アドレスバス４に接続されるアドレ
ス入力端子と、下位８ビットデータバス５に接続される
下位８ビットデータ入出力端子と、チップイネーブル信
号▲▼を受けるチップイネーブル入力端子11と、ア
ウトプットイネーブル信号▲▼を受けるアウトプッ
トイネーブル端子12と、電源電位Vccを受ける電源端子3
3と、プログラム用高圧Vppを受ける高圧端子13と、BYTE
信号を受けるBYTE端子14と、上位８ビットデータバス６
に接続される上位８ビットデータ入力端子と、バイトハ
イイネーブル信号▲▼を受ける端子７とを有す
る。ここで第１図の構成において、データバス5,6およ
びアドレスバス４および信号線７はそれぞれ同様にメモ
リIC100の入出力端子をも示すものとして以下の説明を
行なう。各EPROM9,10は、アドレス入力端子61,71、デー
タ入出力端子63,73、電源端子60a,70a、チップイネーブ
ル端子64,74、アウトプットイネーブル端子62,72、高圧
端子60b,70bをそれぞれ有する。 第２図は第１図に示されるEPROMの動作モードおよび
その各動作モードに対応して各入力端子に与えられる信
号との関係を一覧にした図である。第２図に示されるよ
うにEPROMは読出モードと出力ディスエーブル状態（す
なわちデータ出力端子がフローティング状態にされる状
態）と、EPROMがアクセスされないスタンドバイモード
と、プログラムを書込むプログラムモードと、書込まれ
たプログラムの検証を行なうプログラムベリファイモー
ドと、プログラム禁止モードとを有する。ここでプログ
ラム禁止モードは、プログラム用高圧Vppが与えられて
いてもプログラムを書込むことができない状態を示す。
次に第１図および第２図を参照してこの発明の一実施例
であるメモリICの動作について説明する。まず、BYTE端
子14に“L"レベルの電圧が印加されている場合について
説明する。 EPROM9,10は第12図に示すEPROM2,3と同様の構成を有
している。今、CPU（第１図には示さず）がEPROMすなわ
ちメモリIC100を16ビット単位でアクセスした場合につ
いて説明する。このときアドレスバス４上に現われるア
ドレス信号A0〜A14は偶数のアドレス信号であり、最下
位のアドレス信号A0は“0"（“L"）レベルになる。各EP
ROM9,10のアドレス入力端子61,71にはそれぞれ14ビット
のアドレス信号A1〜A14が印加される。アドレスバス４
上のアドレスが確定すると次にCPUからのバイトハイイ
ネーブル信号▲▼およびチップイネーブル信号▲
▼が活性状態の“L"になる。この▲▼信号お
よび▲▼信号の“L"に応答してアドレスデータバス
４上のアドレス信号がメモリIC100のEPROM9,10に取り込
まれる。EPROMのデータを読出す場合には、▲▼
信号と同期してチップイネーブル端子11に与えられるチ
ップイネーブル信号▲▼および端子12に与えられる
アウトプットイネーブル信号▲▼はともに“L"レベ
ルになる。このとき、アウトプットイネーブル信号▲
▼は“L"レベルにあるため、インバータ21出力は“H"
となる。一方、最下位アドレス信号A0も“L"にあるた
め、インバータ22出力も“H"となる。したがって、イン
バータ21,22出力を受けるNANDゲート23出力は“L"とな
り、トランスファゲート15がオン状態となる。一方、ア
ウトプットイネーブル信号▲▼とインバータ22出力
を受けるNANDゲート27出力は“H"となりトランスファゲ
ート16はオフ状態となる。これによりEPROM9の８ビット
データ入出力端子63は下位の８ビットデータバス５に接
続される。一方、奇数番地用EPROM10においては、BYTE
信号が“L"レベルにあるため、NANDゲート24,28出力は
ともに“H"レベルにあり、トランスファゲート17,18は
ともにオフ状態となっている。これによりEPROM10のデ
ータ入出力端子73は下位の８ビットデータバス５と切り
離される。今、▲▼信号が“L"レベルにあるた
め、インバータ29出力は“H"レベルにある。またBYTE信
号10も“L"レベルにあるため、インバータ30出力も“H"
レベルである。インバータ21,29,30出力が“H"にあるの
で、NANDゲート25出力は“L"となり、トランスファゲー
ト19はオン状態となる。一方、NANDゲート31には“L"レ
ベルのアウトプットイネーブル信号▲▼が与えられ
るので、その出力は“H"レベルとなり、トランスファゲ
ート20はオフ状態となる。これにより、データを読出す
ために、奇数番地EPROM10のデータ入出力端子73が、ト
ランスファゲート19を介して上位８ビットデータバス６
に接続される。これにより16ビットデータが読出され
る。 この16ビットバスモードにおいて、すなわちBYTE信号
が“L"の条件の下でCPUが８ビット単位でデータを読出
そうとする場合には２通りの信号状態が存在する。すな
わち、チップイネーブル信号▲▼、アウトプット
イネーブル信号▲▼、バイトハイイネーブル信号▲
▼がともに“L"レベルにあり、かつ最下位アドレ
スビット信号A0が“1"（“H"）のレベルの場合、チッ
プイネーブル信号▲▼、アウトプットイネーブル信
号▲▼、最下位アドレス信号A0がともに“L"にあ
り、かつビットハイイネーブル信号▲▼が“H"の
場合である。前者のの信号状態の場合、アドレス信号
は奇数アドレスである。このとき、インバータ22出力は
“L"となるため、NANDゲート23,27出力はともに“H"と
なり、トランスファゲート15,16はともにオフ状態とな
る。これにより偶数番地用EPROM9のデータ入出力端子63
と下位８ビットデータバス５とは切り離される。一方、
バイトハイイネーブル信号▲▼が“L"レベルであ
るため、インバータ29出力は“H"にあり、またBYTE信号
は“L"にあるためインバータ30出力は“H"にある。この
ときインバータ21出力は“H"にある。したがって、NAND
ゲート24,28,31出力は“H"レベルとなり、NANDゲート25
出力のみが“L"レベルとなる。これによりトランスファ
ゲート19の制御入力のみに“L"の信号が与えられオン状
態となる。これにより奇数番地EPROM10のデータ入出力
端子73が上位８ビットデータバス６に接続される。これ
により奇数番地データが上位８ビットデータバス６上に
読出されることになる。 の状態においては、ビットハイイネーブル信号▲
▼が“H"レベルにあるため、インバータ29出力は
“L"レベルとなり、NANDゲート25,31出力はともに“H"
レベルとなる。これによりトランスファゲート19,20は
ともにオフ状態となる。これにより奇数番地EPROMのデ
ータ入出力端子73は上位データバス６および下位８ビッ
トデータバス５の両者から切り離された状態となる。一
方、アドレス信号は偶数番地を示しているため最下位ア
ドレス信号A0は“L"レベルにあり、インバータ22出力は
“H"レベルにある。一方アウトプットイネーブル信号▲
▼は“L"レベルにあるため、インバータ21出力は
“H"レベルとなる。これによりNANDゲート23出力は“L"
レベル、NANDゲート27出力は“H"レベルとなり、トラン
スファゲート15のみがオン状態となり、偶数番地EPROM9
のデータ入出力端子63が下位８ビットデータバス５に接
続されることになる。これにより偶数番地のデータが下
位８ビットデータバス５上に読出される。 次にBYTE信号が“H"の場合について説明する。このと
きメモリIC100は16ビットのアクセスが不可能な状態と
なり、CPUは８ビット単位のデータアクセスのみが可能
である。このときの信号状態としては上述のように偶数
番地EPROM9をアクセスする場合と奇数番地EPROM10をア
クセスする場合とが考えられる。前者の状態はアウト
プットイネーブル信号▲▼および最下位アドレス信
号A0がともに“L"のレベルにあり、バイトハイイネーブ
ル信号▲▼が“H"の状態であり、後者の場合は
アウトプットイネーブル信号▲▼、およびビットハ
イイネーブル信号▲▼がともに“L"のレベルにあ
り、かつ最下位アドレス信号A0が“H"レベルにある状態
に対応する。このときの状態においては、上述と同様
にしてNANDゲート23出力が“L"レベル、NANDゲート27出
力が“H"レベルとなり、トランスファゲート15のみがオ
ン状態となり、EPROM9のデータ入出力端子63が下位の８
ビットデータバス５に接続される。一方ビットハイイネ
ーブル信号▲▼は“H"レベルにあるため、インバ
ータ29出力は“L"レベルとなる。これによりNANDゲート
25,31出力はともに“H"となり、トランスファゲート19,
20はともにオフ状態となる。一方BYTE信号が“H"の場合
であっても、最下位アドレス信号A0が偶数を示す“L"レ
ベルにあり、またアウトプットイネーブル信号▲▼
も“L"レベルのため、NANDゲート24,28はともに“H"レ
ベルの信号を出力する。これによりトランスファゲート
17,18はともにオフ状態となり、EPROM10はデータ入出力
バス5,6と切り離された状態となる。したがって、偶数
番地データのみが下位データバス５上に読出される。 の場合、最下位アドレス信号A0が“H"レベルにある
ため、インバータ22出力は“L"レベルとなり、NANDゲー
ト23,27はともに“H"のレベルの信号を出力する。これ
によりトランスファゲート15,16はともにオフ状態とな
る。この結果偶数番地EPROM9のデータ入出力端子63は下
位のデータバス５から切り離されることになる。一方、
この状態においてバイトハイイネーブル信号▲▼
が“L"レベルにあり、BYTE信号が“H"レベルにある。し
たがってBYTE信号を受けるインバータ30出力は“L"レベ
ルとなる。これによりNANDゲート25,31出力はともに
“H"レベルとなり、トランスファゲート19,20がともに
オフ状態となり、上位データバス６と切離される。一
方、この状態においてはインバータ21出力、BYTE信号お
よび最下位アドレス信号A0はともに“H"レベルにあるた
めNANDゲート24の入力はすべて“H"レベルの信号とな
る。これによりNANDゲート24出力は“L"レベルとなり、
トランスファゲート17がオン状態となる。一方、NANDゲ
ート28は“L"レベルのアウトプットイネーブル信号▲
▼を受けるので、その出力は“H"レベルとなり、トラ
ンスファゲート18はオフ状態となる。この結果奇数番地
EPROM10の８ビットデータ入出力端子73は下位８ビット
データバス５に接続され、奇数番地の８ビットデータが
下位のデータバス５上に現われることになる。 次に、このEPROM9,10に従来の８ビットPROMライタを
用いてデータを書込む場合について説明する。この状態
においてまずBYTE信号を“H"レベルにする。この状態に
おいてはBYTE信号を受けるインバータ30出力が“L"レベ
ルとなるため、NANDゲート25,31出力はともに“H"レベ
ルとなり、トランスファゲート19,20はともにオフ状態
になる。今この場合においてデータを書込む場合には、
チップイネーブル信号▲▼が“L"、アウトプットイ
ネーブル信号▲▼が“H"レベルとなる。データをプ
ログラムする場合に、プログラム用高圧Vppは12.5Vにま
で昇圧され、かつ電源電圧Vccも6Vにまで昇圧される。
この状態において、今書込まれるべき８ビットのデータ
が偶数番地の場合、すなわち最下位アドレス信号A0が
“L"レベルにある場合について説明する。このとき、イ
ンバータ22出力は“H"、インバータ22出力は“L"とな
る。これによりNANDゲート27出力は“L"レベルとなり、
トランスファゲート16はオン状態となる。一方、インバ
ータ21,22出力は“L"レベルにあるため、NANDゲート23
出力は“H"レベルとなり、トランスファゲート15がオフ
状態となる。これによりデータ下位８ビットデータバス
５上に現われたデータはトランスファゲート16を介して
EPROM9のデータ入力端子63に書込まれることになる。一
方書込まれるべきアドレスが奇数番地すなわち最下位ア
ドレス信号AOが“H"レベルにある場合、バイトハイイネ
ーブル信号▲▼は“L"レベルとなる。バイト信号
BYTEが“H"レベルにあるため、インバータ30により、NA
NDゲート25,31出力はともに“H"となり、トランスファ
ゲート19,20はオフ状態にある。一方アドレス信号A0は
“L"レベルにあり、インバータ21出力は“L"にあるた
め、NANDゲート24出力は“H"、NANDゲート28出力は“L"
レベルとなる。これによりトランスファゲート17はオフ
状態、トランスファゲート18はオン状態となる。したが
ってこの状態では奇数番地の８ビットのデータが下位デ
ータバス5,トランスファゲート18を介して書込まれるこ
とになる。 プログラム禁止モードにおいてはデータ書込（プログ
ラムモード）と同様であるが、チップイネーブル信号▲
▼が“H"レベルのため、EPROM9,10はともに動作せ
ず、またアウトプットイネーブル信号▲▼も“H"レ
ベルのためデータの入出力は行なわれない。プログラム
ベリファイモード時は、アウトプットイネーブル信号▲
▼が“L"レベルのため、データ読出時と同様にし
て、既に書込まれたデータの読出が行なわれ、プログラ
ムされたデータの検証が行なわれる。これにより、従来
の８ビットPROMライタを用いて偶数番地および奇数番地
にBYTE信号レベルを切換えることによりデータを書込む
ことが可能となる。 また一方においては、BYTE信号を用いて８ビットアク
セスを指定することにより常に下位８ビットのデータバ
ス５上にのみデータが現われることになる。 なお、上述の構成では、BYTE信号を外部から与えた
が、第３図に示すように、プログラム用高圧Vppと基準
電圧Vref1とを比較する比較器91と、電源電圧Vccと基準
電圧Vref2とを比較する比較器92と比較器91,92出力を受
けるANDゲート93を設けてBYTE信号を発生すれば、プロ
グラム時には自動的に下位８ビットデータバス５のみを
用いてデータ書込を行なうことができる。 上述のメモリICは８ビットのEPROMを２個用いた場合
の構成を示すが、上述の構成に代えて16ビットのEPROM
を用いても上述の動作例と同様の動作を行なうことがで
きる。すなわち、第１図に示される構成において奇数番
地用EPROM10のデータ入出力端子73を上位の８ビットデ
ータ入出力端子と置き換えれば同一のデコーダ回路150,
200を用いて16ビットEPROMのメモリICを実現することが
できる。 第４図は16ビットのたとえばEPROMからなるメモリ素
子を用いて、16ビットCPUと接続した場合のシステム構
成の接続を示す図である。第４図の構成においては、16
ビットCPU1は15ビットのアドレスを入出力するアドレス
出力端子101と、下位８ビットのデータを入出力する下
位データ入出力端子102と、上位８ビットのデータを入
出力する上位８ビットデータ入出力端子103と、バイト
ハイイネーブル信号▲▼を出力するバイトハイイ
ネーブル端子104と、メモリを活性化するための信号イ
ネーブル信号を出力するイネーブル端子105と、メモ
リのリード／ライトサイクルを指定するR/信号出力端
子106とを備える。 一方、メモリIC100aはたとえば16ビットEPROMである
が、他の16ビットRAM等を用いて構成されてもよい16ビ
ットのメモリICであり、14ビットのアドレス信号A1〜A1
4を受けるアドレス入力端子201と、下位８ビットのデー
タを入出力するための下位データ入出力端子202と、偶
数番地と奇数番地とを指定する最下位アドレス信号A0を
受ける端子203と、上位８ビットデータを入出力するデ
ータ入出力端子204と、バイトハイイネーブル信号▲
▼を受けるバイトハイイネーブル入力端子205と、C
PUからのイネーブル信号を受けるためのちチップイネ
ーブル端子206と、CPU1からのR/信号を反転して受け
るアウトプットイネーブル端子207とを備える。この構
成においてはBYTE入力端子は接地電位にされている。こ
れによりメモリIC100aは16ビットでも８ビットでも動作
することができる構成となっている。なお、メモリIC10
0aがRAMの場合、EPROMにおけるプログラムモードが書込
モードに対応する。ただし、プログラム用高圧Vppは発
生されない。メモリICは第１図のデコーダ回路150,200
を内蔵している。 第５図は第４図に示される16ビットバスモード時にお
けるメモリICの動作の波形を示す図である。以下、第４
図および第５図を参照してこの発明の他の実施例である
16ビットメモリICを用いた際の動作について説明する。
この構成においてはBYTE信号が接地電位に接続されてお
り、BYTE信号が“L"にある。この場合、第１図を参照し
て説明したように、下位８ビットデータは常に下位８ビ
ットデータバス301上に現われ、上位８ビットデータは
上位８ビットデータバス302上に現われる構成となって
いる。すなわち上述の構成において、バイトハイイネー
ブル信号▲▼が“L"の16ビット単位アクセスを示
した場合には、アドレスバス303上には偶数のアドレス
信号が現われ、最下位アドレス信号A0は“L"レベルとな
る。イネーブル信号が立下がりメモリIC100aのチップ
イネーブル端子206が活性化されると、偶数番地に対応
するデータが下位８ビットデータバス301上に現われ、
奇数番地に対応する８ビットデータが上位８ビットデー
タバス302上に現われる。このときメモリIC100aにデー
タを書込むか否かはリードライト信号R/により選択さ
れる。アウトプットイネーブル端子207が“L"レベルの
場合は読出モードとなり、“H"レベルの場合には書込モ
ードとなる。この状態において、バイトハイイネーブル
信号▲▼が“H"で、アドレス信号A0が偶数番地を
指定した場合には下位８ビットデータバス301上に８ビ
ットのデータが読出されまたは書込まれ、逆の場合には
奇数番地の８ビットデータは上位８ビットデータバス30
2上に現われることになる。 第６図はCPU1のデータバスとして下位８ビットのみを
使用する８ビットバスモードの場合の接続を示す図であ
る。第６図においては、メモリIC100aのBYTE端子が電源
電位Vccに接続され、BYTE信号は“H"レベルにされる。
この場合においては、第１図を参照して説明したよう
に、最下位アドレス信号A0の“H"レベル、“L"レベルに
応じて偶数番地情報および奇数番地情報のいずれかが下
位８ビットデータバス301上に現われることになる。 第７図は第６図に示される８ビットバスモードにおけ
る動作を示す波形図である。第７図においては、イネー
ブル信号に応答して下位８ビットデータバス301上に
偶数番地または奇数番地データがアドレス信号A0〜A14
に応じて現われることになる。この構成においては、デ
ータバス301上に奇数番地データまたは偶数番地データ
のいずれかのみがアドレス信号A0に応じて現われること
になる。 上述の構成においては、EPROMのプログラムモード動
作をデータ書込動作に置き換えればRAMにも適用可能で
あるので、一般に16ビットメモリICを用いた場合のCPU
のレジスタとメモリICの16ビットデータとの関係を図に
ついて説明してみる。第８図は16ビットバスモード時の
メモリICに現われるデータとデータバスとの関係を示す
図である。第８図に示されるように、BYTE信号が“L"の
場合には、メモリICは、16ビットバスモードを有し、16
ビットでも８ビットでもデータを発生させることが可能
である。しかしながら、この場合には、上述の説明から
明らかなように偶数番地のデータD0〜D7は下位データバ
ス上に出力され、奇数番地データD8〜D15は上位８ビッ
トデータバス上に現われることになる。この状態におい
てたとえば８ビットのデータを指定する場合、▲
▼信号を“H"、最下位アドレス信号A0を“L"とすれば、
偶数番地のデータのみが下位データバス上に現われ、バ
イトハイイネーブル信号▲▼を“L"と設定しかつ
最下位アドレス信号A0を“H"とすれば、奇数番地データ
のみが上位データバス上に現われることになる。この場
合においては、従来の構成と同様にしてCPU内のレジス
タとは１対１の書込み／読出しが行なわれることにな
る。すなわち上位データバスは上位レジスタに接続さ
れ、下位データバスは下位レジスタに接続される構成と
なる。 第９図はこの発明によるメモリICを８ビットバスモー
ドで使用した場合の番地と情報が現われるデータバスの
関係を示す図である。この場合、BYTE信号は“H"にされ
る。これにより８ビットバスモードとなりかつ下位８ビ
ットデータバスのみが使用されることになる。したがっ
て、この場合においてはバイトハイイネーブル信号▲
▼にかかわらず、最下位アドレス信号A0が“L"の偶
数番地を示せば偶数番地データが下位データバス上に現
われることになり、最下位アドレス信号A0が奇数番地を
示す“H"レベルにあれば、奇数番地データ入出力端子が
下位データバスと接続されることになる。これにより常
に下位データバスのみを用いて偶数番地および奇数番地
のいずれにもアクセスすることが可能となる。 第10図、第11図は８ビットバスモード時におけるCPU
内のレジスタとメモリICの奇数／偶数番地との関係を示
す図である。今第10図に示すように、BYTE信号が“H"に
あり、８ビットバスモードである場合において、アドレ
ス信号A0が奇数を示す“1"（“H"）の場合には、奇数番
地情報がCPU内の下位のレジスタに転送されることにな
る。勿論、この逆の動作も可能となる。すなわちCPU内
のレジスタのうち下位のレジスタとメモリIC内の奇数番
地とが接続されることになる。 次に第11図に示すように、BYTE信号が“H"の場合に、
偶数番地を指定すれば、すなわち最下位アドレス信号A0
が“0"（“L"）レベルにある場合には、偶数番地が下位
データバスを介してCPU内の下位レジスタと接続される
構成となる。これにより８ビットのデータのみが必要と
なる場合に交換命令等を用いることなくすぐに下位の８
ビットレジスタにアクセスして読出し／書込みを行なう
ことができる。したがって、データ処理速度は、交換命
令等を用いて上位レジスタの内容を下位レジスタへ転送
する必要がないので、従来に比べて大幅に速くすること
が可能となる。 なお、上記実施例においては、CPUを16ビット構成と
し、８ビットでも16ビットでもアクセスすることが可能
であるとして説明したが、用いられるCPUはこれに限定
されず、32ビット構成のものでも64ビット構成のもので
もさらに多数ビット構成のものであってもよく、メモリ
ICが、CPUの最小アクセス単位のビット数でアクセス可
能なものであれば常に上記実施例と同様の効果を得るこ
とが可能となる。また、用いられる記憶素子としてはEP
ROM、RAMのほかの他の記憶素子を用いても上記実施例と
同様の効果を得ることが可能となる。 さらに、上記実施例ではBYTE信号を“H"または“L"に
固定としたが、これはCPUから処理内容に応じて与える
構成としてもよい。 ［発明の効果］ 以上のようにこの発明によれば最小2nビット単位でア
クセス可能な2m（ｍ＞ｎ）ビット構成のCPUと2nビット
単位でアクセスすることが可能なメモリICとからなるシ
ステムにおいて、2nビット単位でアクセスする際に、上
位番地活性化信号（上位ビット有効指示信号）およびバ
ス選択信号（使用バス幅指定信号）に応答して選択的に
下位の2nビットのデータバスのみを用いてCPUメモリIC
とを接続することを可能としているので、必要に応じて
所望のメモリICの番地をCPU内の下位レジスタに接続す
ることができ、データ処理の上で交換命令等を用いる必
要がなく高速でデータ処理を行なうことが可能となる。
また、2nビット構成のメモリを用いても、上位2nビット
のデータを上位データバスまたは下位データバスのいず
れにも選択的に出力することができるので、16、32など
の2mビット構成のCPUに用いても何ら問題なく動作させ
ることができる。 またメモリICが８ビット構成のEPROMの複数個からな
る場合には、常にプログラム時には下位の８ビットデー
タバスのみを用いてプログラムすることが可能となるの
で、従来の８ビットPROMライタを用いてデータを書込む
ことができ、データも偶数番地、奇数番地の対応関係を
間違うことがなく、常に対となる情報を記憶するEPROM
を得ることができる。また、このような構成とすること
により、従来の８ビットCPUで用いられているデータベ
ースとなるデータを記憶する８ビットメモリ素子を上位
の16ビットなどのCPUにも用いることができ、従来技術
との連続性を保ちながら高位のマイクロコンピュータを
利用することができ、既存のコンピュータシステムの高
性能化を容易に実現することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるメモリICの構成の一
例を示す図である。第２図は第１図に示されるメモリ素
子の動作モードと端子に印加される電圧との関係を示す
図である。第３図は第１図の構成において用いられるBY
TE信号発生回路の他の構成を示す図である。第４図は16
ビットバスモードを用いた際における16ビットCPUと16
ビットメモリICとの接続の構成を示す図である。第５図
は第４図に示されるシステム構成におけるデータの読出
し／書込みタイミングを示す図である。第６図は16ビッ
トメモリICを８ビットバスモードで使用した際のCPUと
メモリICとの接続構成を示す図である。第７図は、第６
図に示される構成におけるデータ読出し／書込み動作を
示す信号波形図である。第８図は16ビットバスモード時
におけるメモリ番地とデータバスとの関係を示す図であ
る。第９図は８ビットバスモードにおけるメモリ番地と
データバスとの関係を示す図である。第10図，第11図
は、８ビットバスモードにおけるメモリ番地とCPU内レ
ジスタとの対応関係を示す図である。第12図は従来の16
ビットCPUと８ビットEPROMを用いたシステム構成の一例
を示す図である。第13図は第12図に示されるメモリシス
テムのデータ読出時における動作を示す波形図である。
第14図は従来の16ビットCPUと16ビットEPROMとを用いて
コンピュータシステムを構成した場合の接続の一例を示
す図であ。第15図は第14図に示される16ビットEPROMを
用いた際のデータの読出時における動作を示す波形図で
ある。第16図は従来の16ビットメモリシステムにおける
メモリ番地とデータバスとの対応関係を示す図である。
第17図は従来の16ビットCPUにおけるメモリ番地とCPU内
レジスタとの対応関係を示す図である。 図において、１はCPU、４はアドレスバス、５は下位デ
ータバス、11はチップイネーブル入力端子、12はアウト
プットイネーブル端子、14はBYTE端子、６は上位８ビッ
トデータバス、７はバイトハイイネーブル信号（▲
▼信号）入力端子、９は偶数番地用EPROM、10は偶数
番地用EPROM、63,73はデータ入出力端子、100はメモリI
C、150はデコーダ回路、200はデコーダ回路、101はアド
レス出力端子、102は下位データ入出力端子、103は上位
データ入出力端子、104は▲▼信号出力端子、105
はイネーブル信号出力端子、106はリード／ライト信号
出力端子、61,71,201はアドレス入力端子、202は下位デ
ータ入出力端子、203は偶数／奇数指定アドレス入力端
子、204は上位データ入出力端子、205は▲▼信号
入力端子、206はチップイネーブル信号入力端子、207は
アウトプットイネーブル信号入力端子である。 なお、図中、同一符号は同一または相当部分を示す。
例を示す図である。第２図は第１図に示されるメモリ素
子の動作モードと端子に印加される電圧との関係を示す
図である。第３図は第１図の構成において用いられるBY
TE信号発生回路の他の構成を示す図である。第４図は16
ビットバスモードを用いた際における16ビットCPUと16
ビットメモリICとの接続の構成を示す図である。第５図
は第４図に示されるシステム構成におけるデータの読出
し／書込みタイミングを示す図である。第６図は16ビッ
トメモリICを８ビットバスモードで使用した際のCPUと
メモリICとの接続構成を示す図である。第７図は、第６
図に示される構成におけるデータ読出し／書込み動作を
示す信号波形図である。第８図は16ビットバスモード時
におけるメモリ番地とデータバスとの関係を示す図であ
る。第９図は８ビットバスモードにおけるメモリ番地と
データバスとの関係を示す図である。第10図，第11図
は、８ビットバスモードにおけるメモリ番地とCPU内レ
ジスタとの対応関係を示す図である。第12図は従来の16
ビットCPUと８ビットEPROMを用いたシステム構成の一例
を示す図である。第13図は第12図に示されるメモリシス
テムのデータ読出時における動作を示す波形図である。
第14図は従来の16ビットCPUと16ビットEPROMとを用いて
コンピュータシステムを構成した場合の接続の一例を示
す図であ。第15図は第14図に示される16ビットEPROMを
用いた際のデータの読出時における動作を示す波形図で
ある。第16図は従来の16ビットメモリシステムにおける
メモリ番地とデータバスとの対応関係を示す図である。
第17図は従来の16ビットCPUにおけるメモリ番地とCPU内
レジスタとの対応関係を示す図である。 図において、１はCPU、４はアドレスバス、５は下位デ
ータバス、11はチップイネーブル入力端子、12はアウト
プットイネーブル端子、14はBYTE端子、６は上位８ビッ
トデータバス、７はバイトハイイネーブル信号（▲
▼信号）入力端子、９は偶数番地用EPROM、10は偶数
番地用EPROM、63,73はデータ入出力端子、100はメモリI
C、150はデコーダ回路、200はデコーダ回路、101はアド
レス出力端子、102は下位データ入出力端子、103は上位
データ入出力端子、104は▲▼信号出力端子、105
はイネーブル信号出力端子、106はリード／ライト信号
出力端子、61,71,201はアドレス入力端子、202は下位デ
ータ入出力端子、203は偶数／奇数指定アドレス入力端
子、204は上位データ入出力端子、205は▲▼信号
入力端子、206はチップイネーブル信号入力端子、207は
アウトプットイネーブル信号入力端子である。 なお、図中、同一符号は同一または相当部分を示す。
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フロントページの続き
(56)参考文献 特開 昭58−50693（ＪＰ，Ａ)
特開 昭56−90356（ＪＰ，Ａ)
特開 昭62−57043（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．最小2n（ｎは整数）ビット単位でアクセス可能であ
り、かつ2nビットの下位ビット群と2nビットの上位ビッ
ト群とを含む2m（ｍ＞ｎ、ｍは整数）ビットの内部デー
タ出力ノードを有し、かつ複数のメモリセルを有するメ
モリアレイ、 互いに並列に設けられる下位ビットデータ出力端子およ
び上位ビットデータ出力端子を含む2mビットのデータ出
力端子、 アドレス信号に含まれる特定のアドレス信号を下位ビッ
ト群／上位ビット群指定信号として受け、該特定のアド
レス信号が下位ビット群を指定するとき、前記下位ビッ
ト群の内部データ出力ノードを前記下位ビットデータ出
力端子に接続する第１の接続手段、 前記アドレス信号と独立に与えられる使用バス幅指定信
号が前記2nビットを示し、かつ前記特定のアドレス信号
が上位ビット群を指定するとき、前記上位ビット群の内
部データ出力ノードを前記下位ビットデータ出力端子に
接続する第２の接続手段、および 前記アドレス信号と独立に与えられるバイトハイイネー
ブル信号が活性状態にあり、かつ前記使用バス幅指定信
号が２・2nビットのビット数を示すとき、前記上位ビッ
ト群の内部データ出力ノードを前記上位ビットデータ出
力端子に接続する第３の接続手段を備え、 前記特定のアドレス信号は、前記使用バス幅指定信号の
指定するバス幅にかかわらず、予め固定的に定められた
アドレス信号であり、これにより前記メモリアレイへ
は、使用されるバス幅にかかわらず残りのアドレス信号
がアドレス指定のために与えられ、該与えられたアドレ
ス信号に従ってメモリセルの選択が行なわれる、メモリ
IC。 ２．前記ｍおよびｎは、ｍ＝２・ｎの関係を満足する、
特許請求の範囲第１項記載のメモリIC。 ３．前記特定のアドレス信号は１ビットのアドレス信号
で与えられ、前記特定のアドレス信号が第１の論理レベ
ルのとき前記下位ビット群が指定され、かつ前記上位ビ
ット群は非選択状態に設定され、かつ前記特定のアドレ
ス信号が前記第１の論理レベルと補の関係にある第２の
論理レベルのとき、前記下位ビット群が非選択状態とさ
れかつ前記上位ビット群が選択される、特許請求の範囲
第１項または第２項に記載のメモリIC。 ４．前記データ出力端子は、書込データを入力するデー
タ入力端子としても用いられる、特許請求の範囲第１項
ないし第３項のいずれかに記載のメモリIC。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235322A JP2974071B2 (ja) | 1987-09-17 | 1987-09-17 | メモリｉｃ |
| DE19883831530 DE3831530A1 (de) | 1987-09-17 | 1988-09-16 | Datenverarbeitungsschaltung zum verarbeiten von daten mit verschiedenen bitlaengen |
| US07/579,230 US5243701A (en) | 1987-09-17 | 1990-09-06 | Method of and system for processing data having bit length variable with modes of operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235322A JP2974071B2 (ja) | 1987-09-17 | 1987-09-17 | メモリｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476486A JPS6476486A (en) | 1989-03-22 |
| JP2974071B2 true JP2974071B2 (ja) | 1999-11-08 |
Family
ID=16984390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235322A Expired - Fee Related JP2974071B2 (ja) | 1987-09-17 | 1987-09-17 | メモリｉｃ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2974071B2 (ja) |
| DE (1) | DE3831530A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410144A (ja) * | 1990-04-27 | 1992-01-14 | Matsushita Electric Ind Co Ltd | データ転送回路 |
| JPH08212132A (ja) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | 記憶装置 |
| KR101249251B1 (ko) | 2006-01-04 | 2013-04-01 | 삼성전자주식회사 | 플래시 메모리 컨트롤러 |
| JP2010027202A (ja) * | 2009-10-30 | 2010-02-04 | Renesas Technology Corp | 磁性体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850693A (ja) * | 1981-09-18 | 1983-03-25 | Omron Tateisi Electronics Co | メモリシステムのメモリアクセス方法 |
| JPS6257043A (ja) * | 1985-09-06 | 1987-03-12 | Nec Corp | メモリ回路 |
-
1987
- 1987-09-17 JP JP62235322A patent/JP2974071B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-16 DE DE19883831530 patent/DE3831530A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476486A (en) | 1989-03-22 |
| DE3831530A1 (de) | 1989-03-30 |
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Legal Events
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|---|---|---|---|
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