JPH0410144A - データ転送回路 - Google Patents
データ転送回路Info
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- JPH0410144A JPH0410144A JP2113430A JP11343090A JPH0410144A JP H0410144 A JPH0410144 A JP H0410144A JP 2113430 A JP2113430 A JP 2113430A JP 11343090 A JP11343090 A JP 11343090A JP H0410144 A JPH0410144 A JP H0410144A
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- WBMKMLWMIQUJDP-STHHAXOLSA-N (4R,4aS,7aR,12bS)-4a,9-dihydroxy-3-prop-2-ynyl-2,4,5,6,7a,13-hexahydro-1H-4,12-methanobenzofuro[3,2-e]isoquinolin-7-one hydrochloride Chemical compound Cl.Oc1ccc2C[C@H]3N(CC#C)CC[C@@]45[C@@H](Oc1c24)C(=O)CC[C@@]35O WBMKMLWMIQUJDP-STHHAXOLSA-N 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサ等の半導体集積回路に
おけるレジスタおよびＲＡＭ間のデータ転送に用いられ
るデータ転送回路に関するものである。
おけるレジスタおよびＲＡＭ間のデータ転送に用いられ
るデータ転送回路に関するものである。
マイクロプロセンサには、演算精度を向上させるため、
レジスタのビット長（１ワードに含まれるビット数、）
をＲＡＭおよびデータバスのビット長より長くしたもの
がある。
レジスタのビット長（１ワードに含まれるビット数、）
をＲＡＭおよびデータバスのビット長より長くしたもの
がある。
このようなレジスタからＲＡＭへデータを転送する場合
、２マシン・サイクル以上必要となり、またＲＡＭから
レジスタヘデータを転送する場合も２マシン・サイクル
以上必要となっている。
、２マシン・サイクル以上必要となり、またＲＡＭから
レジスタヘデータを転送する場合も２マシン・サイクル
以上必要となっている。
以下ＲＡＭおよびレジスタ（レジスタのビット長はＲＡ
Ｍのビット長よりも長い、、）間でデータを相互に転送
するための従来のデータ転送回路を第２図を参照して説
明する。
Ｍのビット長よりも長い、、）間でデータを相互に転送
するための従来のデータ転送回路を第２図を参照して説
明する。
第２図は従来のデータ転送回路を示すブロック図である
。
。
第２図において、１００は、例えばビット長が１６ヒ゛
ントのレジスタで、ビット長が８ヒ゛７トである上位８
ビツト用レジスタ１０１とビット長が８ピントである下
位８ビツト用レジスタ１０２とからなる。ＷＴＥＮＯは
上位８ビツト用レジスタ１０１の書き込み信号、ＷＴＥ
ＮＩは下位８ビツト用レジスタ１０２の書き込み信号、
２００は上位８ビツト用レジスタ１０１の出力データお
よび下位８ビツト用レジスタ１０２の出力データのうち
の一方を選択してデータバスＤＢ、へのせるマルチプレ
クサ、３００はデータ（８ビツト長）を蓄えるＲＡＭ、
Ｃ０ＮＴＯはマルチフレフサ２ｏ２ノコントロール信号
、Ａ０〜ＡＸはＲＡＭ３ｏＯのアドレスである。
ントのレジスタで、ビット長が８ヒ゛７トである上位８
ビツト用レジスタ１０１とビット長が８ピントである下
位８ビツト用レジスタ１０２とからなる。ＷＴＥＮＯは
上位８ビツト用レジスタ１０１の書き込み信号、ＷＴＥ
ＮＩは下位８ビツト用レジスタ１０２の書き込み信号、
２００は上位８ビツト用レジスタ１０１の出力データお
よび下位８ビツト用レジスタ１０２の出力データのうち
の一方を選択してデータバスＤＢ、へのせるマルチプレ
クサ、３００はデータ（８ビツト長）を蓄えるＲＡＭ、
Ｃ０ＮＴＯはマルチフレフサ２ｏ２ノコントロール信号
、Ａ０〜ＡＸはＲＡＭ３ｏＯのアドレスである。
このように構成された従来のデータ転送回路の動作を以
下説明する。
下説明する。
先ずレジスタ１００からＲＡＭ３００ヘデータを転送す
る場合を説明する。
る場合を説明する。
第１のマシン・サイクルでは、コントロール信号Ｃ０Ｎ
ＴＯは”ハイレベル”の状態であり、マルチプレクサ２
００は入力Ａを選択する。したがって、上位８ビツト用
レジスタ１０１の出力データがマルチプレクサ２００を
介してデータバスＤＢ、にのせられ、ＲＡＭ３００のア
ドレスＡ０〜八〇で指定される場所に書き込まれる。
ＴＯは”ハイレベル”の状態であり、マルチプレクサ２
００は入力Ａを選択する。したがって、上位８ビツト用
レジスタ１０１の出力データがマルチプレクサ２００を
介してデータバスＤＢ、にのせられ、ＲＡＭ３００のア
ドレスＡ０〜八〇で指定される場所に書き込まれる。
第２のマシン・サイクルでは、コントロール信号ＣＯＮ
Ｔ Ｏは゛ローレベル”の状態であり、マルチプレクサ
２００は入力Ｂを選択する。したがって、下位８ビツト
用レジスタ１０２の出力データがマルチプレクサ２００
を介してデータバスＤＢにのせられ、ＲＡＭ３００のア
ドレスＡ０〜Ａ。
Ｔ Ｏは゛ローレベル”の状態であり、マルチプレクサ
２００は入力Ｂを選択する。したがって、下位８ビツト
用レジスタ１０２の出力データがマルチプレクサ２００
を介してデータバスＤＢにのせられ、ＲＡＭ３００のア
ドレスＡ０〜Ａ。
で指定される場所に書き込まれる。
このように、第１のマシン・サイクルで上位８ピント用
レジスタ１０１の出力データがＲＡＭ３００に書き込ま
れ、第２のマシン・サイクルで下位８ビツト用レジスタ
１０２の出力データがＲＡＭ３００に書き込まれる。し
たがって、レジスタ１００からＲＡＭ３００ヘデータを
転送する際、２マシン・サイクルが必要となる。
レジスタ１０１の出力データがＲＡＭ３００に書き込ま
れ、第２のマシン・サイクルで下位８ビツト用レジスタ
１０２の出力データがＲＡＭ３００に書き込まれる。し
たがって、レジスタ１００からＲＡＭ３００ヘデータを
転送する際、２マシン・サイクルが必要となる。
なお、第１のマシン・サイクルでＲＡＭ３００に書き込
まれるデータのアドレスと、第２のマシン・サイクルで
ＲＡＭ３００に書き込まれるデータのアドレスは、互い
に異なったアドレスとすることが必要となる。
まれるデータのアドレスと、第２のマシン・サイクルで
ＲＡＭ３００に書き込まれるデータのアドレスは、互い
に異なったアドレスとすることが必要となる。
次にＲＡＭ３００からレジスタ１００へデータを転送す
る場合を説明する。
る場合を説明する。
第１のマシン・サイクルでは、ＲＡＭ３００のアドレス
Ａ０〜Ａ、が上位８ビツト用レジスタ１０１のデータを
格納したアドレスに設定され、ＲＡＭ３００のデータが
データバスＤＢ、にのせられる。
Ａ０〜Ａ、が上位８ビツト用レジスタ１０１のデータを
格納したアドレスに設定され、ＲＡＭ３００のデータが
データバスＤＢ、にのせられる。
この際、下位８ピント用レジスタ１０２の書き込み信号
ＷＥＮＴｌを″ローレベル”の状態とし、上位８ビツト
用レジスタ１０１の書き込み信号ＷＥＮＴＯを”ハイレ
ベル゛の状態とすることで、ＲＡＭ３００から読み出さ
れたデータは、データバスＤ−Ｂ、を介して上位８ピン
ト用レジスタ１０１のみに書き込まれる。
ＷＥＮＴｌを″ローレベル”の状態とし、上位８ビツト
用レジスタ１０１の書き込み信号ＷＥＮＴＯを”ハイレ
ベル゛の状態とすることで、ＲＡＭ３００から読み出さ
れたデータは、データバスＤ−Ｂ、を介して上位８ピン
ト用レジスタ１０１のみに書き込まれる。
第２のマシン・サイクルでは、ＲＡＭ３００のアドレス
Ａ０〜Ａ、が下位８ビツト用レジスタ１０２のデータを
格納したアドレスに設定され、データがデータバスＤＢ
、にのせられる。
Ａ０〜Ａ、が下位８ビツト用レジスタ１０２のデータを
格納したアドレスに設定され、データがデータバスＤＢ
、にのせられる。
この際、上位８ピント用レジスタ１０１の書き込み信号
ＷＥＮＴＯを”ローレベル”の状態とし、下位８ビツト
用レジスタ１０２の書き込み信号ＷＥＮＴＩを”ハイレ
ベル゛°の状態とすることで、ＲＡＭ３００から読み出
されたデータは、データバスＤＢ、を介して下位８ピン
ト用レジスタ１０２のみに書き込まれる。
ＷＥＮＴＯを”ローレベル”の状態とし、下位８ビツト
用レジスタ１０２の書き込み信号ＷＥＮＴＩを”ハイレ
ベル゛°の状態とすることで、ＲＡＭ３００から読み出
されたデータは、データバスＤＢ、を介して下位８ピン
ト用レジスタ１０２のみに書き込まれる。
このように第１のマシン・サイクルでは、ＲＡＭ３００
から読み出されたデータが上位８ビツト用レジスタ１０
１に書き込まれ、また第２のマシン・サイクルでは、Ｒ
ＡＭ３００から読み出されたデータが下位８ピント用レ
ジスタ１０２に書き込まれる。したがって、ＲＡＭ３０
０からレジスタ１００にデータを転送する場合も、２マ
シン・サイクルが必要となる。
から読み出されたデータが上位８ビツト用レジスタ１０
１に書き込まれ、また第２のマシン・サイクルでは、Ｒ
ＡＭ３００から読み出されたデータが下位８ピント用レ
ジスタ１０２に書き込まれる。したがって、ＲＡＭ３０
０からレジスタ１００にデータを転送する場合も、２マ
シン・サイクルが必要となる。
上述のように、従来のデータ転送回路を用いて、レジス
タ１００からＲＡＭ３００ヘデータを転送する場合、な
らびにＲＡＭ３００からレジスタ１００ヘデータを転送
する場合には、各々２マシン・サイクル以上必要となり
、レジスタ１００とＲＡＭ３００との間でデータを高速
に転送することができないという問題があった。
タ１００からＲＡＭ３００ヘデータを転送する場合、な
らびにＲＡＭ３００からレジスタ１００ヘデータを転送
する場合には、各々２マシン・サイクル以上必要となり
、レジスタ１００とＲＡＭ３００との間でデータを高速
に転送することができないという問題があった。
この発明の目的は、上記問題点に鑑み、レジスタとＲＡ
Ｍ間とのデータ転送を高速に行うことができるデータ転
送回路を提供することである。
Ｍ間とのデータ転送を高速に行うことができるデータ転
送回路を提供することである。
請求項（１）記載のデータ転送回路は、ビット長がｎ＋
α（ｎ≧α）ビットであるレジスタと、ビット長がｎピ
ントである第１および第２のデータバスと、ビット長が
ｎビットであり、アドレスにより複数個に分割したＲＡ
Ｍと、この複数個に分割したＲＡＭのうちの２個のＲＡ
Ｍを同時に選択゛するアドレスコントロール回路と、第
１および第２のデータバス上のデータのうちの一方を選
択し、ＲＡＭに入力するマルチプレクサとを備え、レジ
スタからＲＡＭにデータを転送する際、レジスタのデー
タを上位ビットデータと下位ビットデータとに分割し、
各々のデータを第１および第２のデータバスにのせ、ア
ドレスコントロール回路により複数個に分割したＲＡＭ
のうちの２個のＲＡＭを同時に選択し、選択した一方の
ＲＡＭに第１および第２のデータバスのうち一方のデー
タバス上のデータを書き込むと同時に、選択した他方の
ＲＡＭに第１および第２のデータバスのうちの他方のデ
ータバス上のデータを書き込むようにしたことを特徴と
する 請求項（２）記載のデータ転送回路は、ビット長がｎビ
ット以下である上位ｎピント用レジスタおよびビット長
がｎビット以下である下位ｎビット用レジスタから構成
され、かつ全ビット長がｎ＋αビｙト（ｎ≧α）である
レジスタと、ビット長がｎビ、トである第１および第２
のデータバスと、ビット長がｎビットであり、アドレス
により分割した複数個のＲＡＭと、この複数個のＲＡＭ
のうちの２個のＲＡＭを同時に選択するアドレスコント
ロール回路と、第１および第２のデータバス上のデータ
のうちの一方を選択し、レジスタに入力するマルチプレ
クサとを備え、 ＲＡＭからレジスタにデータを転送する際、アドレスコ
ントロール回路により複数個のＲＡＭのうちの２個のＲ
ＡＭを同時に選択し、この選択した２個のＲＡＭの各々
の出力データを第１および第２のデータバスにのせ、レ
ジスタの上位ｎビノト用レジスタに第１および第２のデ
ータバスのうちの一方のデータバス上のデータを書き込
むと同時に、下位ｎビット用レジスタに第１および第２
のデータバスのうちの他方のデータバス上のデータを書
き込むようにしたことを特徴とする。
α（ｎ≧α）ビットであるレジスタと、ビット長がｎピ
ントである第１および第２のデータバスと、ビット長が
ｎビットであり、アドレスにより複数個に分割したＲＡ
Ｍと、この複数個に分割したＲＡＭのうちの２個のＲＡ
Ｍを同時に選択゛するアドレスコントロール回路と、第
１および第２のデータバス上のデータのうちの一方を選
択し、ＲＡＭに入力するマルチプレクサとを備え、レジ
スタからＲＡＭにデータを転送する際、レジスタのデー
タを上位ビットデータと下位ビットデータとに分割し、
各々のデータを第１および第２のデータバスにのせ、ア
ドレスコントロール回路により複数個に分割したＲＡＭ
のうちの２個のＲＡＭを同時に選択し、選択した一方の
ＲＡＭに第１および第２のデータバスのうち一方のデー
タバス上のデータを書き込むと同時に、選択した他方の
ＲＡＭに第１および第２のデータバスのうちの他方のデ
ータバス上のデータを書き込むようにしたことを特徴と
する 請求項（２）記載のデータ転送回路は、ビット長がｎビ
ット以下である上位ｎピント用レジスタおよびビット長
がｎビット以下である下位ｎビット用レジスタから構成
され、かつ全ビット長がｎ＋αビｙト（ｎ≧α）である
レジスタと、ビット長がｎビ、トである第１および第２
のデータバスと、ビット長がｎビットであり、アドレス
により分割した複数個のＲＡＭと、この複数個のＲＡＭ
のうちの２個のＲＡＭを同時に選択するアドレスコント
ロール回路と、第１および第２のデータバス上のデータ
のうちの一方を選択し、レジスタに入力するマルチプレ
クサとを備え、 ＲＡＭからレジスタにデータを転送する際、アドレスコ
ントロール回路により複数個のＲＡＭのうちの２個のＲ
ＡＭを同時に選択し、この選択した２個のＲＡＭの各々
の出力データを第１および第２のデータバスにのせ、レ
ジスタの上位ｎビノト用レジスタに第１および第２のデ
ータバスのうちの一方のデータバス上のデータを書き込
むと同時に、下位ｎビット用レジスタに第１および第２
のデータバスのうちの他方のデータバス上のデータを書
き込むようにしたことを特徴とする。
請求項（１）記載の構成によれば、レジスタのデータを
上位ビットデータと下位ビットデータとに分割し、各々
のデータを第１および第２のデータバスにのせ、アドレ
スコントロール回路により複数個に分割したＲＡＭのう
ちの２個のＲＡＭを同時に選択し、選択した一方のＲＡ
Ｍに第１および第２のデータバスのうちの一方のデータ
バス上のデータを書き込むことと同時に、選択した他方
のＲＡＭに第１および第２のデータバスのうち他方のデ
ータバス上のデータを書き込むことにより、１マシン・
サイクルでレジスタからＲＡＭへデータを転送すること
ができる。
上位ビットデータと下位ビットデータとに分割し、各々
のデータを第１および第２のデータバスにのせ、アドレ
スコントロール回路により複数個に分割したＲＡＭのう
ちの２個のＲＡＭを同時に選択し、選択した一方のＲＡ
Ｍに第１および第２のデータバスのうちの一方のデータ
バス上のデータを書き込むことと同時に、選択した他方
のＲＡＭに第１および第２のデータバスのうち他方のデ
ータバス上のデータを書き込むことにより、１マシン・
サイクルでレジスタからＲＡＭへデータを転送すること
ができる。
請求項（２）記載の構成によれば、レジスタを上位ｎビ
ット用レジスタと下位ｎビット用レジスタとで構成し、
アドレスコントロール回路により複数個二二分割したＲ
ＡＭのうちの２個のＲＡＭを同時５二選択し、この選択
した２個のＲＡＭの各々の出力データを第１および第２
のデータバスにのせ、第１および第２のデータバスのう
ち一方のデータバス上のデータを上位ｎピント用レジス
タに書き込むと同時に、第１および第２のデータバスの
うちの他方のデータバス上のデータを下位ｎビット用レ
ジスタに書き込むことにより、ｌマシン・サイクルでＲ
ＡＭからレジスタヘデータを転送する二とができる。
ット用レジスタと下位ｎビット用レジスタとで構成し、
アドレスコントロール回路により複数個二二分割したＲ
ＡＭのうちの２個のＲＡＭを同時５二選択し、この選択
した２個のＲＡＭの各々の出力データを第１および第２
のデータバスにのせ、第１および第２のデータバスのう
ち一方のデータバス上のデータを上位ｎピント用レジス
タに書き込むと同時に、第１および第２のデータバスの
うちの他方のデータバス上のデータを下位ｎビット用レ
ジスタに書き込むことにより、ｌマシン・サイクルでＲ
ＡＭからレジスタヘデータを転送する二とができる。
この発明の一実施例を第１図に基づいて説明する。
第１図はこの発明の一実施例のデータ転送回路を示すブ
ロンク図である。
ロンク図である。
第１図において、１００は、ビット長が１６ビノトのレ
ジスタで、ビット長が８ビツトの上位８ビツト用レジス
タ１０１とビット長が８ピントの下位８ビツト用レジス
タ１０２とからなる。ＷＴＥＮＯは上位８ビツト用レジ
スタ１０１の書き込み信号、ＷＴＥＮＩは下位８ビツト
用レジスタ１０２の書き込み信号である。ＤＢ＋ 、Ｄ
Ｂ２は各々独立したデータバスである。２０１は下位８
ビツト用レジスタ１０２に書き込むデータをデータバス
ＤＢ、およびデータバスＤＢ、から選択するマルチプレ
クサである。３０１は奇数アドレスのみ設定できるＲＡ
Ｍ、３０２は偶数アドレスのみ設定できるＲＡＭ、２０
２はＲＡＭ３０２に入力するデータをデータバスＤＢ、
およびデータバスＤＢ２から選択するマルチプレクサで
ある。４０１はＲＡＭ３０１のアドレスをコントロール
するＮＯＲ回路（アドレスコントロール回路）、４０２
はＲＡＭ３０２のアドレスをコントロールするＮＯＲ回
路（アドレスコントロール回ｉ１）、−ＣＯＮＴｌはマ
ルチプレクサ２０１，２０２およびＲＡＭ３０１．３０
２のコントロール信号である。Ａ０〜Ａ８はアドレスバ
ス（図示せず）にのせられるアドレスであり、アドレス
Ａ０〜Ａ、のうち最下位以外のアドレスＡ１〜Ａ、がＲ
Ａ Ｍ２Ｏ３，３０２に対して、共通にアドレス入力と
して加えられ、アドレスＡ０〜Ａ、のうちの最下位のア
ドレスＡ０の反転信号かコントロール信号Ｃ０ＮＴ１と
とも５二ＮＯＲ回路４０１を介してＲＡＭ３０１に入力
され、またアドレスＡ。の信号がＮＯＲ回路４０２を介
してＲＡＭ３０２に入力される。
ジスタで、ビット長が８ビツトの上位８ビツト用レジス
タ１０１とビット長が８ピントの下位８ビツト用レジス
タ１０２とからなる。ＷＴＥＮＯは上位８ビツト用レジ
スタ１０１の書き込み信号、ＷＴＥＮＩは下位８ビツト
用レジスタ１０２の書き込み信号である。ＤＢ＋ 、Ｄ
Ｂ２は各々独立したデータバスである。２０１は下位８
ビツト用レジスタ１０２に書き込むデータをデータバス
ＤＢ、およびデータバスＤＢ、から選択するマルチプレ
クサである。３０１は奇数アドレスのみ設定できるＲＡ
Ｍ、３０２は偶数アドレスのみ設定できるＲＡＭ、２０
２はＲＡＭ３０２に入力するデータをデータバスＤＢ、
およびデータバスＤＢ２から選択するマルチプレクサで
ある。４０１はＲＡＭ３０１のアドレスをコントロール
するＮＯＲ回路（アドレスコントロール回路）、４０２
はＲＡＭ３０２のアドレスをコントロールするＮＯＲ回
路（アドレスコントロール回ｉ１）、−ＣＯＮＴｌはマ
ルチプレクサ２０１，２０２およびＲＡＭ３０１．３０
２のコントロール信号である。Ａ０〜Ａ８はアドレスバ
ス（図示せず）にのせられるアドレスであり、アドレス
Ａ０〜Ａ、のうち最下位以外のアドレスＡ１〜Ａ、がＲ
Ａ Ｍ２Ｏ３，３０２に対して、共通にアドレス入力と
して加えられ、アドレスＡ０〜Ａ、のうちの最下位のア
ドレスＡ０の反転信号かコントロール信号Ｃ０ＮＴ１と
とも５二ＮＯＲ回路４０１を介してＲＡＭ３０１に入力
され、またアドレスＡ。の信号がＮＯＲ回路４０２を介
してＲＡＭ３０２に入力される。
このように構成したデータ転送回路の動作を以下説明す
る。
る。
まずレジスタ１００からＲＡＭ３０１およびＲＡＭ３０
２へデータを転送する場合を説明する。
２へデータを転送する場合を説明する。
レジスタ１００からＲＡＭ３０１およびＲＡＭ３０２へ
のデータ転送サイクルでは、コントロール信号Ｃ０ＮＴ
ｌを°゛ハイレベル゛状態とする。
のデータ転送サイクルでは、コントロール信号Ｃ０ＮＴ
ｌを°゛ハイレベル゛状態とする。
したがってマルチプレクサ２０２は、データバスＤ Ｂ
Ｚ上のデータを選択し、ＲＡＭ３０２へ出力する。ま
たアドレスコントロール回路となるＮＯＲ回路４０１，
４０２のコントロール信号Ｃ０ＮＴｌを“ハイレベル”
の状態とし、アドレスＡ。
Ｚ上のデータを選択し、ＲＡＭ３０２へ出力する。ま
たアドレスコントロール回路となるＮＯＲ回路４０１，
４０２のコントロール信号Ｃ０ＮＴｌを“ハイレベル”
の状態とし、アドレスＡ。
〜Ａ、のうち最下位のアドレスＡ０をマスクすることに
より、ＲＡＭ３０１およびＲＡＭ３０２は同時に選択さ
れ、各々同一のアドレスＡ１〜Ａヶが指定される。
より、ＲＡＭ３０１およびＲＡＭ３０２は同時に選択さ
れ、各々同一のアドレスＡ１〜Ａヶが指定される。
上位８ビツト用レジスタ１０１は、上位ビットデータを
データバスＤＢ、にのせ、データバスＤＢ、を介してＲ
ＡＭ３０１（奇数アドレスのみ設定できる。）に書き込
む。これと同時に下位８ビ、７ト用レジスタ１０２は、
下位ビットデータをデータバスＤＢ、にのせ、マルチプ
レクサ２０２を介してＲＡＭ３０２（偶数アドレスのみ
設定できる。）に書き込む。
データバスＤＢ、にのせ、データバスＤＢ、を介してＲ
ＡＭ３０１（奇数アドレスのみ設定できる。）に書き込
む。これと同時に下位８ビ、７ト用レジスタ１０２は、
下位ビットデータをデータバスＤＢ、にのせ、マルチプ
レクサ２０２を介してＲＡＭ３０２（偶数アドレスのみ
設定できる。）に書き込む。
このように、上位８ビツト用レジスタ１０１の出力デー
タをＲＡＭ３０１に書き込むと同時に下位８ピント用レ
ジスタ１０２の出力データをＲＡＭ３０２に書き込むこ
とにより、１マシン・サイクルでレジスタ１００の出力
データをＲＡＭ３０ＩおよびＲＡＭ３０２に転送するこ
とができる。
タをＲＡＭ３０１に書き込むと同時に下位８ピント用レ
ジスタ１０２の出力データをＲＡＭ３０２に書き込むこ
とにより、１マシン・サイクルでレジスタ１００の出力
データをＲＡＭ３０ＩおよびＲＡＭ３０２に転送するこ
とができる。
次にＲＡＭ３０１およびＲＡＭ３０２からレジスタへデ
ータを転送する場合を説明する。
ータを転送する場合を説明する。
ＲＡＭ３０１およびＲＡＭ３０２のデータ転送サイクル
では、コントロール信号Ｃ０ＮＴ１を“ハイレベル”の
状態とする。
では、コントロール信号Ｃ０ＮＴ１を“ハイレベル”の
状態とする。
したがって、マルチプレクサ２０１は、データバスＤＢ
２上のデータを選択し、下位８ビツト用レジスタに出力
する。またアドレスコントロール回路となるＮＯＲ回路
４０１．４０２のコントロール信号Ｃ０ＮＴ １を°゛
ハイレヘルの状態とし、アドレスＡ０〜Ａｌｌのうち最
下位のアドレスＡ０をマスクすることにより、ＲＡＭ３
０１およびＲＡＭ３０２が同時に選択され、各々同一の
アドレスＡ、−Ａ、が指定される。
２上のデータを選択し、下位８ビツト用レジスタに出力
する。またアドレスコントロール回路となるＮＯＲ回路
４０１．４０２のコントロール信号Ｃ０ＮＴ １を°゛
ハイレヘルの状態とし、アドレスＡ０〜Ａｌｌのうち最
下位のアドレスＡ０をマスクすることにより、ＲＡＭ３
０１およびＲＡＭ３０２が同時に選択され、各々同一の
アドレスＡ、−Ａ、が指定される。
また上位８ビツト用レジスタ１０１の書き込み信号ＷＴ
ＥＮＯおよび下位８ビツト用レジスタ１０２の書き込み
信号ＷＴＥＮＩはともに”ハイレベル”の状態とする。
ＥＮＯおよび下位８ビツト用レジスタ１０２の書き込み
信号ＷＴＥＮＩはともに”ハイレベル”の状態とする。
ＲＡＭ３０１から読み出した上位８ビツト用レジスタ１
０１のデータ（奇数アドレス）をデータバスＤＢ、を介
して上位８ビツト用レジスタ１０１に書き込むと同時に
、ＲＡＭ３０２から読み出した下位８ビツトのデータ（
偶数アドレス）をデータバスＤＢ２およびマルチプレク
サ２０１を介して下位８ピント用レジスタ１０２に書き
込む。
０１のデータ（奇数アドレス）をデータバスＤＢ、を介
して上位８ビツト用レジスタ１０１に書き込むと同時に
、ＲＡＭ３０２から読み出した下位８ビツトのデータ（
偶数アドレス）をデータバスＤＢ２およびマルチプレク
サ２０１を介して下位８ピント用レジスタ１０２に書き
込む。
このようにＲＡＭ３０１の出力データを上位８ビツト用
レジスタ１０１に書き込むと同時に、ＲＡＭ３０２の出
力データを下位８ビツト用レジスタ１０２に書き込むこ
とにより、１マシン・サイクルでＲＡＭ３０１およびＲ
ＡＭ３０２からレジスタ１００へデータを転送すること
ができる。
レジスタ１０１に書き込むと同時に、ＲＡＭ３０２の出
力データを下位８ビツト用レジスタ１０２に書き込むこ
とにより、１マシン・サイクルでＲＡＭ３０１およびＲ
ＡＭ３０２からレジスタ１００へデータを転送すること
ができる。
なおコントロール信号Ｃ０ＮＴ１を“ローレベル”の状
態とすることにより、マルチプレクサ２０１はデータバ
スＤＢ、上のデータを下位８ビツト用レジスタ１０２に
出力し、またマルチプレクサ２０２はデータバスＤＢ、
上のデータをＲＡＭ３０２へ出力する。すなわち上位８
ビツト用レジスタｌｏｔと下位８ビツト用レジスタ１０
２とＲＡ Ｍ２Ｏ３，３０２との全てが、データバスＤ
Ｂ、に接続される。またＮＯＲ回路４０１．４０２によ
るアドレスＡ０〜Ａ、の最下位のアドレスＡ０のマスク
が解除されるため、ＲＡＭ３０１はアドレスＡ０の反転
信号が“ハイレベル”の状態（アドレスＡ。−Ａ、ｌが
奇数アドレス）の際に選択され、ＲＡＭ３０２はアドレ
ス八〇の信号が゛ハイレベル゛の状Ｂ（アドレスＡ０〜
Ａ、が偶数アドレス）の際に選択される。
態とすることにより、マルチプレクサ２０１はデータバ
スＤＢ、上のデータを下位８ビツト用レジスタ１０２に
出力し、またマルチプレクサ２０２はデータバスＤＢ、
上のデータをＲＡＭ３０２へ出力する。すなわち上位８
ビツト用レジスタｌｏｔと下位８ビツト用レジスタ１０
２とＲＡ Ｍ２Ｏ３，３０２との全てが、データバスＤ
Ｂ、に接続される。またＮＯＲ回路４０１．４０２によ
るアドレスＡ０〜Ａ、の最下位のアドレスＡ０のマスク
が解除されるため、ＲＡＭ３０１はアドレスＡ０の反転
信号が“ハイレベル”の状態（アドレスＡ。−Ａ、ｌが
奇数アドレス）の際に選択され、ＲＡＭ３０２はアドレ
ス八〇の信号が゛ハイレベル゛の状Ｂ（アドレスＡ０〜
Ａ、が偶数アドレス）の際に選択される。
したがってアドレスＡ０〜Ａ、とじて、奇数アドレスが
指定された際には、ＲＡＭ３０１のデータの書き込み・
読み出しが行われ、偶数アドレスか指定された際には、
ＲＡＭ３０２のデータの書き込み・読み出しが行われる
。その結果、ＲＡＭ３０１とＲＡＭ３０２とを一体の８
ビツトのＲＡＭとして動作させることができる。
指定された際には、ＲＡＭ３０１のデータの書き込み・
読み出しが行われ、偶数アドレスか指定された際には、
ＲＡＭ３０２のデータの書き込み・読み出しが行われる
。その結果、ＲＡＭ３０１とＲＡＭ３０２とを一体の８
ビツトのＲＡＭとして動作させることができる。
またこの実施例は、レジスタのビット長が１６ビノト（
ヒ゛ノド長がｎ十αビットでｎ＝８．α＝８である。）
であり、下位ｎビット用レジスタと上位ｎビットしレジ
スタとのビット長が８ビツト（ｎ＝８）の場合であるが
、ｎの値、αの値は、ｎ≧αの条件を満たせば特に限ら
ない。ＲＡＭは３０１．３０２の２個であるが、複数個
に分割されたうちの２個のＲＡＭでも良い。
ヒ゛ノド長がｎ十αビットでｎ＝８．α＝８である。）
であり、下位ｎビット用レジスタと上位ｎビットしレジ
スタとのビット長が８ビツト（ｎ＝８）の場合であるが
、ｎの値、αの値は、ｎ≧αの条件を満たせば特に限ら
ない。ＲＡＭは３０１．３０２の２個であるが、複数個
に分割されたうちの２個のＲＡＭでも良い。
この発明のデータ転送回路によれば、ＲＡＭのビット長
より長いビット長のレジスタとＲＡＭとの間にデータを
転送する際、レジスタのデータを分割し、アドレスによ
り複数個に分割したＲＡＭのうちの２個のＲＡＭを同時
に選択し、レジスタからＲＡＭにデータを転送する場合
には、分割した各々のデータを第１および第２のデータ
バスを介して２個のＲＡＭに同時に転送し、またＲＡＭ
からレジスタにデータを転送する場合には、２個のＲＡ
Ｍから各々の出力データを第１および第２のデータバス
を介して分割されたレジスタに同時に転送することによ
り、レジスタおよびＲＡＭ間に１マシン・サイクルでデ
ータを転送することができる。したがって、レジスタお
よびＲＡＭ間のデータ転送を高速化することができる。
より長いビット長のレジスタとＲＡＭとの間にデータを
転送する際、レジスタのデータを分割し、アドレスによ
り複数個に分割したＲＡＭのうちの２個のＲＡＭを同時
に選択し、レジスタからＲＡＭにデータを転送する場合
には、分割した各々のデータを第１および第２のデータ
バスを介して２個のＲＡＭに同時に転送し、またＲＡＭ
からレジスタにデータを転送する場合には、２個のＲＡ
Ｍから各々の出力データを第１および第２のデータバス
を介して分割されたレジスタに同時に転送することによ
り、レジスタおよびＲＡＭ間に１マシン・サイクルでデ
ータを転送することができる。したがって、レジスタお
よびＲＡＭ間のデータ転送を高速化することができる。
第１図はこの発明の一実施例のデータ転送回路を示すブ
ロック図、第２図は従来のデータ転送回路を示すブロッ
ク図である。 １００・・・レジスタ、１０１・・・上位８ビツト用レ
ジスタ、１０２・・・下位８ピント用レジスタ、２０１
゜Ｂ ・・・マルチプレクサ、３０１゜ Ｂ２・・・データバス ３０２・・・ＲＡＭ。
ロック図、第２図は従来のデータ転送回路を示すブロッ
ク図である。 １００・・・レジスタ、１０１・・・上位８ビツト用レ
ジスタ、１０２・・・下位８ピント用レジスタ、２０１
゜Ｂ ・・・マルチプレクサ、３０１゜ Ｂ２・・・データバス ３０２・・・ＲＡＭ。
Claims (2)
- （１）ビット長がｎ＋α（ｎ≧α）ビットであるレジス
タと、 ビット長がｎビットである第１および第２のデータバス
と、 ビット長がｎビットであり、アドレスにより複数個に分
割したＲＡＭと、 この複数個に分割したＲＡＭのうちの２個のＲＡＭを同
時に選択するアドレスコントロール回路と、 前記第１および第２のデータバス上のデータのうちの一
方を選択し、前記ＲＡＭに入力するマルチプレクサとを
備え、 前記レジスタから前記ＲＡＭにデータを転送する際、前
記レジスタのデータを上位ビットデータと下位ビットデ
ータとに分割し、各々のデータを前記第１および第２の
データバスにのせ、前記アドレスコントロール回路によ
り前記複数個に分割したＲＡＭのうちの２個のＲＡＭを
同時に選択し、選択した一方のＲＡＭに前記第１および
第２のデータバスのうちの一方のデータバス上のデータ
を書き込むと同時に、選択した他方のＲＡＭに前記第１
および第２のデータバスのうちの他方のデータバス上の
データを書き込むようにしたことを特徴とするデータ転
送回路。 - （２）ビット長がｎビット以下である上位ｎビット用レ
ジスタおよびビット長がｎビット以下である下位ｎビッ
ト用レジスタから構成され、かつ全ビット長がｎ＋αビ
ット（ｎ≧α）であるレジスタと、 ビット長がｎビットである第１および第２のデータバス
と、 ビット長がｎビットであり、アドレスにより分割した複
数個のＲＡＭと、 この複数個のＲＡＭのうちの２個のＲＡＭを同時に選択
するアドレスコントロール回路と、前記第１および第２
のデータバス上のデータのうちの一方を選択し、前記レ
ジスタに入力するマルチプレクサとを備え、 前記ＲＡＭから前記レジスタにデータを転送する際、前
記アドレスコントロール回路により前記複数個のＲＡＭ
のうちの２個のＲＡＭを同時に選択し、この選択した２
個のＲＡＭの各々の出力データを前記第１および第２の
データバスにのせ、前記レジスタの上位ｎビット用レジ
スタに前記第１および第２のデータバスのうちの一方の
データバス上のデータを書き込むと同時に、下位ｎビッ
ト用レジスタに第１および第２のデータバスのうちの他
方のデータバス上のデータを書き込むようにしたことを
特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113430A JPH0410144A (ja) | 1990-04-27 | 1990-04-27 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113430A JPH0410144A (ja) | 1990-04-27 | 1990-04-27 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410144A true JPH0410144A (ja) | 1992-01-14 |
Family
ID=14612028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113430A Pending JPH0410144A (ja) | 1990-04-27 | 1990-04-27 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410144A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS57113144A (en) * | 1980-12-30 | 1982-07-14 | Seiko Epson Corp | Stored program computer |
| JPS6476486A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Memory ic |
-
1990
- 1990-04-27 JP JP2113430A patent/JPH0410144A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS57113144A (en) * | 1980-12-30 | 1982-07-14 | Seiko Epson Corp | Stored program computer |
| JPS6476486A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Memory ic |
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