JP2549601B2 - レジスタ制御回路 - Google Patents
レジスタ制御回路Info
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- JP2549601B2 JP2549601B2 JP4348876A JP34887692A JP2549601B2 JP 2549601 B2 JP2549601 B2 JP 2549601B2 JP 4348876 A JP4348876 A JP 4348876A JP 34887692 A JP34887692 A JP 34887692A JP 2549601 B2 JP2549601 B2 JP 2549601B2
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Description
【０００１】
【産業上の利用分野】本発明はレジスタ制御回路に関す
る。
る。
【０００２】
【従来の技術】一般的に、全ての能動素子等（例えばＣ
ＰＵ、ＣＲＴＣ、モデム等）は色々な機能を制御するた
めのコントロールレジスタを有しており、最近、このよ
うな素子等の機能が複雑で多様になるのに応じて素子を
コントロールするために、多くのレジスタが必要になっ
てくるが、素子の集積度及びピンの数を減らすために、
多いレジスタをコントロールするための手段として、ア
ドレスのビット数を出来るだけ少なくする方法が提案さ
れている。
ＰＵ、ＣＲＴＣ、モデム等）は色々な機能を制御するた
めのコントロールレジスタを有しており、最近、このよ
うな素子等の機能が複雑で多様になるのに応じて素子を
コントロールするために、多くのレジスタが必要になっ
てくるが、素子の集積度及びピンの数を減らすために、
多いレジスタをコントロールするための手段として、ア
ドレスのビット数を出来るだけ少なくする方法が提案さ
れている。
【０００３】従来の能動素子において、レジスタをコン
トロールするのに多く用いられる方法は図３の通りであ
る。図３において、例えば16個の内部レジスタ（ＲＥＧ
１〜16）をコントロールするためには、少なくとも４個
のアドレス（Ａ０〜３）が要求される。同様にして、も
し64個のレジスタをコントロールするためには、６個の
アドレスが要求される。
トロールするのに多く用いられる方法は図３の通りであ
る。図３において、例えば16個の内部レジスタ（ＲＥＧ
１〜16）をコントロールするためには、少なくとも４個
のアドレス（Ａ０〜３）が要求される。同様にして、も
し64個のレジスタをコントロールするためには、６個の
アドレスが要求される。
【０００４】しかし、これではレジスタをコントロール
するためのアドレス数が増えてしまうので、レジスタの
数が増えてもアドレス数が増えないような構成としたの
が図４である。図４において、インデックスレジスタは
各ブロックのレジスタ（ＲＥＧ０１〜０Ｎ、ＲＥＧ１１
〜１Ｎ）を指すためのポインタとして用いられ、この場
合はインデックスレジスタを指定するためのアドレスだ
け必要になる。
するためのアドレス数が増えてしまうので、レジスタの
数が増えてもアドレス数が増えないような構成としたの
が図４である。図４において、インデックスレジスタは
各ブロックのレジスタ（ＲＥＧ０１〜０Ｎ、ＲＥＧ１１
〜１Ｎ）を指すためのポインタとして用いられ、この場
合はインデックスレジスタを指定するためのアドレスだ
け必要になる。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来のレジスタ制御回路では、夫々のレジスタ（ＲＥＧ０
１〜０Ｎ、ＲＥＧ１１〜１Ｎ）をコントロールするため
に、コントロールするレジスタのアドレスに該当するポ
インタ値を、毎度インデックスレジスタにライト（writ
e)しなければならない。
来のレジスタ制御回路では、夫々のレジスタ（ＲＥＧ０
１〜０Ｎ、ＲＥＧ１１〜１Ｎ）をコントロールするため
に、コントロールするレジスタのアドレスに該当するポ
インタ値を、毎度インデックスレジスタにライト（writ
e)しなければならない。
【０００６】本発明はこのような従来の課題に鑑みてな
されたもので、多数個のブロックにレジスタを分類し、
各ブロック別イネイブル信号を一つのインデックスレジ
スタを利用して制御するように構成したレジスタ制御回
路を提供することを目的とする。
されたもので、多数個のブロックにレジスタを分類し、
各ブロック別イネイブル信号を一つのインデックスレジ
スタを利用して制御するように構成したレジスタ制御回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】このため本発明は、前記
目的を達成するために、各ブロック毎に（ｎ−１）
（ｎ：自然数であってｎ≧４）個のレジスタを備えてい
るｎレジスタブロックを制御するためのレジスタ制御回
路において、１つの入力端子とｎ個の出力ラインとを備
え、ｎ個の出力ラインが前記ｎ個のレジスタブロックの
各レジスタに接続されたインデックスレジスタと、ｎ個
の出力ラインを有し、そのうち（ｎ−１）個の出力ライ
ンが前記ｎレジスタブロックの各レジスタに接続され、
残りの１個の出力ラインが前記インデックスレジスタの
入力端子に接続されたデコーダと、を備えるようにし
た。
目的を達成するために、各ブロック毎に（ｎ−１）
（ｎ：自然数であってｎ≧４）個のレジスタを備えてい
るｎレジスタブロックを制御するためのレジスタ制御回
路において、１つの入力端子とｎ個の出力ラインとを備
え、ｎ個の出力ラインが前記ｎ個のレジスタブロックの
各レジスタに接続されたインデックスレジスタと、ｎ個
の出力ラインを有し、そのうち（ｎ−１）個の出力ライ
ンが前記ｎレジスタブロックの各レジスタに接続され、
残りの１個の出力ラインが前記インデックスレジスタの
入力端子に接続されたデコーダと、を備えるようにし
た。
【０００８】また各ブロック毎に（ｎ−１）（ｎは自然
数であってｎ≧４）個のレジスタを備えている２n レジ
スタブロックを制御するためのレジスタ制御回路におい
て、ｎ個の入力端子と２ n 個の出力ラインとを有し、当
該２ n 個の出力ラインが前記２ n レジスタブロックに夫
々接続されたｎ×２ n デコーダと、１つの入力端子とｎ
個の出力ラインとを有し、当該ｎ個の出力ラインが夫々
前記ｎ×２ n デコーダのｎ個の入力端子に接続されたイ
ンデックスレジスタと、ｎ個の出力ラインを有し、その
うち（ｎ−１）個の出力ラインが前記２ n レジスタブロ
ックの各レジスタに接続され、残りの１個の出力ライン
が前記インデックスレジスタの入力端子に接続されたデ
コーダと、を備えるようにした。
数であってｎ≧４）個のレジスタを備えている２n レジ
スタブロックを制御するためのレジスタ制御回路におい
て、ｎ個の入力端子と２ n 個の出力ラインとを有し、当
該２ n 個の出力ラインが前記２ n レジスタブロックに夫
々接続されたｎ×２ n デコーダと、１つの入力端子とｎ
個の出力ラインとを有し、当該ｎ個の出力ラインが夫々
前記ｎ×２ n デコーダのｎ個の入力端子に接続されたイ
ンデックスレジスタと、ｎ個の出力ラインを有し、その
うち（ｎ−１）個の出力ラインが前記２ n レジスタブロ
ックの各レジスタに接続され、残りの１個の出力ライン
が前記インデックスレジスタの入力端子に接続されたデ
コーダと、を備えるようにした。
【０００９】
【作用】上記の構成によれば、デコーダの１つの出力ラ
インからの信号によりインデックスレジスタが制御さ
れ、デコーダの（ｎ−１）個の出力ラインからの出力に
よって各ブロックのレジスタが制御されるので、最大ｎ
個のレジスタブロック等を制御できるようになる。
インからの信号によりインデックスレジスタが制御さ
れ、デコーダの（ｎ−１）個の出力ラインからの出力に
よって各ブロックのレジスタが制御されるので、最大ｎ
個のレジスタブロック等を制御できるようになる。
【００１０】またｎ×２n デコーダを備えるようにした
ものでは、インデックスレジスタのｎ個の出力ラインか
らの出力によりｎ×２n デコーダが制御されるので、最
大２ n 個のレジスタブロック等を制御できるようにな
る。
ものでは、インデックスレジスタのｎ個の出力ラインか
らの出力によりｎ×２n デコーダが制御されるので、最
大２ n 個のレジスタブロック等を制御できるようにな
る。
【００１１】
【実施例】以下、前記の如き目的達成のための本発明の
実施例を、添付した図１及び２に基づき詳細に説明す
る。尚、図３及び４と同一要素のものについては同一符
号を付して説明は省略する。第１の発明による実施例を
示す図１において、レジスタブロックＢＬＯＣＫ１は、
15個のレジスタＲＥＧ（０，２）〜（０，16）によって
構成されている。同様にしてレジスタブロックＢＬＯＫ
２〜15は、夫々レジスタＲＥＧ（１，２）〜（１，1
6）、…、レジスタＲＥＧ（15，２）〜（15，16）によ
って構成されている。
実施例を、添付した図１及び２に基づき詳細に説明す
る。尚、図３及び４と同一要素のものについては同一符
号を付して説明は省略する。第１の発明による実施例を
示す図１において、レジスタブロックＢＬＯＣＫ１は、
15個のレジスタＲＥＧ（０，２）〜（０，16）によって
構成されている。同様にしてレジスタブロックＢＬＯＫ
２〜15は、夫々レジスタＲＥＧ（１，２）〜（１，1
6）、…、レジスタＲＥＧ（15，２）〜（15，16）によ
って構成されている。
【００１２】レジスタブロックＢＬＯＣＫ１の各レジス
タ（０，２）〜（０，16）は、夫々ＮＡＮＤ回路を介し
てインデックスレジスタのビットＤ0 に接続し、同様に
してレジスタブロックＢＬＯＣＫ２〜15の各レジスタ
は、夫々ＮＡＮＤ回路を介してインデックスレジスタの
ビットＤ1 〜15に接続している。４×16デコーダは４つ
のアドレスバスＡ０〜３を介してアドレスを入力し、出
力ＤＥ１はインデックスレジスタに接続している。また
４×16デコーダの出力ＤＥ２は、前記ＮＡＮＤ回路のも
う一つの入力端を介してＲＥＧ（０，２）〜（15，２）
に接続している。同様にして出力ＤＥ３、…、16は、夫
々ＮＡＮＤ回路を介してレジスタＲＥＧ（０，３）〜
（15，３）、…、レジスタＲＥＧ（０，16）〜（15，1
6）に接続している。
タ（０，２）〜（０，16）は、夫々ＮＡＮＤ回路を介し
てインデックスレジスタのビットＤ0 に接続し、同様に
してレジスタブロックＢＬＯＣＫ２〜15の各レジスタ
は、夫々ＮＡＮＤ回路を介してインデックスレジスタの
ビットＤ1 〜15に接続している。４×16デコーダは４つ
のアドレスバスＡ０〜３を介してアドレスを入力し、出
力ＤＥ１はインデックスレジスタに接続している。また
４×16デコーダの出力ＤＥ２は、前記ＮＡＮＤ回路のも
う一つの入力端を介してＲＥＧ（０，２）〜（15，２）
に接続している。同様にして出力ＤＥ３、…、16は、夫
々ＮＡＮＤ回路を介してレジスタＲＥＧ（０，３）〜
（15，３）、…、レジスタＲＥＧ（０，16）〜（15，1
6）に接続している。
【００１３】次に動作を説明する。４×16デコーダの出
力中いずれかの一つがインデックスレジスタ（１）に印
加されるようになっており、その出力によりレジスタブ
ロック（２）中のいずれ一つがチップイネイブルされる
ようになっている。この場合、４個のアドレスピンと１
個のインデックスレジスタを利用してインデックスレジ
スタのビット数だけ、ブロックをコントロール出来る状
態になり、４×16デコーダは、４個のアドレス入力信号
から16個の出力信号を発生させるため、その出力信号が
各レジスタブロックの15個のチップイネイブル信号とイ
ンデックスレジスタのチップイネイブル信号のために用
いられる。
力中いずれかの一つがインデックスレジスタ（１）に印
加されるようになっており、その出力によりレジスタブ
ロック（２）中のいずれ一つがチップイネイブルされる
ようになっている。この場合、４個のアドレスピンと１
個のインデックスレジスタを利用してインデックスレジ
スタのビット数だけ、ブロックをコントロール出来る状
態になり、４×16デコーダは、４個のアドレス入力信号
から16個の出力信号を発生させるため、その出力信号が
各レジスタブロックの15個のチップイネイブル信号とイ
ンデックスレジスタのチップイネイブル信号のために用
いられる。
【００１４】故に、４個のアドレスピンを利用すると16
個のビットのインデックスレジスタでコントロール可能
な総レジスタの個数は15×16＝240 個になる。かかる構
成によれば、４×16デコーダにより４個のアドレス入力
信号から16個の出力信号を発生し、４×16デコーダの１
つの出力で１個のインデックスレジスタの出力をコント
ロールし、インデックスレジスタの出力と、４×16デコ
ーダの残りの出力と、で各ブロックのレジスタを指定す
ることにより、多数のチップコントロールが可能であり
ながらも、チップ設計時にピン数を減らすことが出来る
ようになり、集積度を向上させることができるようにな
って、開発費用と生産原価の節減に寄与することができ
るようになる。
個のビットのインデックスレジスタでコントロール可能
な総レジスタの個数は15×16＝240 個になる。かかる構
成によれば、４×16デコーダにより４個のアドレス入力
信号から16個の出力信号を発生し、４×16デコーダの１
つの出力で１個のインデックスレジスタの出力をコント
ロールし、インデックスレジスタの出力と、４×16デコ
ーダの残りの出力と、で各ブロックのレジスタを指定す
ることにより、多数のチップコントロールが可能であり
ながらも、チップ設計時にピン数を減らすことが出来る
ようになり、集積度を向上させることができるようにな
って、開発費用と生産原価の節減に寄与することができ
るようになる。
【００１５】次に第２の発明の実施例について説明す
る。このものは、本発明による一層発展された形態の実
施例を示すものである。第２の発明の実施例を示す図４
は、ｎ×２n デコーダを利用したブロック別レジスタ制
御回路のブロック図であり、インデックスレジスタ
（１）とレジスタブロック（２）内にｎ×２n デコーダ
（３）を備えて、このｎ×２n デコーダ（２）の出力を
各レジスタブロック（２）のチップイネイブル（ＣＥ）
信号に用いることにより、コントロール可能なレジスタ
のブロック（２）が最大２n （ｎはインデックスレジス
タビット数）個の拡張されることができることを示して
いる。
る。このものは、本発明による一層発展された形態の実
施例を示すものである。第２の発明の実施例を示す図４
は、ｎ×２n デコーダを利用したブロック別レジスタ制
御回路のブロック図であり、インデックスレジスタ
（１）とレジスタブロック（２）内にｎ×２n デコーダ
（３）を備えて、このｎ×２n デコーダ（２）の出力を
各レジスタブロック（２）のチップイネイブル（ＣＥ）
信号に用いることにより、コントロール可能なレジスタ
のブロック（２）が最大２n （ｎはインデックスレジス
タビット数）個の拡張されることができることを示して
いる。
【００１６】例えば、４個のアドレスピンと16ビットイ
ンデックスレジスタで構成される場合、制御可能な総レ
ジスタ数は15レジスタ×２16ブロックで983040個にな
る。このような本発明では、所望のレジスタにデータを
書き込み（write)、又は読み出す（read）ためには先
ず、アドレスが０Ｈであるインデックスレジスタ（１）
に所望するブロックに該当する値を書き込まなければな
らなく、下記の表１は３ビットインデックスレジスタ
（１）の使用時にブロックが選択される場合を示してあ
り、３ビットである場合、２3 ＝８ブロックが制御可能
である。
ンデックスレジスタで構成される場合、制御可能な総レ
ジスタ数は15レジスタ×２16ブロックで983040個にな
る。このような本発明では、所望のレジスタにデータを
書き込み（write)、又は読み出す（read）ためには先
ず、アドレスが０Ｈであるインデックスレジスタ（１）
に所望するブロックに該当する値を書き込まなければな
らなく、下記の表１は３ビットインデックスレジスタ
（１）の使用時にブロックが選択される場合を示してあ
り、３ビットである場合、２3 ＝８ブロックが制御可能
である。
【００１７】
【表１】
【００１８】本発明においては、インデックスレジスタ
（１）をセットさせた状態でｎ×２ n デコーダ（３）の
出力信号によりブロック中の一つがチップイネイブルさ
れ、該当レジスタのアドレス（１Ｈ−０ＦＨ）に、制御
するためのデータを書き込めばよい。かかる構成によれ
ば、同時に多数のブロックがチップイネイブルされる場
合が発生しなく、チップの機能実現が非常に容易であ
る。
（１）をセットさせた状態でｎ×２ n デコーダ（３）の
出力信号によりブロック中の一つがチップイネイブルさ
れ、該当レジスタのアドレス（１Ｈ−０ＦＨ）に、制御
するためのデータを書き込めばよい。かかる構成によれ
ば、同時に多数のブロックがチップイネイブルされる場
合が発生しなく、チップの機能実現が非常に容易であ
る。
【００１９】更に、デコーダで単に一つのインデックス
レジスタ（１）のみを制御して多くのレジスタブロック
（２）制御が可能であるため、多機能のチップ設計の際
に、少ないピンで（ｎ−１）個のレジスタを夫々備えた
２n レジスタブロックを制御することが実現可能であり
Ｉ／Ｏデバイス設計の際に多用途の機能を１チップに構
成させることができ、少ないピンに構成が要求される特
殊用メモリチップの設計が可能となる。
レジスタ（１）のみを制御して多くのレジスタブロック
（２）制御が可能であるため、多機能のチップ設計の際
に、少ないピンで（ｎ−１）個のレジスタを夫々備えた
２n レジスタブロックを制御することが実現可能であり
Ｉ／Ｏデバイス設計の際に多用途の機能を１チップに構
成させることができ、少ないピンに構成が要求される特
殊用メモリチップの設計が可能となる。
【００２０】
【発明の効果】以上説明したように本発明によれば、デ
コーダによりｎ個の出力を発生し、デコーダの１つの出
力ラインの出力でインデックスレジスタを制御し、イン
デックスレジスタの出力と、デコーダの（ｎ−１）個の
出力ラインの出力と、で各ブロックのレジスタが制御さ
れるので、最大ｎ個のレジスタブロックを制御できるよ
うになる。
コーダによりｎ個の出力を発生し、デコーダの１つの出
力ラインの出力でインデックスレジスタを制御し、イン
デックスレジスタの出力と、デコーダの（ｎ−１）個の
出力ラインの出力と、で各ブロックのレジスタが制御さ
れるので、最大ｎ個のレジスタブロックを制御できるよ
うになる。
【００２１】またｎ×２n デコーダを備えたものでは、
インデックスレジスタのｎ個の出力ラインの出力でｎ×
２n デコーダを制御するので、最大２n 個のレジスタブ
ロック等を制御できるようになる。
インデックスレジスタのｎ個の出力ラインの出力でｎ×
２n デコーダを制御するので、最大２n 個のレジスタブ
ロック等を制御できるようになる。
【図１】第１の発明による１つのインデックスレジスタ
を用いたブロック別レジスタ制御回路のブロック図。
を用いたブロック別レジスタ制御回路のブロック図。
【図２】第２の発明による１つのインデックスレジスタ
とｎ×２n デコーダを利用したブロック別レジスタ制御
回路のブロック図。
とｎ×２n デコーダを利用したブロック別レジスタ制御
回路のブロック図。
【図３】従来の４×16デコーダを利用した16個のＣＥロ
ジックを示す図。
ジックを示す図。
【図４】従来のインデックスレジスタを利用したレジス
タ制御ブロック図。
タ制御ブロック図。
１ インデックスレジスタ ２ レジスタブロック ３ ｎ×２n デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン フック ホン 大韓民国、ソウル、セオチョク、セオチ ョ ３−ドン1583−19 (56)参考文献 特開 昭63−302491（ＪＰ，Ａ) 特公 昭60−57604（ＪＰ，Ｂ２) 特公 昭60−48057（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】各ブロック毎に（ｎ−１）（ｎ：自然数で
あってｎ≧４）個のレジスタを備えているｎレジスタブ
ロックを制御するためのレジスタ制御回路において、１つの入力端子とｎ個の出力ラインとを備え、ｎ個の出
力ラインが前記ｎ個のレジスタブロックの各レジスタに
接続されたインデックスレジスタと、 ｎ個の出力ラインを有し、そのうち（ｎ−１）個の出力
ラインが前記ｎレジスタブロックの各レジスタに接続さ
れ、残りの１個の出力ラインが前記インデックスレジス
タの入力端子に接続されたデコーダと、 を備えたことを特徴とするレジスタ制御回路。 - 【請求項２】各ブロック毎に（ｎ−１）（ｎは自然数で
あってｎ≧４）個のレジスタを備えている２n レジスタ
ブロックを制御するためのレジスタ制御回路において、ｎ個の入力端子と２ n 個の出力ラインとを有し、当該２
n 個の出力ラインが前記２ n レジスタブロックに夫々接
続されたｎ×２ n デコーダと、 １つの入力端子とｎ個の出力ラインとを有し、当該ｎ個
の出力ラインが夫々前記ｎ×２ n デコーダのｎ個の入力
端子に接続されたインデックスレジスタと、 ｎ個の出力ラインを有し、そのうち（ｎ−１）個の出力
ラインが前記２ n レジスタブロックの各レジスタに接続
され、残りの１個の出力ラインが前記インデックスレジ
スタの入力端子に接続されたデコーダと、 を備えたことを特徴とするレジスタ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910026027A KR930013999A (ko) | 1991-12-31 | 1991-12-31 | 그래픽 콘트롤러의 블록별 레지스터 제어회로 |
| KR1991-26027 | 1991-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684346A JPH0684346A (ja) | 1994-03-25 |
| JP2549601B2 true JP2549601B2 (ja) | 1996-10-30 |
Family
ID=19327443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348876A Expired - Fee Related JP2549601B2 (ja) | 1991-12-31 | 1992-12-28 | レジスタ制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5446859A (ja) |
| JP (1) | JP2549601B2 (ja) |
| KR (1) | KR930013999A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719818A (en) * | 1996-04-18 | 1998-02-17 | Waferscale Integration Inc. | Row decoder having triple transistor word line drivers |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| US6188411B1 (en) | 1998-07-02 | 2001-02-13 | Neomagic Corp. | Closed-loop reading of index registers using wide read and narrow write for multi-threaded system |
| US6577316B2 (en) | 1998-07-17 | 2003-06-10 | 3Dlabs, Inc., Ltd | Wide instruction word graphics processor |
| US6314486B1 (en) * | 1999-10-15 | 2001-11-06 | Sun Microsystems, Inc. | Data transfer with JTAG controller using index register to specipy one of several control/status registers for access in read and write operations with data register |
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