JPS5842545B2 - メモリ−カ−ドのブロック選択方式 - Google Patents

Description

【発明の詳細な説明】 本発明はＩＣメモリー等のメモリーをｎＫバイト毎にブ
ロック構成し、一枚の基板にＮ個（例えば４ブロツク）
まで構成できるものとなしてブロック毎にメモリー領域
を増加或いは減少できるようになしたメモリーカードに
関するものである。

特に本発明はメモリーブロックの増加及び減少を何の制
約もなしに自由に行い得るものとしたものである。

一般にメモリーカード構成は１ブロツクを８にバイトと
して１枚の基板に４ブロツクまでつまり３２にバイト（
以下ＫＢと略す）まで増設可能となっている。

３２ＫＢ以上に増設する場合には更に基板を追加増設す
るものである。

そして、従来このメモリーブロックを選択する場合には
、例えばあるプログラムが５ＫＢの容量また他のプログ
ラムがｌ０ＫＢの容量となっているとすると、ＣＰＵ内
でメモリーカードの絶対アドレス（メモリーカードの物
理的アドレス）に変換して所定のメモリーブロックを指
定する信号とアドレス信号を夫々メモリーカードに送っ
てアドレス指定をするものであり、メモリーカードは１
ブロツク８ＫＢであるので５ＫＢのプログラムをメモリ
ーカードの第１番目のメモリーブロックに書込みまたｌ
０ＫＢの容量を前記のアドレスの次に続いて書込みつま
り第１番目のメモリーブロックと第２番目のメモリーブ
ロックにまたがって書込むものである。

即ち、上記したＣＰＵ側はプログラムのステップ順に従
ってメモリーカードの絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロック領域を選択し
てメモリーカード側に指示するだけでメモリーブロック
の状態に関係なく行われていた。

前記の例において、最初のプログラム容量が５ＫＢまで
であるのでこの各ステップは第１番目のメモリーブロッ
クを指示するだけであり、同様に次のプログラムの容量
がｌ０ＫＢであるから３ＫＢまでのステップは第１番目
のメモリーブロックが指示され、そしてその後は第１番
目のメモリ−ブロックの容量以上になるので自動的に以
後のステップは第２番目のメモリーブロックが指示され
るものであった。

これを図に基づいて今少し説明すると、第１図は従来の
メモリーカードにおけるメモリーブロックの選択方式を
示し、中央処理装置（ＣＰＵ）１とメモリ一部２から構
成される。

また、前記メモリ一部２は８ＫＢを１つのメモリーブロ
ック４として１枚の基板（メモリーカード）５に４つの
メモリーブロック４Ａ、４Ｂ、４Ｃ，４Ｄまでを夫夫増
設できるものを示している。

従ってメモリ一部２は８ＫＢから最大容量６４ＫＢまで
増設可能となっている。

上記基板５Ａはコネクター６Ａを介してＣＰＵ１に接続
され、また基板５Ｂはコネクター６Ｂを介してＣＰＵ１
に接続されている。

ＣＰＵ１はメモリーブロック指定信号を出力するＥ。

−Ｅ７の出力ラインとその他の信号つまりアドレス、デ
ータ、Ｒ／Ｗ等のための信号ラインＤを有し、前記メモ
リーブロック指定のためのＥ。

〜Ｅ３はコネクター６Ａを介して対応するメモリーブロ
ック４Ａ〜４Ｄに夫々接続されている。

つまりＥ。

は４Ａに、Ｅｌは４Ｂに、Ｅ２は４Ｃにと言った状態に
接続されている。

また、Ｅ４〜Ｅ７はコネクター６Ｂを介して対応するメ
モリーブロック４Ｅ〜４Ｈに夫々接続されている。

更に信号線りはコネクター５Ａ、５Ｂを夫々穴して基板
５Ａ、５Ｂに接続されている。

この様な構成において、メモリーブロック４Ａが指定さ
れる場合にはＣＰＵ１からのＥ。

のラインにのみ論理「１」の信号が出力されてメモリー
ブロック４Ａが指示され、同様にＥｌのラインが「１」
になるとメモリーブロック４Ｂが指定されるものである
。

前記ＣＰＵｊは上述した様にプログラムのステップ順に
従ってメモリ一部２の絶対アドレスに単に変換して順次
絶対アドレスに対応するメモリーブロックを指示するだ
けであるから、第２図に示す様にメモリ一部２の構成が
基板５Ａにメモリーブロック４Ａ、４Ｂだけ装備され、
また基板５Ｂにメモリーブロック４Ｅだけ装備された容
量２４ＫＢのものになっていた場合に、例えばあるプロ
グラムがｌ０ＫＢの容量でありまた他のプログラムもｌ
０ＫＢの容量であったとしてこれをメモリ一部２に書込
むとすると、ＣＰＵ１はメモリ一部２の絶対アドレスに
変換してそれに対応する出力ラインＥ。

−Ｅ７に指示信号を出力するだけであるから、最初のｌ
０ＫＢの容量のプログラムに対してＥ。

ラインを「１」にしてメモリーブロック４Ａを指示し、
メモリーブロック４Ａの容量以上になるとＥ１ラインを
「１」にしてメモリーブロック４Ｂを指示して続いて書
込む。

次にもう一つのｌ０ＫＢの容量のプログラムに対しては
Ｅ１ラインを「１」にしてメモリーブロック４Ｂを指示
して上記のプログラムの書込みの後に続いて書込まれ、
このメモリーブロック４Ｂの容量以上になるとＥ２ライ
ンを「１」にしてメモリーブロックを指示するものであ
るが、このＥ２ラインに接続されたメモリーブロックが
ないので書込みができないものとなる。

これを換言すると、従来ではＣＰＵ１がメモリ一部２の
絶対アドレスに変換してそれに対応する出力ラインＥ。

−Ｅ７に指示信号を出すだけであるから、第２図に示す
様なメモリーブロック４の増設は行なえず、必ず第３図
に示す様にメモリーブロックをラインＥ。

、Ｅｌ、Ｅ２・・・・・・に対応した順序で接続して増
設させるしかなかった。

つまり、１ブロツク８ＫＢで４ブロツク構成からなる基
板（メモリーカード）５を２枚まで接続できるものにあ
っては下記の表に示す通りのメモリーブロックの増設し
かできなかった。

このため、従来では上記表に示す通りのメモリーブロッ
ク増設しかできないので、その増設方法が非常に限定さ
れることになって種々の不都合が生じていた。

例えば基板に２４ＫＢ（３個のメモリーブロック）の容
量としたメモリーカードを既に装備しており、３２ＫＢ
のメモリー容量にしたい場合には前記基板を取外して新
たに３２ＫＢの容量をもつメモリーカードに交換しなけ
ればならなかった。

例数なら、２４ＫＢの容量の基板に今１つ８ＫＢの容量
をもつ基板を増加させようとすると上記第２図に示した
メモリーブロック配置と同様となってこれができないも
のであった。

したがい、このメモリーブロックの増設には高価となり
また作業性も非常に悪いという種々の問題を有していた
。

本発明は上記の従来欠点に鑑みてメモリーブロックの増
設か自由にできるようになしたメモリーブロックの選択
方式を提供するものである。

第４図は本発明の方式を示す図であり、１は中央処理装
置（ＣＰＵ）、２はメモリ一部、３は前記ＣＰＵＩ内に
装備させたメモリー選択回路である。

前記メモリ一部２は８ＫＢを１つのメモリーブロック４
として１枚の基板（メモリーカード）５に４つのメモリ
ーブロック４Ａ、４Ｂ、４Ｃ。

４Ｄを夫々増設でき、そして２枚の基板５Ａ。

５Ｂまで増設できるものを示している。

上記基板５Ａはコネクター６Ａを介してＣＰＵ１のメモ
リー選択回路３に接続されまた基板５Ｂのコネクター６
Ｂを介してＣＰＵ１のメモリー選択回路３に接続されて
いる。

メモリー選択回路３はメモリーブロック指定信号を出力
するＥ。

−Ｒ７の出力ラインとその他の信号つまりアドレス、デ
ータ、Ｒ／Ｗ等のための信号ラインＤを有し、前記メモ
リーブロック指定のためのＥ。

−Ｒ３はコネクター６Ａを介して対応するメモリーブロ
ック４Ａ〜４Ｄ側に夫々接続されるものであり、またＥ
４〜Ｅ７はコネクター６Ｂを介して対応するメモリーブ
ロック４Ｅ〜４Ｈに夫夫接続されるものとなっており、
更に信号線りはコネクター６Ａ、６Ｂを夫々介して基板
５Ａ。

５Ｂに接続されている。

上記した基板５Ａ、５Ｂには夫々基板に装備可能な４個
分のメモリーブロックについて夫々有効か無効かを知ら
せる信号を導出させるための有効ブロック指定回路７Ａ
、７Ｂを装備している。

この有効ブロック指定回路７Ａはメモリーブロック４Ａ
の有効、無効を知らせる出力ラインＡ。

とメモリーブロック４Ｂの有効、無効を知らせるライン
Ａ１とメモリーブロック４Ｃの有効、無効を知らせるラ
インＡ２とメモリーブロック４Ｄの有効、無効を知らせ
るラインＡ３を有し、同様に有効ブロック指定回路７Ｂ
はメモリーブロック４Ｅに対応するラインＡ４とメモリ
ーブロック４Ｆに対応するラインＡ５とメモリーブロッ
ク４Ｇに対応するラインＡ６とメモリーブロック４Ｈｌ
ご対応するラインＡ７を有する。

前記有効ブロック指定回路７Ａからの出力ラインＡ。

−Ａ３はコネクター６Ａを介してＣＰＵ１側のブロック
選択回路３に導入されまた有効ブロック指定回路７Ｂか
らの出力ラインＡ４〜Ａ７はコネクター６Ｂを介してＣ
ＰＵＩ側のブロック選択回路３に導入されている。

第５図に有効ブロック指定回路の具体的構成を示し、出
力ラインＡ。

−Ａ３は夫々インバータＩ。〜■３とスイッチ５Ｗｏ−
８Ｗ３を介して接地されまたインバータ■。

〜■３とスイッチ５Ｗｏ−８Ｗ３との間にて電源Ｖｃｃ
から抵抗を介して夫々接続されてなる。

このため、スイッチ５Ｗｏ−８Ｗ３か開成している場合
には出力ラインＡ。

−Ａ３は「０」であってこれに対応するメモリーブロッ
クが無効状態であることを示し、また例えばＳＷｏとＳ
Ｗｌを閉成させると出力ラインＡ。

とＡ１は「１」となってこれに対応するメモリーブロッ
クが有効であることを示す。

第６図は有効ブロック指定回路の他の実施例を示しゲー
トＧ。

、Ｇ１．Ｇ２．Ｇ３の出力が出力ラインＡＯ＋ＡＩ、Ａ
２．Ａ３となし、前記ゲートＧ。

−０３の入力側に電源ＶｃｃからヒユーズＦ。

、Ｆｌ、Ｆ２゜Ｆ３を介して接続されまた、ＣＰＵ１か
らのブロック分離信号Ｒ８，Ｒｌｐ Ｒ２，Ｒ３により
応答して前記ヒユーズＦ。

ｔＦ１ｔＦ２ｔＦ３を溶断させる。ドライバー回路り。

、Ｄｌ、Ｄ２．Ｄ３を設けてなる。従って通常ＣＰＵ１
からのブロック分離信号Ｒｏ−Ｒ３は「０」となってお
り、各ヒユーズＦ。

〜Ｆ３が有効に働いている状態では夫々出力ラインＡ。

−Ａ３は「１」となってこれに対応するメモリーブロッ
クが有効であることを示しまた例えばヒユーズＦ。

とＦｌを取外したり或はこれに対応するメモリーブロッ
クが不良を生じてＣＰＵＩがこれを検出してブロック分
離信号を「１」にしてドライバー回路り。

、Ｄｌを駆動させ、ヒユーズＦ。とＦｌを溶断した場合
出力ラインＡ。

とＡ１をｒＯＪにしてこれに対応するメモリーブロック
が無効であることを示す。

再び第４図において、ブロック選択回路３にはＣＰＵＩ
でメモリ一部２へ書込むデータの容量をメモリ一部２の
絶対アドレスに変換してこの給体アドレスからメモリー
ブロック容量毎に割当てられたメモリーブロック信号Ｓ
。

−８７が導入されている。

そして、このブロック選択回路３は前記メモリーブロッ
ク信号を、上記有効ブロック指定回路７Ａ、７Ｂからの
出力ラインＡ。

−Ａ７によって導入された有効信号を検出して有効メモ
リーブロックに対して順次割当てるものである。

即ち、第７図に示す様にメモリ一部２の基板５Ａにメモ
リーブロック４Ａ、４Ｂ、４Ｃが存在しまた基板５Ｂに
メモリーブロック４Ｅ、４Ｆ。

４Ｇが存在していた場合に、有効ブロック指定回路７Ａ
の出力ラインＡ。

−Ａ３は「１１１０」となってメモリーブロック４Ａ、
４Ｂ、４Ｃが有効であることを示しまた有効ブロック指
定回路７Ｂの出力ラインＡ４〜Ａ７は「ｌ １１０Ｊと
なってメモリーブロック４Ｅ、４Ｆ、４Ｇが有効である
ことを示す。

そしてブロック選択回路３は上記有効ブロック指定回路
７Ａ、７Ｂ、からの有効信号を検出してメモリーブロッ
ク信号Ｓ。

を出力ラインＥ。に接続し、信号Ｓ１をＥｌ、信号Ｓ２
をＥ２、信号Ｓ３をＥ４、信号Ｓ４をＥ６、信号Ｓ５を
Ｅ７とと順次接続するものである。

そして、今、第８図に示す様に基板５Ａのメモリーブロ
ック４Ｂが不良を起した場合にこのメモリーブロック４
Ｂに対応する有効ブロック指定回路７Ａの出力ラインＡ
１が「０」となり有効ブロック指定回路７Ａの出力ライ
ンＡ。

−Ａ３は「１０１０」となり、これをブロック選択回路
３が検出して信号Ｓ。

を出力ラインＥ。に、信号Ｓ１をＥ２に、信号Ｓ２をＥ
４、信号Ｓ３をＥ５、信号Ｓ４をＥ６に順次接続する。

この場合にメモリーブロック４Ｂに対応する出力ライン
Ａ１が「Ｏ」になったのでブロック選択信号はＳ。

−８４までとなり１つ減る。すなわちメモリー容量は始
め４８ＫＢであったが不良ブロックが抜けたため４０Ｋ
Ｂとなり、見かけ上は最後の８ＫＢが抜けた様に働き、
Ｏ〜４０ＫＢまでは正常に動作する。

第９図は上記したブロック選択回路３の具体的構成を示
し、この第９図Ａ、Ｂは回路３の中央で上下に分断して
示したものであり、第９図Ａの下端は第９図Ｂの上端に
接続するものである。

第９図ＡにおいてＡ。

−Ａ７は有効ブロック指定回路７Ａ、７Ｂからの出力ラ
インであり、これらＡｏ−Ａ７の信号は夫々インバータ
からなる回路４０を通して回路１１に送られる。

またＡ１〜Ａ７の信号はナントゲートからなる回路４１
を通して回路１２に、またＡ２〜Ａ７の信号は回路４２
を通して回路１３に、またＡ３〜Ａ７の信号は回路４３
を通して回路１４に、また第９図Ｂに示す様にＡ４〜Ａ
７の信号は回路４４を通して回路１５に、またＡ、〜Ａ
７の信号は回路４５を通して回路１６に、またＡ６〜Ａ
７の信号は回路４６を通して回路１７に、またＡ７の信
号は回路４７に夫々送られるものとなっている。

上記Ａ。

−Ａ７の信号が「ｌ Ｏ１０１１１０Ｊであった場合に
回路４０を介して回路１１の入力端ｉ ｏ−１７に導入
される信号はＪＯｌｏｌｏｏｏｌｊとなる。

この回路１１は入力端ｉ。

−１７に対して優先順位のついたデコーダ回路である。

即ち、該デコーダ回路はｒＯＪが有効な入力として扱わ
れ、同時に２つ以上の入力があると入力端ｉ。

に近い方の１つの入力のみが有効な入力として扱われ、
それに対するデコード出力Ａ、Ｂ、Ｃを導出する。

このデコード出力Ａ、Ｂ、Ｃはｉ。

が有効入力として扱われるとｌ”’０００ｊ、ｉｌが有
効入力として扱われると「１００」、同様に１２に対し
て「０１０」、・・・・・・・・・１７に対して「１１
１」となる０ また、回路１１の出力ＧＳは入力端ｉ。

−１７の内少くとも１つが「０」で有効入力があると「
Ｏ」となる信号が導出される。

更に回路１１の入力Ｅｉはそのレベルが低電位「Ｏ」で
あると出力Ａ。

１３ 、 Ｃ、ＧＳを有効にし、また逆にそのレベルが
高電位「１」であると出力すべてを無効にする。

上記において回路１１において述べたが、回路１２〜１
７についても同様の構成となっている。

従って、回路１１はＡ。

−Ａ７の信号が「１０１０１１１０ｊである場合に入力
端ｉ。

〜ｉ７にはｌ’−０１０１０００１ｊが導入されて入力
端ｉ。

が優先的に有効信号となってこの出力端Ａ。Ｂ 、 Ｃ
、ＧＳは「０ＯＯＯ」が出力される。

上記回路１１〜１７の出力端Ａ、Ｂ、Ｃ，ＧＳは夫々対
応して設けられた回路１８〜２４及び回路２５〜３１に
導入される。

即ち、回路１１の出力端Ａ、Ｂ、Ｃ，ＧＳが回路１８の
入力端Ａ、Ｂ、Ｃ，Ｄに導入され、この入力端Ａ、Ｂ、
Ｃ，Ｄへの入力信号の状態に応じて異なる出力信号ａ１
〜ａ７を導出する。

この入力信号と出力信号との関係は入力端Ａ、Ｂ、Ｃ，
Ｄが「０ＯＯＯ」に対してａ１〜ａ７が「１１１１１１
１Ｊであり、「１０００Ｊに対して「０１１１１１１」
であり、「０１００」に対して「１０１１１１１Ｊであ
り、またｌ−１１１０Ｊに対して「１１１１１１０．Ｊ
となる。

回路１９〜２４も同様な関係で出力信号が導出されるも
のとなっている。

前記回路１８の出力信号ａ１〜ａ７は回路４１に夫々導
入され、また回路１９の出力信号ｂ２〜ｂ７は回路４２
に夫々導入され、同様に回路２０の出力信号Ｃ３〜Ｃ７
は回路４３に、回路２１の出力信号ｄ４〜ｄ７は回路４
４に、回路２２の出力信号ｅ、〜ｅ７は回路４５に、回
路２３の出力信号ｆ６〜ｆ７は回路４６に、回路２４の
出力信号ｇ７は回路４７に導入されている。

他方、回路２５も上記回路１８と同様な関係であり、つ
まり回路１１の出力端Ａ、Ｂ、Ｃの信号が回路２５の入
力端Ａ。

Ｂ、Ｃに導入されまた回路１１の出力端ＧＳがアンドゲ
ートを介して回路２５の入力端りに導入されている。

前記アンドゲートの他方の入力端にはメモリーブロック
信号Ｓ。

がインバータを介して導入されている。

この回路２５の入力端Ａ、Ｂ、Ｃ，Ｄと出力端０ｏ−０
７の信号の関係は入力端Ａ、Ｂ、Ｃ，Ｄが「００００」
に対して６゜−６７が「０１１１１１１１」となり、「
１０００」に対して「１０１１１１１１ｊ、「０１００
ｊに対して「１１０１１１１１」、また「１１１０」に
対してＩＩ １１１１１１０Ｊとなる。

回路２６〜回路３１も同様な関係で出力信号が導出され
るものとなっている。

この回路２６にはメモリーブロック信号Ｓ１、回路２１
にはメモリーブロック信号Ｓ２、回路２８にはメモリー
ブロック信号Ｓ３、・・・・・・回路３１にはメモリー
ブロック信号Ｓ６が夫々導入されてなる。

また、回路４７からのアンドゲートの他端にはメモリー
ブロック信号Ｓ７が導入されてなる。

上記回路２５〜回路３１の出力信号は次の様になってい
る。

回路２５の７５ｏは回路３２を介して出力ラインＥｏに
接続され、回路２５と２６の０１は回路３３を介して出
力ラインＥ、に接続され、回路２５と２６及び２７の０
２は回路３４を介して出力ラインＥ２に接続され、回路
２５，２６．２７及び２８の０３は回路３５を介して出
力ラインＥ３に接続され、回路２５，２６，２７．２８
及び２９の０４は回路３６を介して出力ラインＥ４に接
続され、回路２５，２６，２７，２８．２９及び３０の
６５は回路３７を介して出力ラインＥ、に接続され、回
路２５，２６，２７，２８，２９．３０及び３１の０６
は回路３８を介して出力ラインＥ６に接続され、回路２
５，２６，２７，２８，２９゜３０及び３１の０７と回
路４１からのアンドゲートを介する出力は回路３９を介
して出力ラインＥ７に接続されている。

従ってこの第９図Ａ、Ｈの回路動作について今少し説明
するに、Ａｏ−Ａ７の信号が 「１０１０１１１０」である場合に、回路１１は１−０
１０１０００１Ｊが導入されて入力端ｉ。

が優先的に有効信号となり、この出力端Ａ、Ｂ、Ｃ。

ＧＳからは「００００」が出力されることは上述した通
りである。

このため、回路１８の入力端Ａ、Ｂ、Ｃ，Ｄには「０Ｏ
ＯＯ」が導入されて出力ａ１〜ａ７がＩＩ １１１１１
１Ｊとなる。

また、回路２５の入力端Ａ、Ｂ、Ｃ，Ｄはメモリーブロ
ック信号Ｓ。

が「１」となっていると「ＯＯ００ｊが導入されて出力
Ｏ８〜０７が「０１１１１１１１Ｊとなる。

これにより、回路３２を介する出力ラインＥ。

が「１」となってメモリーブロック４Ａにメモリーブロ
ック指定信号を出力する。

次に上記回路１８の出力信号ａ１〜ａ７が回路４１に導
入されることから、Ａ１〜Ａ７の「０１０１１１０」の
信号が回路４１を通して回路１２の入力端１１〜ｉ７に
導入される信号が「ｌ０１００ＯＩＪとなって１２の入
力端が優先的に有効信号となり、回路１２の出力端Ａ、
Ｂ。

Ｃ、ＧＳはｌ’−０１００Ｊとなる。

このため、回路１９の入力端Ａ、Ｂ、Ｃ，Ｄには「０１
００」が導入されて出力ｂ２〜ｂ７が「０１１１１１Ｊ
となる。

また、回路２６の入力端Ａ、Ｂ、Ｃ，Ｄはメモリーブロ
ック信号Ｓ０が「１」となっていると「０１００」が導
入されて出力６□〜０７がＪｌ ０１１１１１ｊとなる
。

これにより出力０２から回路３４を介する出力ラインＥ
１が「１」となってメモリーブロック４Ｃにメモリーブ
ロック指定信号を出力する。

これはメモリーブロック４Ｂが有効ブロック指定信号Ａ
１が「０」で無効であるから次の有効となっている信号
Ａ２に対応するメモリーブロック４Ｃを指定するものと
なっている。

以下上記と同様な動作を回路４１〜４７、回路１３〜１
Ｔが行ない、有効なメモリーブロックに対して順次メモ
リーブロック指定信号を出力するものとなっている。

以上説明した様に、本発明のメモリーカードのブロック
選択方式にあっては（１）複数のメモリーカードを増設
する場合にその増設順序に対する制約がなく操作性が容
易で誤りなく行い得る。

（２）またメモリーブロックの増設に対しても制約がな
く例えば、既に２４ＫＢのメモリーカードがある場合に
更に１６ＫＢ増設して合計４０ＫＢのメモリー容量とし
たい時、単に１６ＫＢのメモリーカードを新たに追加す
るだけでよい。

しかし、従来のものでは既にある２４ＫＢのメモリーカ
ードを取り外ずして新たに３２ＫＢのメモリーカードと
８ＫＢのメモリーカードを実装しなければならない。

（３）メモリーカード内の一部のメモリーが不良となっ
ても、全体のメモリー容量を少し減らすだけで継続して
使用することができる、等の優れた特徴を有する。

【図面の簡単な説明】

第１図は従来のメモリーカードのメモリーブロック選択
装置の構成図、第２図及び第３図は従来の装置における
メモリーブロックの選択動作を示す構成図、第４図は本
発明のメモリーカードのメモリーブロック選択装置を示
す構成図、第５図は本発明装置に係る有効ブロック指定
回路の具体的構成を示す回路図、第６図は前記有効ブロ
ック指定回路の他の具体的構成を示す回路図、第１図及
び第８図は本発明によるブロック選択方法を示す構成図
、第９図Ａ、Ｂは本発明に係るブロック選択回路の具体
的構成を示す図である。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・メモリ一部、３・・・・・・メモリー選択回路、４・
・・・・・メモリーブロック、５・・・・・・基板（メ
モリーカード）、６Ａ及び６Ｂ・・・・・・コネクター
、７Ａ及び７Ｂ・・・・・・有効ブロック指定回路、Ｅ
ｏ−Ｅ７・・・・・・メモリーブロック指定信号を出力
する出力ライン、５ｏ−８７・・・・・・メモリ一部の
絶対アドレスに変換してメモリーブロック容量毎に割当
てたメモリーブロック信号。

Claims (1)

1. 【特許請求の範囲】 １ メモリ一部をｎＫバイト毎にブロック構成して１つ
   の基板にこのメモリーブロックをＮ個まで増設可能にな
   したメモリーカードを複数増設可能となし、中央処理装
   置（ＣＰＵ）からメモリーカードのメモリーブロックに
   対してブロック指定信号を送って所定のメモリーブロッ
   クをアドレス指定するものにおいて、 前記メモリーカードを構成する基板には該基板に装備可
   能なＮ個分のメモリーブロックについて夫々有効か無効
   かを知らせる信号を導出させるための有効ブロック指定
   回路を装備させ、 他方、ＣＰＵ側においては前記メモリ一部へ書込むべき
   データ全体を、前記ｎＫバイトのブロック単位毎に区分
   したメモリーブロック信号（Ｓ。 〜Ｓｎ）を作成すると共に上記有効ブロック指定回路か
   らの有効信号を検出してこの検出による有効メモリーブ
   ロックに対し、前記メモリーブロック信号を順次割当て
   て有効メモリーブロックのみ選択してデータを書込ませ
   るようにしたことを特徴とするメモリーカードのブロッ
   ク選択方式。