JP2967825B2 - マイクロコンピュータ - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、単一半導体基板上に作られたマイクロコ
ンピュータに関するものである。
ンピュータに関するものである。
第５図は、従来のシングルチップマイクロコンピュー
タの構成の一例を示すブロック図である。
タの構成の一例を示すブロック図である。
第５図において、１はCPUであり、外部回路９を含む
全体を制御する。２は内部メモリ回路であり、内部プロ
グラムメモリ３と内部データメモリ４から構成されてい
る。内部プログラムメモリ３は、CPU1が行う制御の手順
を格納している。内部データメモリ４は、制御，演算な
どの処理に必要なデータを格納している。5a〜5dは入出
力回路であり、複数の入出力端子を持ち、外部回路９が
接続される。６はモードレジスタであり、図示されてい
ない外部データメモリを接続する時、入出力回路5a,5b
を制御する。７は内部バスラインであり、CPU1,内部プ
ログラムメモリ3,内部データメモリ4,入出力回路5a〜5
d,モードレジスタ６を相互に接続し、信号の授受を行
う。８はパッケージであり、シングルチップマイクロコ
ンピュータ全体を覆っており、外部回路９を接続するた
めのピンを備えている。外部回路９は、用途に応じて接
続される。
全体を制御する。２は内部メモリ回路であり、内部プロ
グラムメモリ３と内部データメモリ４から構成されてい
る。内部プログラムメモリ３は、CPU1が行う制御の手順
を格納している。内部データメモリ４は、制御，演算な
どの処理に必要なデータを格納している。5a〜5dは入出
力回路であり、複数の入出力端子を持ち、外部回路９が
接続される。６はモードレジスタであり、図示されてい
ない外部データメモリを接続する時、入出力回路5a,5b
を制御する。７は内部バスラインであり、CPU1,内部プ
ログラムメモリ3,内部データメモリ4,入出力回路5a〜5
d,モードレジスタ６を相互に接続し、信号の授受を行
う。８はパッケージであり、シングルチップマイクロコ
ンピュータ全体を覆っており、外部回路９を接続するた
めのピンを備えている。外部回路９は、用途に応じて接
続される。
演算や制御などの処理に必要なデータが多く、内部デ
ータメモリ４だけでは容量が不足する場合、外部データ
メモリを増設する。第６図は、外部データメモリを増設
した時のシングルチップマイクロコンピュータの構成の
一例を示すブロック図である。10は外部データメモリで
あり、外部バスライン11,パッケージ８上の接続ピンを
介して入出力回路5a,5bに接続される。入出力回路5a,5b
は、モードレジスタ６の制御信号によって、通常の入出
力回路として機能したり、外部バスライン11の一部とし
て機能したりする。モードレジスタ６は１ビットのレジ
スタである。この値を１にすると入出力回路5a,5bは外
部バスラインの一部として機能し、外部データメモリ10
が接続可能となる。この値を０にすると入出力回路5a,5
bは通常の入出力回路として機能し、外部データメモリ1
0は接続できない。
ータメモリ４だけでは容量が不足する場合、外部データ
メモリを増設する。第６図は、外部データメモリを増設
した時のシングルチップマイクロコンピュータの構成の
一例を示すブロック図である。10は外部データメモリで
あり、外部バスライン11,パッケージ８上の接続ピンを
介して入出力回路5a,5bに接続される。入出力回路5a,5b
は、モードレジスタ６の制御信号によって、通常の入出
力回路として機能したり、外部バスライン11の一部とし
て機能したりする。モードレジスタ６は１ビットのレジ
スタである。この値を１にすると入出力回路5a,5bは外
部バスラインの一部として機能し、外部データメモリ10
が接続可能となる。この値を０にすると入出力回路5a,5
bは通常の入出力回路として機能し、外部データメモリ1
0は接続できない。
第７図は、シングルチップマイクロコンピュータに外
部データメモリ10を接続した時の、CPU1から見たアドレ
スマップの一例を示した図である。アドレス空間は全体
で、000016番地からFFFF16番地までの64Kバイトとす
る。内部データメモリ４のアドレス空間は、000016番地
から0FFF16番地までの4Kバイト、内部プログラムメモリ
３のアドレス空間は、400016番地からFFFF16番地までの
48Kバイトとする。したがって、外部データメモリ10に
割り当てられるアドレス空間は、100016番地から3FFF16
番地までの12Kバイトとなる。それぞれのアドレス空間
は、シングルチップマイクロコンピュータを設計する段
階で決定される。増設可能な外部データメモリ10の容量
は、内部データメモリ４および内部プログラムメモリ３
が占有するアドレス空間によって制限される。
部データメモリ10を接続した時の、CPU1から見たアドレ
スマップの一例を示した図である。アドレス空間は全体
で、000016番地からFFFF16番地までの64Kバイトとす
る。内部データメモリ４のアドレス空間は、000016番地
から0FFF16番地までの4Kバイト、内部プログラムメモリ
３のアドレス空間は、400016番地からFFFF16番地までの
48Kバイトとする。したがって、外部データメモリ10に
割り当てられるアドレス空間は、100016番地から3FFF16
番地までの12Kバイトとなる。それぞれのアドレス空間
は、シングルチップマイクロコンピュータを設計する段
階で決定される。増設可能な外部データメモリ10の容量
は、内部データメモリ４および内部プログラムメモリ３
が占有するアドレス空間によって制限される。
次に、内部プログラムメモリ３を持たず、外部プログ
ラムメモリによって動作するピギーバック型マイクロコ
ンピュータについて述べる。
ラムメモリによって動作するピギーバック型マイクロコ
ンピュータについて述べる。
第８図は、外部データメモリ10を増設したピギーバッ
ク型マイクロコンピュータの構成の一例を示すブロック
図である。CPU1,内部データメモリ4,入出力回路5a〜5d,
モードレジスタ6,内部バスライン7,外部回路9,外部デー
タメモリ10,外部バスライン11は、第６図で説明したの
と同様の動作を行う。
ク型マイクロコンピュータの構成の一例を示すブロック
図である。CPU1,内部データメモリ4,入出力回路5a〜5d,
モードレジスタ6,内部バスライン7,外部回路9,外部デー
タメモリ10,外部バスライン11は、第６図で説明したの
と同様の動作を行う。
13は外部プログラムメモリであり、外部プログラムメ
モリ接続回路14を介して内部バスライン７に接続されて
おり、CPU1の制御手順などを格納している。外部プログ
ラムメモリ接続回路14は、通常メインチップ12の上面に
設けられた図示しないソケットを介して外部プログラム
メモリ13と内部バスライン７とを接続する。メインチッ
プ12は、CPU1,内部データメモリ4,入出力回路5a〜5d,モ
ードレジスタ6,内部バスライン7,外部プログラムメモリ
接続回路14などを含むチップである。パッケージ８は、
メインチップ12と、それに接続された外部プログラムメ
モリ13とを含む。
モリ接続回路14を介して内部バスライン７に接続されて
おり、CPU1の制御手順などを格納している。外部プログ
ラムメモリ接続回路14は、通常メインチップ12の上面に
設けられた図示しないソケットを介して外部プログラム
メモリ13と内部バスライン７とを接続する。メインチッ
プ12は、CPU1,内部データメモリ4,入出力回路5a〜5d,モ
ードレジスタ6,内部バスライン7,外部プログラムメモリ
接続回路14などを含むチップである。パッケージ８は、
メインチップ12と、それに接続された外部プログラムメ
モリ13とを含む。
第９図は、第８図に示す外部データメモリ10を増設し
たピギーバック型マイクロコンピュータのCPU1から見た
アドレスマップの一例を示す図である。アドレス空間は
全体で、000016番地からFFFF16番地までの64Kバイトと
する。内部データメモリ４のアドレス空間は、000016番
地から0FFF16番地までの4Kバイト、外部プログラムメモ
リ13のアドレス空間は、400016番地からFFFF16番地まで
の48Kバイトとする。したがって外部データメモリ10に
割り当てられるアドレス空間は、100016番地から3FFF16
番地までの12Kバイトとなる。それぞれのアドレス空間
は、ピギーバック型マイクロコンピュータを設計する段
階で決定される。この場合も、増設可能な外部データメ
モリ10の容量は、内部データメモリ４および外部プログ
ラムメモリ13が占有するアドレス空間によって制限され
る。
たピギーバック型マイクロコンピュータのCPU1から見た
アドレスマップの一例を示す図である。アドレス空間は
全体で、000016番地からFFFF16番地までの64Kバイトと
する。内部データメモリ４のアドレス空間は、000016番
地から0FFF16番地までの4Kバイト、外部プログラムメモ
リ13のアドレス空間は、400016番地からFFFF16番地まで
の48Kバイトとする。したがって外部データメモリ10に
割り当てられるアドレス空間は、100016番地から3FFF16
番地までの12Kバイトとなる。それぞれのアドレス空間
は、ピギーバック型マイクロコンピュータを設計する段
階で決定される。この場合も、増設可能な外部データメ
モリ10の容量は、内部データメモリ４および外部プログ
ラムメモリ13が占有するアドレス空間によって制限され
る。
従来のマイクロコンピュータは以上のように構成され
ているので、増設可能な外部データメモリ10の容量は、
実際に格納されているプログラムの容量の多少にかかわ
らず、マイクロコンピュータの設計段階で内部プログラ
ムメモリ３（外部プログラムメモリ13）および内部デー
タメモリ４に割り当てられたアドレス空間によって制限
されるという問題点があった。
ているので、増設可能な外部データメモリ10の容量は、
実際に格納されているプログラムの容量の多少にかかわ
らず、マイクロコンピュータの設計段階で内部プログラ
ムメモリ３（外部プログラムメモリ13）および内部デー
タメモリ４に割り当てられたアドレス空間によって制限
されるという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、データメモリの必要量に応じて、増設可
能な外部データメモリの容量を容易に拡張することがで
きるマイクロコンピュータを得ることを目的としてい
る。
されたもので、データメモリの必要量に応じて、増設可
能な外部データメモリの容量を容易に拡張することがで
きるマイクロコンピュータを得ることを目的としてい
る。
この発明に係るマイクロコンピュータは、中央処理装
置のアドレス空間のうち、どの部分を内部メモリに割り
当て、どの部分を外部メモリに割り当てるかを変更自在
に設定する電気的手段を設けたものである。また、マイ
クロコンピュータは入出力回路をも備え、これに対して
外部メモリが接続された場合に電気的手段は入出力回路
に外部バス端子として機能させる制御をも行う。ここで
上記の制御および割り当ては、中央処理装置から所定の
レジスタに書き込み操作をすることによって行われる。
中央処理装置、内部メモリ、入出力回路、電気的手段は
単一の半導体基板上に構成される。
置のアドレス空間のうち、どの部分を内部メモリに割り
当て、どの部分を外部メモリに割り当てるかを変更自在
に設定する電気的手段を設けたものである。また、マイ
クロコンピュータは入出力回路をも備え、これに対して
外部メモリが接続された場合に電気的手段は入出力回路
に外部バス端子として機能させる制御をも行う。ここで
上記の制御および割り当ては、中央処理装置から所定の
レジスタに書き込み操作をすることによって行われる。
中央処理装置、内部メモリ、入出力回路、電気的手段は
単一の半導体基板上に構成される。
この発明における電気的手段は、内部メモリおよび外
部メモリに割り当てる中央処理装置のアドレス空間を自
在に設定するので、データメモリの必要量に応じて外部
データメモリの容量を変更できる。また入出力回路は、
外部メモリが接続された場合には外部バス端子として、
外部メモリが接続されない場合には通常の入力出力回路
として、それぞれ機能する。
部メモリに割り当てる中央処理装置のアドレス空間を自
在に設定するので、データメモリの必要量に応じて外部
データメモリの容量を変更できる。また入出力回路は、
外部メモリが接続された場合には外部バス端子として、
外部メモリが接続されない場合には通常の入力出力回路
として、それぞれ機能する。
この発明の一実施例であるマイクロコンピュータを図
面を参照して説明する。
面を参照して説明する。
第１図は、この発明の一実施例であるシングルチップ
マイクロコンピュータの構成を示すブロック図である。
この実施例では、第６図のモードレジスタ６のかわり
に、８ビットのメモリ切替レジハタ15が内部バスライン
７に接続され、その内容はバスライン７を介してCPU1に
よって設定することができる。また、内部プログラムメ
モリ３の制御部に、メモリ切替レジスタ15によって動作
する図示しないマルチプレクサまたはロジック回路が設
けられる。その他の構成は、第６図に示す従来のシング
ルチップマイクロコンピュータと同様である。
マイクロコンピュータの構成を示すブロック図である。
この実施例では、第６図のモードレジスタ６のかわり
に、８ビットのメモリ切替レジハタ15が内部バスライン
７に接続され、その内容はバスライン７を介してCPU1に
よって設定することができる。また、内部プログラムメ
モリ３の制御部に、メモリ切替レジスタ15によって動作
する図示しないマルチプレクサまたはロジック回路が設
けられる。その他の構成は、第６図に示す従来のシング
ルチップマイクロコンピュータと同様である。
第２図は、メモリ切替レジスタ15のビットパターン
と、それに対応するCPU1から見たアドレスマップの一例
を示す図である。
と、それに対応するCPU1から見たアドレスマップの一例
を示す図である。
アドレス空間は全体で、000016番地からFFFF16番地ま
での64Kバイトとする。内部データメモリ４のアドレス
空間は、000016番地から0FFF16番地までの4Kバイトで固
定である。メモリ切替レジスタ15のビットパターンが
「11111111」の場合、外部データメモリ10のアドレス空
間は100016番地から3FFF16番地までの12Kバイト、内部
プログラムメモリ３のアドレス空間は、400016番地から
FFFF16番地までの48Kバイトとする。ビットパターンが
「01111111」の場合、外部データメモリ10のアドレス空
間は4Kバイト増えて100016番地から4FFF16番地までの16
Kバイト、内部プログラムメモリ３のアドレス空間は、4
Kバイト減って500016番地からFFFF16番地までの44Kバイ
トとなる。以下、メモリ切替レジスタ15のビットパター
ンの１が立っている最上位ビットが１つずつ０になるに
したがって、外部データメモリ10のアドレス空間は4Kバ
イトずつ増え、内部プログラムメモリ３のアドレス空間
は4Kバイトずつ減る。ビットパターンが「00000001」に
なった時、外部データメモリ10のアドレス空間は、1000
16番地からAFFF16番地までの40Kバイトで最大、内部プ
ログラムメモリ３のアドレス空間はB00016番地からFFFF
16番地までの20Kバイトで最小となる。
での64Kバイトとする。内部データメモリ４のアドレス
空間は、000016番地から0FFF16番地までの4Kバイトで固
定である。メモリ切替レジスタ15のビットパターンが
「11111111」の場合、外部データメモリ10のアドレス空
間は100016番地から3FFF16番地までの12Kバイト、内部
プログラムメモリ３のアドレス空間は、400016番地から
FFFF16番地までの48Kバイトとする。ビットパターンが
「01111111」の場合、外部データメモリ10のアドレス空
間は4Kバイト増えて100016番地から4FFF16番地までの16
Kバイト、内部プログラムメモリ３のアドレス空間は、4
Kバイト減って500016番地からFFFF16番地までの44Kバイ
トとなる。以下、メモリ切替レジスタ15のビットパター
ンの１が立っている最上位ビットが１つずつ０になるに
したがって、外部データメモリ10のアドレス空間は4Kバ
イトずつ増え、内部プログラムメモリ３のアドレス空間
は4Kバイトずつ減る。ビットパターンが「00000001」に
なった時、外部データメモリ10のアドレス空間は、1000
16番地からAFFF16番地までの40Kバイトで最大、内部プ
ログラムメモリ３のアドレス空間はB00016番地からFFFF
16番地までの20Kバイトで最小となる。
内部プログラムメモリ３に実際に格納されるプログラ
ムの容量が、48Kバイトより小さい時は、その空き空間
まで外部データメモリ10のアドレス空間を拡張できる。
たとえば、内部プログラムメモリ３に実際に格納される
プログラムの容量が600016番地からFFFF16番地までの40
Kバイトしかない場合、増設できる外部メモリ10の最大
の容量は、100016番地から5FFF16番地までの20Kバイト
となる。この場合は第２図より、メモリ切替レジスタ15
のビットパターンとして「00111111」を選択する。
ムの容量が、48Kバイトより小さい時は、その空き空間
まで外部データメモリ10のアドレス空間を拡張できる。
たとえば、内部プログラムメモリ３に実際に格納される
プログラムの容量が600016番地からFFFF16番地までの40
Kバイトしかない場合、増設できる外部メモリ10の最大
の容量は、100016番地から5FFF16番地までの20Kバイト
となる。この場合は第２図より、メモリ切替レジスタ15
のビットパターンとして「00111111」を選択する。
次に、20Kバイトの外部データメモリ10を接続し、メ
モリ切替レジスタ15のビットパターン「00111111」を外
部入力ピンやディップスイッチなどによって入力した時
の、第１図に示すシングルチップマイクロコンピュータ
の動作について述べる。
モリ切替レジスタ15のビットパターン「00111111」を外
部入力ピンやディップスイッチなどによって入力した時
の、第１図に示すシングルチップマイクロコンピュータ
の動作について述べる。
CPU1が、アドレス空間000016番地から0FFF16番地まで
の4Kバイトの内部データメモリ4,100016番地から3FFF16
番地までの12Kバイトの外部データメモリ10の一部分、
および600016番地からFFFF16番地までの40Kバイトの内
部プログラムメモリ３をアクセスする動作は、第６図に
示す従来のシングルチップマイクロコンピュータと同様
である。
の4Kバイトの内部データメモリ4,100016番地から3FFF16
番地までの12Kバイトの外部データメモリ10の一部分、
および600016番地からFFFF16番地までの40Kバイトの内
部プログラムメモリ３をアクセスする動作は、第６図に
示す従来のシングルチップマイクロコンピュータと同様
である。
新しく拡張された400016番地から5FFF16番地までの8K
バイトの外部データメモリ10の一部分をCPU1がアクセス
する時は、次のような動作となる。実際には書きこまれ
ていない内部プログラムメモリ３内の対応する番地のメ
モリ部分は、メモリ切替レジスタ15のビットパターンに
応じて内部プログラムメモリ３の制御部に設けられたマ
ルチプレクサやロジック回路によってアクセス禁止信号
を受け、内部バスライン７に対してフローティング状態
となる。したがって、CPU1は内部プログラムメモリ３を
アクセスせず、外部データメモリ10の対応する番地をア
クセスしデータを読み出す。このようにして外部データ
メモリ10のアドレス空間を、書き込みの行われていない
内部プログラムメモリ３のアドレス空間にまで拡張する
ことができる。
バイトの外部データメモリ10の一部分をCPU1がアクセス
する時は、次のような動作となる。実際には書きこまれ
ていない内部プログラムメモリ３内の対応する番地のメ
モリ部分は、メモリ切替レジスタ15のビットパターンに
応じて内部プログラムメモリ３の制御部に設けられたマ
ルチプレクサやロジック回路によってアクセス禁止信号
を受け、内部バスライン７に対してフローティング状態
となる。したがって、CPU1は内部プログラムメモリ３を
アクセスせず、外部データメモリ10の対応する番地をア
クセスしデータを読み出す。このようにして外部データ
メモリ10のアドレス空間を、書き込みの行われていない
内部プログラムメモリ３のアドレス空間にまで拡張する
ことができる。
次に、ピギーバック型マイクロコンピュータの場合に
ついて述べる。第３図は、この発明の他の実施例である
ピギーバック型マイクロコンピュータの構成を示したブ
ロック図である。この実施例では第８図のモードレジス
タ６のかわりに、８ビットのメモリ切替レジスタ15が内
部バスライン７に接続される。また、外部プログラムメ
モリ接続回路14の制御部に、メモリ切替レジスタ15によ
って動作する図示しないマルチプレクサまたはロジック
回路が設けられる。その他の構成は、第８図に示す従来
のピギーバック型マイクロコンピュータと同様である。
ついて述べる。第３図は、この発明の他の実施例である
ピギーバック型マイクロコンピュータの構成を示したブ
ロック図である。この実施例では第８図のモードレジス
タ６のかわりに、８ビットのメモリ切替レジスタ15が内
部バスライン７に接続される。また、外部プログラムメ
モリ接続回路14の制御部に、メモリ切替レジスタ15によ
って動作する図示しないマルチプレクサまたはロジック
回路が設けられる。その他の構成は、第８図に示す従来
のピギーバック型マイクロコンピュータと同様である。
第４図は、第３図に示すピギーバック型マイクロコン
ピュータのCPU1から見たアドレスマップの一例を示す図
である。アドレス空間は全体で、000016番地からFFFF16
番地までの64Kバイトとする。内部データメモリ４のア
ドレス空間は、000016番地から0FFF16番地までの4Kバイ
ト、外部プログラムメモリ13のアドレス空間は、400016
番地からFFFF16番地までの48Kバイトとする。したがっ
て外部データメモリに割り当てられるアドレス空間は、
100016番地から3FFF16番地までの12Kバイトとなる。
ピュータのCPU1から見たアドレスマップの一例を示す図
である。アドレス空間は全体で、000016番地からFFFF16
番地までの64Kバイトとする。内部データメモリ４のア
ドレス空間は、000016番地から0FFF16番地までの4Kバイ
ト、外部プログラムメモリ13のアドレス空間は、400016
番地からFFFF16番地までの48Kバイトとする。したがっ
て外部データメモリに割り当てられるアドレス空間は、
100016番地から3FFF16番地までの12Kバイトとなる。
ピギーバック型マイクロコンピュータの場合、接続さ
れる外部プログラムメモリ13の容量は一定ではない。し
たがって第４図のように、外部プログラムメモリ13に割
り当てられたアドレス空間に空き空間が生じることが、
頻繁に起こる。従来のピギーバック型マイクロコンピュ
ータでは、第４図のように空き空間が生じてもその空間
を利用することができなかった。しかしながら、第３図
に示すこの発明の一実施例であるピギーバック型マイク
ロコンピュータでは第１図に示す実施例と同様に、メモ
リ切替レジスタ15のビットパターンに応じて外部データ
メモリ10のアドレス空間を８通りに増減できる。したが
って、この空き空間を有効に利用することができ、外部
データメモリ10のアドレス空間を拡張することが可能と
なる。
れる外部プログラムメモリ13の容量は一定ではない。し
たがって第４図のように、外部プログラムメモリ13に割
り当てられたアドレス空間に空き空間が生じることが、
頻繁に起こる。従来のピギーバック型マイクロコンピュ
ータでは、第４図のように空き空間が生じてもその空間
を利用することができなかった。しかしながら、第３図
に示すこの発明の一実施例であるピギーバック型マイク
ロコンピュータでは第１図に示す実施例と同様に、メモ
リ切替レジスタ15のビットパターンに応じて外部データ
メモリ10のアドレス空間を８通りに増減できる。したが
って、この空き空間を有効に利用することができ、外部
データメモリ10のアドレス空間を拡張することが可能と
なる。
以上のようにこの発明によれば、内部メモリおよび外
部メモリに割り当てる中央処理装置のアドレス空間を変
更自在に設定する電気的手段を設けたので、増設可能な
外部データメモリの容量を容易に拡張できるマイクロコ
ンピュータを得ることができる。しかしも入出力回路
は、外部メモリが接続された場合には外部バス端子とし
て機能する。
部メモリに割り当てる中央処理装置のアドレス空間を変
更自在に設定する電気的手段を設けたので、増設可能な
外部データメモリの容量を容易に拡張できるマイクロコ
ンピュータを得ることができる。しかしも入出力回路
は、外部メモリが接続された場合には外部バス端子とし
て機能する。
第１図はこの発明の一実施例であるシングルチップマイ
クロコンピュータを示すブロック図、第２図はメモリ切
替レジスタのビットパターンとそれに対応するアドレス
マップを示す図、第３図はこの発明の他の実施例である
ピギーバック型マイクロコンピュータを示すブロック
図、第４図は第３図の実施例におけるアドレスマップの
一例を示す図、第５図は従来のシングルチップマイクロ
コンピュータを示すブロック図、第６図は外部データメ
モリを増設した従来のシングルチップマイクロコンピュ
ータを示すブロック図、第７図は第６図のシングルチッ
プマイクロコンピュータのアドレスマップの一例を示す
図、第８図は従来のピギーバック型マイクロコンピュー
タを示すブロック図、第９図は第８図のピギーバック型
マイクロコンピュータのアドレスマップの一例を示す図
である。 図において、１はCPU、２は内部メモリ回路、３は内部
プログラムメモリ、４は内部データメモリ、5a〜5dは入
出力回路、８はパッケージ、10は外部データメモリ、13
は外部プログラムメモリ、14は外部プログラムメモリ接
続回路、15はメモリ切替レジスタである。 なお、各図中同一符号は同一または相当部分を示す。
クロコンピュータを示すブロック図、第２図はメモリ切
替レジスタのビットパターンとそれに対応するアドレス
マップを示す図、第３図はこの発明の他の実施例である
ピギーバック型マイクロコンピュータを示すブロック
図、第４図は第３図の実施例におけるアドレスマップの
一例を示す図、第５図は従来のシングルチップマイクロ
コンピュータを示すブロック図、第６図は外部データメ
モリを増設した従来のシングルチップマイクロコンピュ
ータを示すブロック図、第７図は第６図のシングルチッ
プマイクロコンピュータのアドレスマップの一例を示す
図、第８図は従来のピギーバック型マイクロコンピュー
タを示すブロック図、第９図は第８図のピギーバック型
マイクロコンピュータのアドレスマップの一例を示す図
である。 図において、１はCPU、２は内部メモリ回路、３は内部
プログラムメモリ、４は内部データメモリ、5a〜5dは入
出力回路、８はパッケージ、10は外部データメモリ、13
は外部プログラムメモリ、14は外部プログラムメモリ接
続回路、15はメモリ切替レジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】単一の半導体基板に設けられた、 （ａ）中央処理装置と、 （ｂ）前記中央処理装置によりアクセスされる内部メモ
リと、 （ｃ）入出力回路と、 （ｄ）前記入出力回路に対して前記単一の半導体基板の
外部に存在する外部メモリが接続された場合に、前記入
出力回路を外部バス端子として機能させる制御、及び前
記中央処理装置のアドレス空間の内、どの部分を前記内
部メモリに割り当て、どの部分を前記外部メモリに割り
当てるのかを、前記中央処理装置から所定のレジスタに
書き込み操作をすることにより変更自在に設定する電気
的手段とを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020742A JP2967825B2 (ja) | 1988-01-29 | 1988-01-29 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020742A JP2967825B2 (ja) | 1988-01-29 | 1988-01-29 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01195555A JPH01195555A (ja) | 1989-08-07 |
| JP2967825B2 true JP2967825B2 (ja) | 1999-10-25 |
Family
ID=12035648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020742A Expired - Fee Related JP2967825B2 (ja) | 1988-01-29 | 1988-01-29 | マイクロコンピュータ |
Country Status (1)
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|---|---|
| JP (1) | JP2967825B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1988
- 1988-01-29 JP JP63020742A patent/JP2967825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01195555A (ja) | 1989-08-07 |
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