JP3336624B2 - 評価用データ処理半導体装置のアクセス対象選択回路 - Google Patents
評価用データ処理半導体装置のアクセス対象選択回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータやＤＳＰ等のデータ処理半導体装置を量産す
る前に、このデータ処理半導体装置を評価するために用
いられる評価用データ処理半導体装置のアクセス対象選
択回路に関する。
ンピュータやＤＳＰ等のデータ処理半導体装置を量産す
る前に、このデータ処理半導体装置を評価するために用
いられる評価用データ処理半導体装置のアクセス対象選
択回路に関する。
【０００２】
【従来の技術】図５は、量産用データ処理半導体装置１
０の構成を示す。このデータ処理半導体装置１０は、Ｃ
ＰＵ１１と、アドレスデコーダ１２と、ＲＯＭ１３と、
ＲＡＭ１４と、Ｉ／Ｏポート１５との間が内部バス１６
で接続されている。データ処理半導体装置１０には、そ
のＩ／Ｏポート１５に外部周辺機器２０が接続されてい
る。
０の構成を示す。このデータ処理半導体装置１０は、Ｃ
ＰＵ１１と、アドレスデコーダ１２と、ＲＯＭ１３と、
ＲＡＭ１４と、Ｉ／Ｏポート１５との間が内部バス１６
で接続されている。データ処理半導体装置１０には、そ
のＩ／Ｏポート１５に外部周辺機器２０が接続されてい
る。
【０００３】アドレスデコーダ１２には、１６ビットア
ドレスＡ０〜Ａ１５のうち上位３ビットのアドレスＡ１
３〜１５が供給され、アドレスデコーダ１２はこれをデ
コードして、ＲＯＭ１３に対するブロックセレクト信号
＊ＣＳ１、ＲＡＭ１４に対するブロックセレクト信号＊
ＣＳ２及びＩ／Ｏポート１５に対するアウトプットイネ
ーブル信号＊ＯＥを生成し出力する。ここに＊は、負論
理であることを示す。
ドレスＡ０〜Ａ１５のうち上位３ビットのアドレスＡ１
３〜１５が供給され、アドレスデコーダ１２はこれをデ
コードして、ＲＯＭ１３に対するブロックセレクト信号
＊ＣＳ１、ＲＡＭ１４に対するブロックセレクト信号＊
ＣＳ２及びＩ／Ｏポート１５に対するアウトプットイネ
ーブル信号＊ＯＥを生成し出力する。ここに＊は、負論
理であることを示す。
【０００４】データ処理半導体装置１０を量産する前
に、図６に示すような評価用データ処理半導体装置１０
Ａを製造して動作させ、データ処理半導体装置１０に対
する評価を行う。アドレス空間が互いに異なる量産用デ
ータ処理半導体装置１０に対し、同一構成の評価用デー
タ処理半導体装置１０Ａで評価するために、この例で
は、図５に示すＲＯＭ１３の代わりに評価用データ処理
半導体装置１０Ａの外部にＲＯＭ２３を配置してこれを
評価用データ処理半導体装置１０Ａと接続している。Ｒ
ＯＭ２３は通常、ＥＰＲＯＭが使用される。
に、図６に示すような評価用データ処理半導体装置１０
Ａを製造して動作させ、データ処理半導体装置１０に対
する評価を行う。アドレス空間が互いに異なる量産用デ
ータ処理半導体装置１０に対し、同一構成の評価用デー
タ処理半導体装置１０Ａで評価するために、この例で
は、図５に示すＲＯＭ１３の代わりに評価用データ処理
半導体装置１０Ａの外部にＲＯＭ２３を配置してこれを
評価用データ処理半導体装置１０Ａと接続している。Ｒ
ＯＭ２３は通常、ＥＰＲＯＭが使用される。
【０００５】図５において、例えばＲＯＭ１３の記憶容
量を変更する場合、これに応じてアドレスデコーダ１２
の構成も変更する必要がある。これに対し図６において
は、評価用データ処理半導体装置１０Ａの外部にＲＯＭ
２３が配置されているので、評価用データ処理半導体装
置１０Ａはアドレスデコーダ１２の構成のみを変更すれ
ばよい。アドレスデコーダ１２の構成を変更せずにＲＯ
Ｍ１３の記憶容量のみを変更して評価を行うと、量産用
データ処理半導体装置１０と評価用データ処理半導体装
置１０Ａとが１対１に対応しないために、対応付けのた
めの特別なソフトウエア処理をしなければならず、評価
に支障が生ずる。
量を変更する場合、これに応じてアドレスデコーダ１２
の構成も変更する必要がある。これに対し図６において
は、評価用データ処理半導体装置１０Ａの外部にＲＯＭ
２３が配置されているので、評価用データ処理半導体装
置１０Ａはアドレスデコーダ１２の構成のみを変更すれ
ばよい。アドレスデコーダ１２の構成を変更せずにＲＯ
Ｍ１３の記憶容量のみを変更して評価を行うと、量産用
データ処理半導体装置１０と評価用データ処理半導体装
置１０Ａとが１対１に対応しないために、対応付けのた
めの特別なソフトウエア処理をしなければならず、評価
に支障が生ずる。
【０００６】そこで従来では、アドレスデコーダ１２Ａ
を例えば図７に示す如く構成していた。すなわち、アド
レス線Ａ１３を、ヒューズ３０を介してナンドゲート３
１の第１の入力端に接続し、この第１入力端に更にヒュ
ーズ３２を介して電源供給線ＶCCを接続し、ナンドゲー
ト３１の第２及び第３の入力端にそれぞれアドレス線Ａ
１４及びＡ１５を接続し、ナンドゲート３１の出力端か
らアウトプットイネーブル信号＊ＯＥを取り出してい
る。また、アドレス線Ａ１４及びＡ１５をオアゲート３
４の入力端に接続し、ナンドゲート３１及びオアゲート
３４の出力端をナンドゲート３３の入力端に接続して、
ナンドゲート３３及びオアゲート３４の出力端からそれ
ぞれブロックセレクト信号＊ＣＳ１及び＊ＣＳ２を取り
出している。
を例えば図７に示す如く構成していた。すなわち、アド
レス線Ａ１３を、ヒューズ３０を介してナンドゲート３
１の第１の入力端に接続し、この第１入力端に更にヒュ
ーズ３２を介して電源供給線ＶCCを接続し、ナンドゲー
ト３１の第２及び第３の入力端にそれぞれアドレス線Ａ
１４及びＡ１５を接続し、ナンドゲート３１の出力端か
らアウトプットイネーブル信号＊ＯＥを取り出してい
る。また、アドレス線Ａ１４及びＡ１５をオアゲート３
４の入力端に接続し、ナンドゲート３１及びオアゲート
３４の出力端をナンドゲート３３の入力端に接続して、
ナンドゲート３３及びオアゲート３４の出力端からそれ
ぞれブロックセレクト信号＊ＣＳ１及び＊ＣＳ２を取り
出している。
【０００７】上記構成において、ヒューズ３０とヒュー
ズ３２の一方をレーザで熔断してアドレス空間を定め
る。
ズ３２の一方をレーザで熔断してアドレス空間を定め
る。
【０００８】このような構成のアドレスデコーダ１２Ａ
を用いれば、ヒューズ３０とヒューズ３２のいずれを熔
断するかで異なるアドレス空間の量産用データ処理半導
体装置１０に対応した評価用データ処理半導体装置１０
Ａを製造することができる。
を用いれば、ヒューズ３０とヒューズ３２のいずれを熔
断するかで異なるアドレス空間の量産用データ処理半導
体装置１０に対応した評価用データ処理半導体装置１０
Ａを製造することができる。
【０００９】
【発明が解決しようとする課題】しかし、アドレス空間
の異なる量産用データ処理半導体装置１０毎に新たな評
価用データ処理半導体装置１０Ａを製造しなければなら
ないので、コスト高となる。
の異なる量産用データ処理半導体装置１０毎に新たな評
価用データ処理半導体装置１０Ａを製造しなければなら
ないので、コスト高となる。
【００１０】本発明の目的は、このような問題点に鑑
み、記憶容量の異なる複数の量産用データ処理半導体装
置に対し、該記憶容量に応じたメモリが外付けされる同
一の評価用データ処理半導体装置を用いることができ
る、評価用データ処理半導体装置のアクセス対象選択回
路を提供することにある。
み、記憶容量の異なる複数の量産用データ処理半導体装
置に対し、該記憶容量に応じたメモリが外付けされる同
一の評価用データ処理半導体装置を用いることができ
る、評価用データ処理半導体装置のアクセス対象選択回
路を提供することにある。
【００１１】
【課題を解決するための手段及びその作用】本発明に係
る評価用データ処理半導体装置のアクセス対象選択回路
を、実施例図中の対応する構成要素の符号を引用して説
明する。この評価用データ処理半導体装置は、記憶容量
の異なる複数の量産用データ処理半導体装置を評価する
ためのものであり、該評価用データ処理半導体装置には
該記憶容量に応じたメモリが外付けされる。
る評価用データ処理半導体装置のアクセス対象選択回路
を、実施例図中の対応する構成要素の符号を引用して説
明する。この評価用データ処理半導体装置は、記憶容量
の異なる複数の量産用データ処理半導体装置を評価する
ためのものであり、該評価用データ処理半導体装置には
該記憶容量に応じたメモリが外付けされる。
【００１２】この評価用データ処理半導体装置のアクセ
ス対象選択回路は、例えば図１に示す如く、書き換え可
能な記憶素子１８と、アドレスが入力され、記憶素子１
８の記憶内容に応じて該アドレスを変更し又は変更せず
に出力するアドレス変更回路１７と、アドレス変更回路
１７の出力をデコードしてアクセス対象２３、１４、１
５をアクティブにする信号＊ＯＥ、＊ＣＳ１、＊ＣＳ２
を生成し出力するアドレスデコーダ１２とを備えてい
る。
ス対象選択回路は、例えば図１に示す如く、書き換え可
能な記憶素子１８と、アドレスが入力され、記憶素子１
８の記憶内容に応じて該アドレスを変更し又は変更せず
に出力するアドレス変更回路１７と、アドレス変更回路
１７の出力をデコードしてアクセス対象２３、１４、１
５をアクティブにする信号＊ＯＥ、＊ＣＳ１、＊ＣＳ２
を生成し出力するアドレスデコーダ１２とを備えてい
る。
【００１３】本発明によれば、記憶容量の異なる外付け
メモリ２３の取り替えに応じて記憶素子１８の記憶内容
を変更することによりアドレス空間を変更可能となって
いるので、異なるアドレス空間の量産用データ処理半導
体装置に対し同一の評価用データ処理半導体装置を用い
ることができる。このため、複数の異なるアドレス空間
の量産用データ処理半導体装置に対する評価用データ処
理半導体装置１０Ｂの製造コストを低減することができ
る。また、評価用データ処理半導体装置１０Ｂを複数種
の量産用データ処理半導体装置と１対１対応させること
ができるので、量産用データ処理半導体装置の開発期間
を短縮することができる。
メモリ２３の取り替えに応じて記憶素子１８の記憶内容
を変更することによりアドレス空間を変更可能となって
いるので、異なるアドレス空間の量産用データ処理半導
体装置に対し同一の評価用データ処理半導体装置を用い
ることができる。このため、複数の異なるアドレス空間
の量産用データ処理半導体装置に対する評価用データ処
理半導体装置１０Ｂの製造コストを低減することができ
る。また、評価用データ処理半導体装置１０Ｂを複数種
の量産用データ処理半導体装置と１対１対応させること
ができるので、量産用データ処理半導体装置の開発期間
を短縮することができる。
【００１４】本発明の第１態様では、例えば図２、３に
示す如く、アドレス変更回路１７Ａ、１７Ｂは、アドレ
ス線Ａ１３上の信号値と固定値との何れか一方を記憶素
子１８Ａ、１８Ｂの記憶内容に応じて選択し出力する。
示す如く、アドレス変更回路１７Ａ、１７Ｂは、アドレ
ス線Ａ１３上の信号値と固定値との何れか一方を記憶素
子１８Ａ、１８Ｂの記憶内容に応じて選択し出力する。
【００１５】この構成の場合、構成が簡単になる。
【００１６】本発明の第２態様では、上記アクセス対象
選択回路を複数備えて、アドレス空間内におけるあるア
クセス対象、例えば図１中のＲＯＭ２３の上限値及び下
限値を設定可変にしている。
選択回路を複数備えて、アドレス空間内におけるあるア
クセス対象、例えば図１中のＲＯＭ２３の上限値及び下
限値を設定可変にしている。
【００１７】この構成の場合、アドレス空間変更の自由
度が向上し、１つの評価用データ処理半導体装置をより
多くの量産用評価用データ処理半導体装置に対応させる
ことが可能となる。
度が向上し、１つの評価用データ処理半導体装置をより
多くの量産用評価用データ処理半導体装置に対応させる
ことが可能となる。
【００１８】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１９】図１は、図５に示す量産用データ処理半導
体装置１０を量産する前に使用される評価用データ処理
半導体装置１０Ｂを示す。図６と同一構成要素には、同
一符号を付してその説明を省略する。
体装置１０を量産する前に使用される評価用データ処理
半導体装置１０Ｂを示す。図６と同一構成要素には、同
一符号を付してその説明を省略する。
【００２０】この評価用データ処理半導体装置１０Ｂ
は、１６ビットアドレスＡ０〜Ａ１５のうち上位３ビッ
トのアドレスＡ１３〜１５がアドレス変更回路１７に供
給され、アドレス変更回路１７は、書き換え可能な記憶
素子１８の記憶内容に応じて該アドレスを変更し又は変
更せずに出力し、アドレスデコーダ１２に供給する。ア
ドレスデコーダ１２はこれをデコードして、ＲＯＭ１３
に対するブロックセレクト信号＊ＣＳ１、ＲＡＭ１４に
対するブロックセレクト信号＊ＣＳ２及びＩ／Ｏポート
１５に対するアウトプットイネーブル信号＊ＯＥを生成
し出力する。
は、１６ビットアドレスＡ０〜Ａ１５のうち上位３ビッ
トのアドレスＡ１３〜１５がアドレス変更回路１７に供
給され、アドレス変更回路１７は、書き換え可能な記憶
素子１８の記憶内容に応じて該アドレスを変更し又は変
更せずに出力し、アドレスデコーダ１２に供給する。ア
ドレスデコーダ１２はこれをデコードして、ＲＯＭ１３
に対するブロックセレクト信号＊ＣＳ１、ＲＡＭ１４に
対するブロックセレクト信号＊ＣＳ２及びＩ／Ｏポート
１５に対するアウトプットイネーブル信号＊ＯＥを生成
し出力する。
【００２１】［第１実施例］図２は、第１実施例のアク
セス対象選択回路を示す。図中、アドレス変更回路１７
Ａ及びＥＰＲＯＭセル１８Ａはそれぞれ図１のアドレス
変更回路１７及び記憶素子１８の構成例であり、他の点
は図１と同一である。
セス対象選択回路を示す。図中、アドレス変更回路１７
Ａ及びＥＰＲＯＭセル１８Ａはそれぞれ図１のアドレス
変更回路１７及び記憶素子１８の構成例であり、他の点
は図１と同一である。
【００２２】アドレス変更回路１７Ａはオアゲート３５
で構成されており、オアゲート３５の一方の入力端にア
ドレス線Ａ１３が接続され、オアゲート３５の他方の入
力端にＥＰＲＯＭセル１８Ａの出力端が接続され、オア
ゲート３５の出力端がナンドゲート３１の第１の入力端
に接続されている。他の構成は図７と同一であり、その
説明を省略する。
で構成されており、オアゲート３５の一方の入力端にア
ドレス線Ａ１３が接続され、オアゲート３５の他方の入
力端にＥＰＲＯＭセル１８Ａの出力端が接続され、オア
ゲート３５の出力端がナンドゲート３１の第１の入力端
に接続されている。他の構成は図７と同一であり、その
説明を省略する。
【００２３】アドレス空間は、ＥＰＲＯＭセル１８Ａの
記憶内容により図４に示す如くなり、次にこれを説明す
る。
記憶内容により図４に示す如くなり、次にこれを説明す
る。
【００２４】ＥＰＲＯＭセル１８Ａの記憶内容が‘０’
の場合には、アドレス線Ａ１３、Ａ１４及びＡ１５が共
に‘１’のときアウトプットイネーブル信号＊ＯＥがア
クティブとなってＣＰＵ１１は外部周辺機器２０をアク
セスし、アドレス線Ａ１４及びＡ１５が共に‘０’のと
きブロックセレクト信号＊ＣＳ２がアクティブとなって
ＣＰＵ１１はＲＡＭ１４をアクセスし、その他のときブ
ロックセレクト信号＊ＣＳ１がアクティブとなってＣＰ
Ｕ１１はＲＯＭ２３をアクセスする。
の場合には、アドレス線Ａ１３、Ａ１４及びＡ１５が共
に‘１’のときアウトプットイネーブル信号＊ＯＥがア
クティブとなってＣＰＵ１１は外部周辺機器２０をアク
セスし、アドレス線Ａ１４及びＡ１５が共に‘０’のと
きブロックセレクト信号＊ＣＳ２がアクティブとなって
ＣＰＵ１１はＲＡＭ１４をアクセスし、その他のときブ
ロックセレクト信号＊ＣＳ１がアクティブとなってＣＰ
Ｕ１１はＲＯＭ２３をアクセスする。
【００２５】これに対し、ＥＰＲＯＭセル１８Ａの記憶
内容が‘１’の場合には、アドレス線Ａ１４及びＡ１５
が共に‘１’のときアドレス線Ａ１３の値によらずアウ
トプットイネーブル信号＊ＯＥがアクティブとなってＣ
ＰＵ１１は外部周辺機器２０をアクセスし、アドレス線
Ａ１４及びＡ１５が共に‘０’のときブロックセレクト
信号＊ＣＳ２がアクティブとなってＣＰＵ１１はＲＡＭ
１４をアクセスし、その他のときブロックセレクト信号
＊ＣＳ１がアクティブとなってＣＰＵ１１はＲＯＭ２３
をアクセスする。
内容が‘１’の場合には、アドレス線Ａ１４及びＡ１５
が共に‘１’のときアドレス線Ａ１３の値によらずアウ
トプットイネーブル信号＊ＯＥがアクティブとなってＣ
ＰＵ１１は外部周辺機器２０をアクセスし、アドレス線
Ａ１４及びＡ１５が共に‘０’のときブロックセレクト
信号＊ＣＳ２がアクティブとなってＣＰＵ１１はＲＡＭ
１４をアクセスし、その他のときブロックセレクト信号
＊ＣＳ１がアクティブとなってＣＰＵ１１はＲＯＭ２３
をアクセスする。
【００２６】このようにＥＰＲＯＭセル１８Ａの内容に
応じて評価用データ処理半導体装置１０Ｂのアドレス空
間を変更するとができ、同一の評価用データ処理半導体
装置１０Ａを用いて、複数の異なるアドレス空間の量産
用データ処理半導体装置１０を評価することができる。
このため、複数の異なるアドレス空間の量産用データ処
理半導体装置１０に対する評価用データ処理半導体装置
１０Ａの製造コストを低減することができる。また、評
価用データ処理半導体装置１０Ｂを複数種の量産用デー
タ処理半導体装置１０と１対１対応させることができる
ので、量産用データ処理半導体装置１０の開発期間を短
縮することができる。
応じて評価用データ処理半導体装置１０Ｂのアドレス空
間を変更するとができ、同一の評価用データ処理半導体
装置１０Ａを用いて、複数の異なるアドレス空間の量産
用データ処理半導体装置１０を評価することができる。
このため、複数の異なるアドレス空間の量産用データ処
理半導体装置１０に対する評価用データ処理半導体装置
１０Ａの製造コストを低減することができる。また、評
価用データ処理半導体装置１０Ｂを複数種の量産用デー
タ処理半導体装置１０と１対１対応させることができる
ので、量産用データ処理半導体装置１０の開発期間を短
縮することができる。
【００２７】［第２実施例］図３は、第２実施例のアク
セス対象選択回路を示す。図中、アドレス変更回路１７
Ｂ及びフリップフロップ１８Ｂはそれぞれ図１のアドレ
ス変更回路１７及び記憶素子１８の構成例であり、他の
点は図１と同一である。
セス対象選択回路を示す。図中、アドレス変更回路１７
Ｂ及びフリップフロップ１８Ｂはそれぞれ図１のアドレ
ス変更回路１７及び記憶素子１８の構成例であり、他の
点は図１と同一である。
【００２８】アドレス変更回路１７Ｂはセレクタ３６で
構成されており、セレクタ３６の一方の入力端にアドレ
ス線Ａ１３が接続され、セレクタ３６の他方の入力端に
電源供給線Ｖ CC が接続され、セレクタ３６の選択制御入
力端にフリップフロップ１８Ｂの出力端が接続され、セ
レクタ３６の出力端がナンドゲート３１の第１の入力端
に接続されている。他の構成は図２と同一であり、その
説明を省略する。
構成されており、セレクタ３６の一方の入力端にアドレ
ス線Ａ１３が接続され、セレクタ３６の他方の入力端に
電源供給線Ｖ CC が接続され、セレクタ３６の選択制御入
力端にフリップフロップ１８Ｂの出力端が接続され、セ
レクタ３６の出力端がナンドゲート３１の第１の入力端
に接続されている。他の構成は図２と同一であり、その
説明を省略する。
【００２９】セレクタ３６は、フリップフロップ１８Ｂ
の記憶内容が‘０’のときアドレス線Ａ１３を選択して
入力信号を出力し、フリップフロップ１８Ｂの記憶内容
が‘１’のとき電源供給線ＶCCを選択して入力信号を出
力する。
の記憶内容が‘０’のときアドレス線Ａ１３を選択して
入力信号を出力し、フリップフロップ１８Ｂの記憶内容
が‘１’のとき電源供給線ＶCCを選択して入力信号を出
力する。
【００３０】したがってアドレス空間は、フリップフロ
ップ１８Ｂの記憶内容により上記第１実施例と同様に、
図４に示す如くなる。フリップフロップ１８Ｂの記憶内
容は、量産用データ処理半導体装置１０のアドレス空間
に対応して、例えば電源投入後の初期化ルーチンで設定
する。
ップ１８Ｂの記憶内容により上記第１実施例と同様に、
図４に示す如くなる。フリップフロップ１８Ｂの記憶内
容は、量産用データ処理半導体装置１０のアドレス空間
に対応して、例えば電源投入後の初期化ルーチンで設定
する。
【００３１】本発明には他にも種々の変形例が含まれ
る。例えば、記憶素子１８は書き換え可能であればよ
く、ＲＡＭセルであってもよい。また、上記各実施例で
は簡単化のためにアドレス線Ａ１３のみでアドレス空間
を変更しているが、複数の記憶素子１８を用いて複数の
アドレス線でアドレス空間を変更してもよい。さらに、
上記各実施例では、１つのアドレスデコーダを用いて内
部アドレス領域と外部アドレス領域との境界を設定して
いるが、複数のアドレスデコーダを用い、各アドレスデ
コーダに対しアドレス変更回路１７及び記憶素子１８を
備えて、例えばアドレスマップ中間部に外部アドレス領
域の上限と下限とを別々に設定しかつ上記の如くこの設
定を変更できるように構成したものであってもよい。
る。例えば、記憶素子１８は書き換え可能であればよ
く、ＲＡＭセルであってもよい。また、上記各実施例で
は簡単化のためにアドレス線Ａ１３のみでアドレス空間
を変更しているが、複数の記憶素子１８を用いて複数の
アドレス線でアドレス空間を変更してもよい。さらに、
上記各実施例では、１つのアドレスデコーダを用いて内
部アドレス領域と外部アドレス領域との境界を設定して
いるが、複数のアドレスデコーダを用い、各アドレスデ
コーダに対しアドレス変更回路１７及び記憶素子１８を
備えて、例えばアドレスマップ中間部に外部アドレス領
域の上限と下限とを別々に設定しかつ上記の如くこの設
定を変更できるように構成したものであってもよい。
【００３２】
【発明の効果】以上説明した如く、本発明に係る評価用
データ処理半導体装置のアクセス対象選択回路によれ
ば、記憶素子の記憶内容を変更することによりアドレス
空間を変更可能となっているので、記憶容量の異なる複
数の量産用データ処理半導体装置に対し、該記憶容量に
応じたメモリが外付けされる同一の評価用データ処理半
導体装置を用いることができ、このため、複数の異なる
アドレス空間の量産用データ処理半導体装置に対する評
価用データ処理半導体装置の製造コストを低減すること
ができるという効果を奏し、量産用データ処理半導体装
置の開発期間短縮に寄与するところが大きい。
データ処理半導体装置のアクセス対象選択回路によれ
ば、記憶素子の記憶内容を変更することによりアドレス
空間を変更可能となっているので、記憶容量の異なる複
数の量産用データ処理半導体装置に対し、該記憶容量に
応じたメモリが外付けされる同一の評価用データ処理半
導体装置を用いることができ、このため、複数の異なる
アドレス空間の量産用データ処理半導体装置に対する評
価用データ処理半導体装置の製造コストを低減すること
ができるという効果を奏し、量産用データ処理半導体装
置の開発期間短縮に寄与するところが大きい。
【００３３】本発明の第１態様によれば、構成が簡単に
なるという効果を奏する。
なるという効果を奏する。
【００３４】本発明の第２態様によれば、アドレス空間
変更の自由度が向上し、１つの評価用データ処理半導体
装置をより多くの量産用評価用データ処理半導体装置に
対応させることが可能となるという効果を奏する。
変更の自由度が向上し、１つの評価用データ処理半導体
装置をより多くの量産用評価用データ処理半導体装置に
対応させることが可能となるという効果を奏する。
【図１】本発明が適用された評価用データ処理半導体装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】本発明の第１実施例のアクセス対象選択回路図
である。
である。
【図３】本発明の第２実施例のアクセス対象選択回路図
である。
である。
【図４】記憶素子の記憶内容に応じたアドレス空間を示
す図である。
す図である。
【図５】量産用データ処理半導体装置の構成を示すブロ
ック図である。
ック図である。
【図６】従来の評価用データ処理半導体装置の構成を示
すブロック図である。
すブロック図である。
【図７】従来のアドレスデコーダの回路図である。
１０ 量産用データ処理半導体装置 １０Ａ、１０Ｂ 評価用データ処理半導体装置 １１ ＣＰＵ １２、１２Ａ アドレスデコーダ １３、２３ ＲＯＭ １４ ＲＡＭ １７、１７Ａ、１７Ｂ アドレス変更回路 １８ 記憶素子 １８Ａ ＥＰＲＯＭセル １８Ｂ フリップフロップ ３１、３３ ナンドゲート ３４、３５ オアゲート ３６ セレクタ Ａ１３、Ａ１４、Ａ１５ アドレス線 ＶCC 電源供給線 ＊ＯＥ アウトプットイネーブル信号 ＊ＣＳ１、＊ＣＳ２ ブロックセレクト信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (3)
- 【請求項１】 記憶容量の異なる複数の量産用データ処
理半導体装置を評価するための、該記憶容量に応じたメ
モリが外付けされる評価用データ処理半導体装置のアク
セス対象選択回路であって、 書き換え可能な記憶素子と、 アドレスが入力され、該記憶素子の記憶内容に応じて該
アドレスを変更し又は変更せずに出力するアドレス変更
回路と、 該アドレス変更回路の出力をデコードしてアクセス対象
をアクティブにする信号を生成し出力するアドレスデコ
ーダと、 を有し、該記憶容量の異なる該メモリの取り替えに応じ
て該記憶素子の記憶内容を変更することにより該記憶容
量に応じたアドレス空間が生成されることを特徴とする
評価用データ処理半導体装置のアクセス対象選択回路。 - 【請求項２】 前記アドレス変更回路は、アドレス線上
の信号値と固定値との何れか一方を前記記憶素子の記憶
内容に応じて選択し出力することを特徴とする請求項１
記載の評価用データ処理半導体装置のアクセス対象選択
回路。 - 【請求項３】 前記評価用データ処理半導体装置のアク
セス対象選択回路を複数備えて、アドレス空間内におけ
るあるアクセス対象のアドレスの上限値及び下限値を設
定可変にしたことを特徴とする請求項１又は２記載の評
価用データ処理半導体装置のアクセス対象選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05548392A JP3336624B2 (ja) | 1992-03-13 | 1992-03-13 | 評価用データ処理半導体装置のアクセス対象選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05548392A JP3336624B2 (ja) | 1992-03-13 | 1992-03-13 | 評価用データ処理半導体装置のアクセス対象選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05256902A JPH05256902A (ja) | 1993-10-08 |
| JP3336624B2 true JP3336624B2 (ja) | 2002-10-21 |
Family
ID=12999873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05548392A Expired - Fee Related JP3336624B2 (ja) | 1992-03-13 | 1992-03-13 | 評価用データ処理半導体装置のアクセス対象選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3336624B2 (ja) |
-
1992
- 1992-03-13 JP JP05548392A patent/JP3336624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05256902A (ja) | 1993-10-08 |
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