JPH0114614B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は小型コンピユータシステムのメモリ装
置に関し、とくに、多重二方向性アドレス・デー
タバスを有するようなシステムに用いる記憶装置
に関するものである。

（従来技術） マイクロプロセツサを用いる、マイクロコンピ
ユータボードまたはその他の装置は通常小型記憶
装置システムを採用している。16ビツトマイクロ
プロセツサは16ビツトデータワードを有し記憶装
置の最大2¹⁶ワードすなわち64Kワードのアドレ
ス指定が可能である。しかしこの容量は度々不要
である。したがつて半導体製造業者はマイクロプ
ロセツサの顧客に対して4K×８ワードの記憶部
品を本体の顧客に対しては32K×１ワードのもの
とわけて供給する。多重アドレス／データバスと
共に使用する場合、そのようなシステムはデータ
に対しては16本の線すべてを使用するが、アドレ
ツシングに関しては16本より少ない線を使用す
る。16本の線上のデータは８ビツト下位バイトと
８ビツト上位バイトを有する。すなわち通常、下
位バイトに対しては１つの“×８”記憶装置すな
わちパツケージ１個、上位バイトに対しては別の
“×８”記憶装置すなわちパツケージ１個を有す
る。大量の半導体装置を低価格で製造する秘決は
記憶装置の種類の数を最少に保ち、選択された種
類の製造を大規模に行うことである。他方、マイ
クロプロセツサと記憶装置を有するボードに使用
者が収容しなければならない複雑な外部回路によ
つて、単一の記憶装置を上位バイトまたは下位バ
イトとして動作するように適合させる責任を使用
者に負わすことは、望ましいことではない。

（発明の目的） 本発明の主要な目的は、小型コンピユータ、特
に多重アドレス／データバスを有するマイクロプ
ロセツサ用の改良型記憶システムを提供すること
にある。本発明の他の目的は二方向性多重バスを
用いたマイクロコンピユータシステムにおいて上
位バイトまたは下位バイトとして機能する改良型
記憶装置を提供することにある。さらにもう１つ
の目的は複数の用途を有する単一の記憶装置を提
供することである。

本発明の実施例によれば、多重化アドレスとデ
ータを多重化した16ビツト二方向性バスを有する
デイジタルプロセツサ装置用の改良型記憶システ
ムは上位データバイトと下位データバイトに対し
て別々の記憶装置を使用する。64Kワードより少
ないワードの記憶装置を用いる場合バスに未使用
アドレス線が存在する。マイクロコンピユータは
12個のアドレスピンを必要とする4K×８づつに
区分された２つの記憶装置を用いることができ
る。両方の記憶装置は同じ構造で作られている
が、単一のバイトセレクト端子の制御の下に一方
は下位バイトをアクセスし、他方は上位バイトを
アクセスする。バイトセレクト機能に従つて記憶
装置の接続に対するバスのマツピングと、記憶装
置内のアドレス入力またはデータの入力／出力線
に対する未使用のピンの内部接続のマツピングを
行うことによつて１種類の装置でいずれの位置で
も機能することを可能にしている。

本発明により、構成される記憶装置は、８ビツ
トマイクロプロセツサシステムにも使用できる。
したがつて標準ピン―アウトをもつ１つの装置は
多用途を有する。この記憶装置はEDROM，
ROM、スタテツクRAM、またはダイナミツク
RAMである。これらすべての種類のまだいろい
ろな区分の記憶装置の全フアミリは同一のピンア
ウトまたは再換性のあるピンアウトを用いてつく
ることができる。

（実施例） 以下、本発明の実施例を添付図面を参照して詳
細に説明する。

第１図は本発明による２つの目的をもつたメモ
リチツプを使用できるプロセツサシステムの一部
分を示している。この例ではそのシステムはマイ
クロプロセツサ２０または１個乃至それ以上の半
導体チツプを有する他の型式のCPUを備えてい
る。マイクロプロセツサ20はこの場合には０から
15までのラベル番号を付けて、16個のＩ／ピン
２１に接続された16ビツト二方向Ｉ／バスＢを
用いている。バスの代表的構成としては、プロセ
ツサボードに16本の線又は導体をもつている。
CPUはバスＢに16ビツトアドレスを送出する能
力があり、またCPUは代表的な読出サイクルに
おいてアドレスに応答してバスＢ上のシステムメ
モリから16ビツトのデータワードを受取る。同様
な方法で書込サイクルでそのCPUはピン２１を
介してバスＢへアドレスを送出し、次いでメモリ
の画定された場所へ書き込むために16ビツトのデ
ータワードを送出する。この動作は従来から行わ
れている方法で多くの異つた型式のマイクロプロ
セツサや他の小型CPU装置に採用されている。
マイクロプロセツサ上の他のピン２２は本発明に
は関係なく従来から行なわれているように電源
や、待ちメモリビジー、割込みなどの制御機能を
定めている。

システムメモリは16ビツトアドレスＢが直接ア
クセスできる最大2¹⁶すなわち、64Kデータワー
ドの情報量を記憶できる。64Kワードより少ない
ワードの小型システムにおいては上位のアドレス
ビツトは使用されない。たとえば、このシステム
における64Kビツトメモリは幅が16ビツト、奥行
きが4Kのもので、4Kワードの記憶容量を有し12
ビツトアドレスしか必要としない。この種類のビ
ツトメモリは本発明の概念を最も有効に利用した
小型記憶装置である。ここでは12ビツトのアドレ
スしか必要としないので、バスＢにあるピン１２
―１５すなわち線１２―１５はアドレスに使用さ
れない。

本発明によれば記憶装置はマイクロコンピユー
タボードに用いられている型式の小型メモリシス
テムに用いられるようにされている。追つて説明
されているようにこの記憶装置はダイナミツクま
たはスタテツクRAMのような書込／読出メモリ
またはROMまたはEPROMのような読出専用装
置であつてもよい。一例としては記憶装置は12ビ
ツトアドレス入力と８ビツトデータＩ／Ｏポート
を有する。したがつて、16ビツト二方向性バス型
のマイクロコンピユータシステムに対してはこの
記憶装置が２つ必要であり、１つは下位８データ
ビツト０〜７用に他の１つは上位８データビツト
８〜15用である。これら２つの記憶装置は共にあ
たかも16ビツト幅を有する１つの記憶装置がバス
に接続されているようにCPUにはみえる。１つ
は下位データビツト用に、他は上位データビツト
用にと２つの異つた型の記憶装置を製造しなくて
もよいように１つの記憶装置でそれぞれあるとき
は下位データビツトまたあるときは上位データビ
ツト位置で機能するように選択的に指令されるよ
うにつくられている。さらに、同じ記憶装置が16
ビツトではなく８ビツトデータＩ／Ｏポートを有
するシステムに使用可能である。

第１図において、一対の同種のメモリチツプ２
３および２４が図示のように16ビツト二方向バス
Ｂに接続されている。これらのメモリチツプは全
く同じに構成されその１つはバイトセレクトピン
２５に論理“０”を他方のチツプはその同じバイ
トセレクトピン２５上に論理“１”を有する。記
憶装置２３は線０から１１まで12個のビンを有
し、それらは、バスＢの線０から１１に直結され
ている。ピン０―７はデータＩ／Ｏすなわち出力
ポートとして機能し（CPU２０用の下位バイ
ト）、ピン０―１１はアドレス入力として機能す
る。ピン１２―１５は記憶装置２３に対して作用
しない論理“０”はチツプ２３のバイトセレクト
ピン２５にこのピンをプロセツサボート上の導線
Vssに半田付けすることによつて接続される。他
方記憶装置２４はVddに半田付けされたバイトセ
レクトピン２５と記憶装置２３と比較して逆の方
向にバスＢのピン０から１５に接続されたピン０
〜１５を有する。メモリチツプ２４のピン０―７
からのデータ出力（また入力）はバスＢの上位バ
イト線１５から８までにそれぞれ接続される。バ
スの線０〜１１からの12ビツトアドレスはチツプ
２４に対してピン１５から４までに（すなわち逆
方向に）それぞれ接続される。１２から１５まで
のピンは記憶装置２４内の０から３までのピンに
内部的にマツプされている。

メモリチツプ２３と２４のおのおのにあるチツ
プイネーブルピン（Chip Enable ）は制
御入力であり、それによつて、チツプをバスＢに
現われるアドレスを受け付けラツチするようにす
る。メモリチツプのおのおのにある出力イネーブ
ル（Output Enable ）ピンは別の制御入
力であり、それによつて８ビツトデータ出力が、
メモリチツプによつて０から７までのピンのどれ
かつまりバスＢの適当な下位または上位バイトに
加えられる。同様にもし記憶装置が書込／読出メ
モリであると、各メモリチツプ上の入力イネーブ
ルピンが制御入力になり、その制御入力によ
つて記憶装置が８ビツトデータバイトをバスＢか
ら受け取りかつラツチする。

第２図を参照するとメモリチツプ２３または２
４の内部構造が示されている。メモリチツプはそ
の０から１５までのピンに対応した16個のボンデ
ングパッドを有する。これらのボンデングパッド
は導線２６によつて12個のアドレスラツチ２７の
入力に接続されている。これらのアドレスラツチ
は従来構造のものでなり、チツプイネーブル信号
CEが発生するとピンの線２６にあるアドレスを
ラツチするように作用する。その信号はマイ
クロプロセツサ２０により発生させることもでき
るし、またはたとえばピン２８に現われるマイク
ロプロセツサからのアドレス出力信号からマイク
ロプロセツサの外部回路を介して発生させること
ができる。アドレスラツチの出力はメモリアレイ
３０をアクセスする行列デコーダ２９に接続され
る。この例ではアレイは32，768ビツトを有し、
該ビツトは８グループの32列×128行に区分され
ている。各グループからのデコーダされた出力
（または入力）３１は３値データバツフア３２の
入力に接続されている。そのバツフアは出力イネ
ーブル信号が記憶装置の入力ピンに現われ
るまで線３３上に高インピーダンス出力を維持す
るように作用する。信号はマイクロプロセツ
サ２０によりピン３４にまたはこのピン３４上の
メモリデータ入力指令に応答してマイクロプロセ
ツサの外部回路によつて発生される。もし記憶装
置が読出専用型である場合、３値データ入力バツ
フア３５はチツプにふくまれる。これらの入力バ
ツフアはピン上にある入力イネーブル指令
で作動する。この指令はマイクロプロセツサのピ
ン３６から送られるかまたはこのピン上のメモリ
データ出力指令でつくられる。３値バツフアはデ
ータ出力がアドレスなどであるかのように誤まつ
て解釈されることを防止するために必要である。
今まで説明したように第２図のメモリチツプは周
知の構造である。

本発明によれば１２から１５のボンデングパツ
ドはピン１２―１５がアドレスビツトを受け入れ
これらのアドレスビツトを線３８を介してアドレ
スバツフア２７の入力２６の４本に接続する作用
を有するゲート３７へ接続される。ゲート３７は
ピン２５がVddへ接続されたときに限りアドレス
信号を通過させる。アドレス入力はこの内部マツ
ピングのために用いられる。その理由はババスの
容量性負荷を駆動しなければならないデータ出力
のために必要なことと比較してゲート３７により
小さいMOSトランジスタが使えるからである。

第１図のマイクロコンピユータシステムに第２
図の構成を用いると記憶装置２３の８個の出力ピ
ン０―７がバスＢの下位バイトに接続され、記憶
装置２４の８個の出力ピン０―７がバスＢの上位
バイトに15から８の順序で接続されることがわか
る。バスの12本のアドレス線０―１１は12個のラ
ツチに幾分混合した順序で結合されているが、こ
れは本発明から逸脱するほど重要ではない。アド
レスされたビツトの機械的なすなわち物理的な場
所はCPUにとつて重要ではない。

本発明によるマツピングによつてアドレスとデ
ータを多重化して用いられる特定のピンの割り当
ては単なる１つの実施例の例示にすぎないことが
わかる。本発明の概念を利用しているかぎり他の
実施例を用いることができる。

本発明は14個のアドレスビツトが必要と考えら
れる8Kワード（4Kワードの代りに）のような大
型の記憶装置を有するシステムにも使用できる。
そのような場合には、多分14個のアドレスラツチ
（12個の代りに）２７が第２図の記憶装置で使用
され、ゲート３７のわずか２つだけが使用され
る。記憶装置２３または２４のピン２３およびピ
ン２４はアドレスバツフア入力に直接接続されピ
ン１４とピン１５だけがゲート３７を介してピン
０とピン１に接続され、したがつて入力２６に接
続される。それ以外では構造は同じである。

限定される場合としては16ビツトアドレスを必
要とする64Kワードの記憶装置を使用するシステ
ムがある。この場合はバイトセレクト入力２５も
ゲート３７も使用されない。０から１５までのピ
ンすべては直接、16個のアドレスバツフア２７へ
接続される。第１図に示されている接続はチツプ
２３と比較してチツプ２４の下位および上位デー
タＩ／Ｏピン０―７を置き換え、16個のアドレス
ビツトはすべて置き換えられる。

したがつて、本発明は例示実施例に関して説明
されているが、この説明は限定的な意味に解釈さ
れることを意図しているわけではない。本発明の
その他の実施例は言うまでもなく、例示実施例の
種々の改変も当業者に可能である。

以上の説明に関連して以下の項を開示する。

(1) 12ビツトアドレス入力と８ビツトデータ出力
を有し、前記入力上の12ビツトに応答して、８
データビツトをアクセスする記憶手段と、16個
のアドレス／データ端子と、前記８ビツトデー
タ出力を前記端子の選択した８個に接続する手
段と、前記12ビツトアドレス入力を前記端子の
前記の選択した８個を包含する前記端子の12個
に接続する手段と、前記端子の前記12個を除
き、前記端子の残り４個を前記12ビツトアドレ
ス入力の４個の入力に接続するゲート手段とを
そなえた記憶装置。

(2) 前記第１項において前記記憶手段が12ビツト
アドレスラツチと、デコーダ手段と、８個の並
列出力を含むように区切られたメモリアレイを
そなえその装置が半導体集積回路でなる装置。

(3) 前記第１項において前記ゲート手段が記憶手
段に対する単一入力端子によつて作動される装
置。

(4) 前記第３項において前記端子の前記の選択さ
れた８個の中４個が与えられた電圧が前記単一
入力端子に加えられるときアドレス用に使用さ
れないようにした装置。

(5) ＭとＮが整数で、ＭがＮより大きく、１個の
Ｍビツトアドレス入力と１個のＮビツトデータ
出力を有し、前記入力のＭビツトアドレスに応
答して１個のＮビツトバイトをアクセスする記
憶手段と、少くとも2N個のアドレス／データ
端子と、前記Ｎビツトデータ出力を前記端子の
Ｎ個の選択されたサブセツトに接続する手段
と、前記Ｍビツトアドレス入力を前記端子のＮ
個端子の前記選択サブセツトを含む前記端子の
Ｍ個に接続する手段と前記端子の前記Ｍ個を除
く前記端子の残部を前記Ｍビツトアドレス入力
のうちの入力に接続するゲート手段とをそなえ
た記憶装置。

(6) 前記第５項において記憶手段がＭビツトアド
レスラツチ、デコーダ手段と、Ｎ個の並列出力
を含むように区分されたメモリアレイとをそな
え、その装置が半導体集積回路でなる装置。

(7) 前記第５項において前記ゲート手段がその装
置に対する単一入力端子によつて作動される装
置。

(8) 前記第７項において前記端子の前記選択サブ
セツトのいずれかが、所定の電圧が前記単一入
力端子に加えられるときアドレス用として使用
されないようにした装置。

(9) 前記第５項において前記記憶手段が書込／読
出型で前記Ｎビツトデータ出力と共にＮビツト
データ入力を含み、データ入力動作とデータ出
力動作の間で選択するための手段を含む装置。

(10) ＭとＮが整数でＭがＮより大きく、Ｍビツト
アドレスポートで多重化された2Nビツト二方
向性データ入力／出力ポートを有するCPUと、
少なくとも2Nビツト二方向性の多重化された
データ／アドレスバス、各記憶装置が2N個の
端子とを有し、かつＭビツトアドレス入力とＮ
ビツトデータ出力を有する記憶手段を有し、記
憶手段が前記入力上のＭビツトアドレスに応答
してＮビツト分のデータをアクセスするような
一対の記憶装置と、前記Ｎビツトデータ出力を
前記2N個の端子のＮ個の選択されたサブセツ
トに接続する各記憶装置内にある手段と、前記
Ｍビツトアドレス入力を前記の選択された、サ
ブセツトを含む前記2N個の端子のＭ個に接続
する各記憶装置内の手段と、前記バスのＮ本の
線を前記記憶装置の１つである前記2N個の端
子の前記の選択されたサブセツトに、および前
記バスの異つたＮ本の線を前記記憶装置の他方
の選択されたサブセツトにそれぞれ結合する接
続手段と、前記記憶装置の１つにある前記Ｍ個
の端子のすべてにそして前記記憶装置の他の１
つにある前記Ｍ個の端子以外の残りの端子に合
わせて前記Ｍ個の端子の一部分に前記のバスの
Ｍ本の線を結合する接続手段とをそなえたデイ
ジタルプロセツサシステム。

(11) 前記第10項において前記残りの端子を記憶手
段の前記Ｍビツトアドレス入力の一部分に接続
する記憶装置の前記の他方に設けられた導体手
段をそなえたシステム。

(12) 前記第11項において前記記憶装置が前記導体
手段をそなえるが、そのような導体手段が記憶
装置の前記一方において作動されないようにし
たシステム。

(13) 前記第12項においてＮが８でＭが12である
システム。

(14) 前記第13項において前記導体手段が記憶装
置のおのおのにあるバイトセレクト端子に加え
られた所定電圧によつて作動される並列ゲート
手段をそなえたシステム。

(15) ＭとＮが整数でＭがＮより大きく、おのお
のが、Ｍビツトアドレス入力とＮビツトデータ
出力を有する第１記憶装置と第２記憶装置であ
つて、各記憶装置が前記入力にあるＭビツトア
ドレスに応答してＮビツトバイトをアクセス
し、かつ2N個の多重化されたアドレス／デー
タ端子の同じパターンを有する前記第１と第２
の記憶装置と、前記Ｎビツトデータ出力を前記
端子のＮ個の選択されたサブセツトに接続する
各記憶装置に設けられた手段と、前記Ｍビツト
アドレス入力を前記端子のＮ個の前記の選択さ
れたサブセツトを含む前記端子のＭ個に接続す
る記憶装置に設けた手段と、前記第１の記憶装
置の前記端子を１つのパターンに統一されてい
る前記アクセスラインに接続し、第２の記憶装
置の前記端子をある置き換えられた順序で並べ
られたアクセス線に接続する手段とをそなえ
た、2N個の多重化された二方向性アクセスラ
インを有するデイジタルプロセツサシステムに
用いるためのメモリシステム。

(16) 前記第15項において、前記第１記憶装置の
前記端子のＮ個の前記の選択されたサブセツト
が前記アクセスラインのＮの１セツトに接続さ
れ、第２単位記憶装置の前記端子のＮ個の前記
の選択されたサブセツトが、前記アクセスライ
ンのＮ個の異つたセツトに接続されるシステ
ム。

(17) ＭとＮが整数でＭがＮより大きく、Ｍビツ
トアドレスポートで多重化された2Nビツトの
二方向性データ入力／出力ポートを有する
CPUと少なくとも2Nビツトの二方向性の多重
化されたデータ／アドレスバスとおのおのが
2N個の端子を有する一対の記憶装置であつて、
各々がＭビツトアドレス入力とＮビツトデータ
出力をそなえ、前記入力にあるＭビツトアドレ
スに応答してＮビツトのデータをアクセスする
前記一対の記憶装置と、前記Ｎビツトデータ出
力をＮ個の選択されたサブセツトに接続する各
記憶装置内にある手段と、前記Ｍビツトアドレ
ス入力を前記の選択されたサブセツトを含む前
記2N個の端子のＭ個に接続する各記憶装置内
にある手段と、前記バスのＮ本のラインを前記
記憶装置の１つの前記2N個端子の前記の選択
されたサブセツトに結合し、前記バスの異つた
Ｎ本のラインを前記記憶装置の他方の選択され
たサブセツトに結合し、前記記憶装置の１方の
Ｍ個の端子に結合し、かつ置き換えられた順序
で少くとも前記記憶装置の他方の前記Ｍ個の端
子の一部にそれぞれ結合する接続手段とを備え
たデイジタルプロセツサシステム。

(18) 前記第17項においてＮが８、Ｍが少くとも
12であるシステム。

【図面の簡単な説明】

第１図は本発明の特徴を利用したマイクロコン
ピユータシステムをブロツク略図形式で表わした
電気系統線図、第２図は本発明により組立てら
れ、第１図のシステムで使用されている、半導体
記憶装置を模式的に表わした電気系統線図であ
る。 ２０…マイクロプロセツサ、Ｂ…16ビツト二方
向性アドレス／データバス、２３…メモリチツプ
＃１、２４…メモリチツプ＃２、２５…バイトセ
レクト、２７…アドレスラツチ、２９…XYデコ
ーダ・データ出力回路、３０…記憶素子アレイ。

Claims (1)

1. 【特許請求の範囲】 １ 有意ビツト順序を有する複数の多重化された
   ２方向性データ／アドレスラインを含むデイジタ
   ルプロセツサと結合して用いられるメモリシステ
   ムであつて、 第１記憶装置と第２記憶装置をそなえ、各記憶
   装置は複数の多重化ラインを有し、その複数の多
   重化ラインは、アドレス入力の要求されるライン
   の数がデータが現われるラインの数よりも大きく
   なるように構成され、 前記第１記憶装置の多重化ラインは、前記複数
   の多重化された２方向性データ／アドレスライン
   の全数でない第１の組に第１の有意ビツト順序で
   接続され、 前記第２記憶装置の多重化ラインは、前記複数
   の多重化された２方向性データ／アドレスライン
   の全数でない第２の組に前記第１の有意ビツト順
   序と逆の第２の有意ビツト順序で接続され、かつ
   前記第１の組の多重化された２方向性データ／ア
   ドレスラインのいくつかを含むことを特徴とする
   メモリシステム。