JPH071496B2 - 制御方法及び制御装置 - Google Patents
制御方法及び制御装置Info
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- JPH071496B2 JPH071496B2 JP60247551A JP24755185A JPH071496B2 JP H071496 B2 JPH071496 B2 JP H071496B2 JP 60247551 A JP60247551 A JP 60247551A JP 24755185 A JP24755185 A JP 24755185A JP H071496 B2 JPH071496 B2 JP H071496B2
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- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部回路をディジタル的に制御するようにした
テレビ受像機、VTR、テープレコーダ等の電子機器に適
用し得る制御方法及び制御装置に関し、特に通信回線を
有するCPU又はマイクロプロセッサとして用いて好適な
ものである。
テレビ受像機、VTR、テープレコーダ等の電子機器に適
用し得る制御方法及び制御装置に関し、特に通信回線を
有するCPU又はマイクロプロセッサとして用いて好適な
ものである。
本発明は、データ入出力端子から入力されるアドレス信
号を含むデータが供給され、上記アドレス信号検出手段
を含むデコーダと、上記端子から入力されたデータが加
えられると共に、その出力を外部に送出するシフトレジ
スタと、上記デコーダ又は上記シフトレジスタからの信
号が加えられると共に上記端子又は上記シフトレジスタ
にデータを供給する制御部とを夫々具備し、チップセレ
クト信号に応じて上記デコーダ及び上記シフトレジスタ
のうちの一方が選択的に動作するようにしたことによ
り、４線式バスライン、２線式バスラインの何れにも対
処することができるようにしたものである。
号を含むデータが供給され、上記アドレス信号検出手段
を含むデコーダと、上記端子から入力されたデータが加
えられると共に、その出力を外部に送出するシフトレジ
スタと、上記デコーダ又は上記シフトレジスタからの信
号が加えられると共に上記端子又は上記シフトレジスタ
にデータを供給する制御部とを夫々具備し、チップセレ
クト信号に応じて上記デコーダ及び上記シフトレジスタ
のうちの一方が選択的に動作するようにしたことによ
り、４線式バスライン、２線式バスラインの何れにも対
処することができるようにしたものである。
ディジタル回路が用いられているテレビ受像機、VTR、
テープレコーダ等の映像機器及び音響機器の多くは第５
図に示すようなインナーバスシステムを採用している。
テープレコーダ等の映像機器及び音響機器の多くは第５
図に示すようなインナーバスシステムを採用している。
第５図において、メインCPU1と複数のIC装置21、22……
２ｎとがバスライン３を介して接続され、各IC装置21〜
２ｎは被制御回路41、42……４ｍを制御するように成さ
れている。IC装置21〜２ｎはCPU1から送られて来るデー
タのうちから所定のデータを取込んでこれをD/A変換
し、この変換されたアナログ信号を制御信号として回路
41〜４ｍを制御するように成されている。これと共に、
回路41〜４ｍの動作電圧をA/D変換し、この変換された
ディジタル信号をCPU1に送るように成されている。従っ
て、IC装置21〜２ｎはスレーブCPUとしての機能を持つ
ことになる。
２ｎとがバスライン３を介して接続され、各IC装置21〜
２ｎは被制御回路41、42……４ｍを制御するように成さ
れている。IC装置21〜２ｎはCPU1から送られて来るデー
タのうちから所定のデータを取込んでこれをD/A変換
し、この変換されたアナログ信号を制御信号として回路
41〜４ｍを制御するように成されている。これと共に、
回路41〜４ｍの動作電圧をA/D変換し、この変換された
ディジタル信号をCPU1に送るように成されている。従っ
て、IC装置21〜２ｎはスレーブCPUとしての機能を持つ
ことになる。
またROM5には各回路21〜２ｎの動作設定値が記憶されて
おり、通常の動作時には、CPU1により上記設定値を読み
出し、読み出されたデータをバスライン３を通じてIC装
置21〜２ｎに供給することにより、各回路41〜４ｍに所
定の動作を行わせると共に表示装置６により表示を行う
ようにしている。これと共にキーボード７やリモコン等
による外部操作によりCPU1を介して各回路41〜４ｍを制
御するようにしている。このようなインナーバスシステ
ムに用いられるインナーバスとしては、従来より４線式
のものが主流を占めていたが、近年になって２線式バス
が用いられて来ている。
おり、通常の動作時には、CPU1により上記設定値を読み
出し、読み出されたデータをバスライン３を通じてIC装
置21〜２ｎに供給することにより、各回路41〜４ｍに所
定の動作を行わせると共に表示装置６により表示を行う
ようにしている。これと共にキーボード７やリモコン等
による外部操作によりCPU1を介して各回路41〜４ｍを制
御するようにしている。このようなインナーバスシステ
ムに用いられるインナーバスとしては、従来より４線式
のものが主流を占めていたが、近年になって２線式バス
が用いられて来ている。
第６図は上記４線式バスラインを用いた制御システムを
示す。
示す。
第６図において、CPU1とIC装置21、22……とは３本のラ
イン81、82、83を介して共通に接続されると共に、CPU1
のチップセレクト端子CS1、CS2……とIC装置21、22のチ
ップセレクト端子CS11、CS12とがライン91、92……を介
して個々に接続されている。CPU1が例えばIC装置21と交
信をする場合は、上記端子CS1から例えば「Ｌ」のチッ
プセレクト信号を上記端子CS11に送ると共に、他の端子
CS2……から「Ｈ」の信号を他のIC装置22……の端子C12
……に送るように成されている。また上記ライン81はCP
U1から各IC装置21、22にデータを伝送し、ライン82は各
IC装置21、22からCPU1にデータを伝送し、またライン83
はCPU1から各IC装置21、22にクロックパルスを伝送する
ものである。IC装置21、22には図示せずも夫々シフトレ
ジスタが設けられていて、チップセレクト信号が加えら
れたときに、このシフトレジスタにより、CPU1からライ
ン81を通じて送られて来るデータを取り込むと共に、自
分のデータを供給して、ライン82を通じてCPU1に送出す
るように成されている。
イン81、82、83を介して共通に接続されると共に、CPU1
のチップセレクト端子CS1、CS2……とIC装置21、22のチ
ップセレクト端子CS11、CS12とがライン91、92……を介
して個々に接続されている。CPU1が例えばIC装置21と交
信をする場合は、上記端子CS1から例えば「Ｌ」のチッ
プセレクト信号を上記端子CS11に送ると共に、他の端子
CS2……から「Ｈ」の信号を他のIC装置22……の端子C12
……に送るように成されている。また上記ライン81はCP
U1から各IC装置21、22にデータを伝送し、ライン82は各
IC装置21、22からCPU1にデータを伝送し、またライン83
はCPU1から各IC装置21、22にクロックパルスを伝送する
ものである。IC装置21、22には図示せずも夫々シフトレ
ジスタが設けられていて、チップセレクト信号が加えら
れたときに、このシフトレジスタにより、CPU1からライ
ン81を通じて送られて来るデータを取り込むと共に、自
分のデータを供給して、ライン82を通じてCPU1に送出す
るように成されている。
第７図は上記２線式バスラインを用いた制御システムを
示す。
示す。
第７図において、CPU1とIC装置21、22とは２本のライン
101、102を介して共通に接続されている。この場合、ラ
イン101はCPU1とIC装置21、22との間でデータの送信と
受信とを交互に行うために用いられ、ライン102はクロ
ックパルスを伝送するのに用いられる。
101、102を介して共通に接続されている。この場合、ラ
イン101はCPU1とIC装置21、22との間でデータの送信と
受信とを交互に行うために用いられ、ライン102はクロ
ックパルスを伝送するのに用いられる。
IC装置21、22は夫々固有のアドレスが付されており、CP
U1はデータの冒頭にそのデータの送り先のIC装置のアド
レスを付加したデータを送り出し、IC装置21、22が自分
のアドレスを検出したときに、以後のデータを取り込む
ように成されている。このような２線式バスラインは、
４線式バスラインの配線数が多くなると云う欠点を改善
するために考え出されたものである。尚、２線式バスラ
インを用いた通信方式が特開昭57−106262号公報により
提案されている。
U1はデータの冒頭にそのデータの送り先のIC装置のアド
レスを付加したデータを送り出し、IC装置21、22が自分
のアドレスを検出したときに、以後のデータを取り込む
ように成されている。このような２線式バスラインは、
４線式バスラインの配線数が多くなると云う欠点を改善
するために考え出されたものである。尚、２線式バスラ
インを用いた通信方式が特開昭57−106262号公報により
提案されている。
第８図は２線式バスラインで伝送される信号のフォーマ
ットを示すもので、第１のラインはシリアルデータＤを
伝送し、第２のラインはクロックCLを伝送する。上記デ
ータＤは、１ビットのスタート信号と、IC装置に付され
たアドレスを指定する７ビットのアドレス信号と、指定
されたIC装置にデータを与えるか又は指定されたIC装置
からデータを取り出すかを決める１ビットのR/W信号
と、IC装置が指定されたこと及びデータを受け取ったこ
とを確認してCPUに送る１ビットのACK信号と、制御レベ
ル等を示す８ビットのデータと、その他必要な夫々９ビ
ットのｎ個のデータと１ビットのストップ信号とから構
成されている。尚、２線式バス以外の異るバスラインに
よるフォーマットの信号が送られて来たときに特定のIC
装置が動作しないようにするために例えば「0000010」
のコードから成る特定アドレスが付加される場合があ
る。
ットを示すもので、第１のラインはシリアルデータＤを
伝送し、第２のラインはクロックCLを伝送する。上記デ
ータＤは、１ビットのスタート信号と、IC装置に付され
たアドレスを指定する７ビットのアドレス信号と、指定
されたIC装置にデータを与えるか又は指定されたIC装置
からデータを取り出すかを決める１ビットのR/W信号
と、IC装置が指定されたこと及びデータを受け取ったこ
とを確認してCPUに送る１ビットのACK信号と、制御レベ
ル等を示す８ビットのデータと、その他必要な夫々９ビ
ットのｎ個のデータと１ビットのストップ信号とから構
成されている。尚、２線式バス以外の異るバスラインに
よるフォーマットの信号が送られて来たときに特定のIC
装置が動作しないようにするために例えば「0000010」
のコードから成る特定アドレスが付加される場合があ
る。
上述したように、４線式バスラインに用いられる第６図
のIC装置と、２線式バスラインに用いられる第７図のIC
装置とでは構成が異るため互換性が無い。４線式バスラ
インはデータを短時間に多量に送ることができる長所が
あるが、回路内に多数のラインを配線しなければならな
い欠点がある。また、２線式バスラインはライン数が少
くて済む長所があるが、データの伝送速度が遅い欠点が
ある。
のIC装置と、２線式バスラインに用いられる第７図のIC
装置とでは構成が異るため互換性が無い。４線式バスラ
インはデータを短時間に多量に送ることができる長所が
あるが、回路内に多数のラインを配線しなければならな
い欠点がある。また、２線式バスラインはライン数が少
くて済む長所があるが、データの伝送速度が遅い欠点が
ある。
このため４線式バスラインは例えばVTRのような複雑な
制御を要する機器に用いられ、２線式バスラインは例え
ばテレビ受像機等に用いられている。しかしながら、両
方式のバスラインの上述した長所を生かすために、例え
ば４線式バスラインを用いたシステムに２線式バスライ
ン用のIC装置を混在させると好都合な場合がある。また
例えば４線式バスラインを用いたVTRと２線式バスライ
ンを用いたテレビ受像機とを組み合わせて共通のメイン
CPUにより制御を行う場合も考えられる。
制御を要する機器に用いられ、２線式バスラインは例え
ばテレビ受像機等に用いられている。しかしながら、両
方式のバスラインの上述した長所を生かすために、例え
ば４線式バスラインを用いたシステムに２線式バスライ
ン用のIC装置を混在させると好都合な場合がある。また
例えば４線式バスラインを用いたVTRと２線式バスライ
ンを用いたテレビ受像機とを組み合わせて共通のメイン
CPUにより制御を行う場合も考えられる。
また例えばVTRの場合、例えばタイマー回路、表示回
路、駆動機構、サーボ回路等の所定の諸回路について
は、これらを常時順次に監視する必要があり、またその
監視を映像信号の１フィールド期間に行う必要がある。
これを２線式バスラインを用いて行おうとすると、１フ
ィールド以内に制御することが不可能なことが確認され
ている。
路、駆動機構、サーボ回路等の所定の諸回路について
は、これらを常時順次に監視する必要があり、またその
監視を映像信号の１フィールド期間に行う必要がある。
これを２線式バスラインを用いて行おうとすると、１フ
ィールド以内に制御することが不可能なことが確認され
ている。
本発明においては、データが入出力される第１の端子11
と、チップセレクト信号CSが入力される第２の端子12
と、クロックパルスCLが入力される第３の端子13と、デ
ータが出力される第４の端子14と、上記第１の端子11か
ら入力されるアドレス信号を含むデータが供給され、上
記アドレス信号検出手段を含むデコーダ16と、上記第１
の端子11から入力されたデータが加えられると共に、そ
の出力データを上記第４の端子14に供給するシフトレジ
スタ17と、上記デコーダ16又は上記シフトレジスタ17か
らの信号が加えられると共に、上記第１の端子11又は上
記シフトレジスタ17にデータを供給する制御部18とを設
けると共に、上記チップセレクト信号に応じて上記デコ
ーダ16及び上記シフトレジスタ17のうちの一方を選択的
に動作させるようにしている。
と、チップセレクト信号CSが入力される第２の端子12
と、クロックパルスCLが入力される第３の端子13と、デ
ータが出力される第４の端子14と、上記第１の端子11か
ら入力されるアドレス信号を含むデータが供給され、上
記アドレス信号検出手段を含むデコーダ16と、上記第１
の端子11から入力されたデータが加えられると共に、そ
の出力データを上記第４の端子14に供給するシフトレジ
スタ17と、上記デコーダ16又は上記シフトレジスタ17か
らの信号が加えられると共に、上記第１の端子11又は上
記シフトレジスタ17にデータを供給する制御部18とを設
けると共に、上記チップセレクト信号に応じて上記デコ
ーダ16及び上記シフトレジスタ17のうちの一方を選択的
に動作させるようにしている。
IC装置を４線式バスラインと２線式バスラインとの両方
に使用することができる。特に４線式バスラインを用い
た制御システムに適用して、２線式バスラインのフォー
マットを有するデータを伝送する場合に、高速通信を可
能にすることができる。
に使用することができる。特に４線式バスラインを用い
た制御システムに適用して、２線式バスラインのフォー
マットを有するデータを伝送する場合に、高速通信を可
能にすることができる。
第１図は４線式バスラインを用いた制御システムにおい
て、メインCPUから２線式バスラインのデータフォーマ
ットを有する信号（第８図）をバスラインに乗せた場合
にも、動作が可能なIC装置２の第１の実施例を示すもの
である。
て、メインCPUから２線式バスラインのデータフォーマ
ットを有する信号（第８図）をバスラインに乗せた場合
にも、動作が可能なIC装置２の第１の実施例を示すもの
である。
第１図において、IC装置２はデータ入出力端子11、チッ
プセレクト信号CSの入力端子12、クックパルスCLの入力
端子13、データ出力端子14及び被制御回路（第５図の回
路41〜４ｍ）の接続端子15が設けられている。また装置
内には、２線式バスラインの信号用デコーダ16、４線式
バスラインの信号用シフトレジスタ17、制御部18等が設
けられている。上記端子12から入力される上記信号CSは
上記シフトレジスタ17のチップセレクト端子CS2に加え
られると共にインバータ19で反転されて上記デコーダ16
のチップセレクト端子CS1に加えられる。従って、信号C
Sにより上記デコーダ16及びシフトレジスタ17のうちの
一方が選択的に動作されるように成されている。本実施
例では信号CSが「Ｈ」のときにこのIC装置２が２線式バ
スラインのフォーマットを有する信号で動作するように
成されている。上記端子13から入力されるクロックパル
スCLはデコーダ16、シフトレジスタ17及び制御部18に供
給されるように成されている。制御部18は、デコーダ16
又はシフトレジスタ17から入力されるデータに基いて被
制御回路を制御する制御信号を作ると共に、被制御回路
の動作電圧に応じたデータを作って、端子11から送出し
たり、又はシフトレジスタ17にセットするもので、所定
のロジック回路等により構成されている。またこのIC装
置２には所定のアドレスが付されているものとする。
プセレクト信号CSの入力端子12、クックパルスCLの入力
端子13、データ出力端子14及び被制御回路（第５図の回
路41〜４ｍ）の接続端子15が設けられている。また装置
内には、２線式バスラインの信号用デコーダ16、４線式
バスラインの信号用シフトレジスタ17、制御部18等が設
けられている。上記端子12から入力される上記信号CSは
上記シフトレジスタ17のチップセレクト端子CS2に加え
られると共にインバータ19で反転されて上記デコーダ16
のチップセレクト端子CS1に加えられる。従って、信号C
Sにより上記デコーダ16及びシフトレジスタ17のうちの
一方が選択的に動作されるように成されている。本実施
例では信号CSが「Ｈ」のときにこのIC装置２が２線式バ
スラインのフォーマットを有する信号で動作するように
成されている。上記端子13から入力されるクロックパル
スCLはデコーダ16、シフトレジスタ17及び制御部18に供
給されるように成されている。制御部18は、デコーダ16
又はシフトレジスタ17から入力されるデータに基いて被
制御回路を制御する制御信号を作ると共に、被制御回路
の動作電圧に応じたデータを作って、端子11から送出し
たり、又はシフトレジスタ17にセットするもので、所定
のロジック回路等により構成されている。またこのIC装
置２には所定のアドレスが付されているものとする。
上記構成において、端子12に「Ｌ」の信号CSが加えられ
ると、シフトレジスタ17が動作し、デコーダ16は動作不
能になって、このIC装置２は４線式モードとなる。端子
11にはメインCPUから４線式バスラインの信号が入力さ
れ、この信号はシフトレジスタ17により取り込まれ、ク
ロックパルスCLにより順次送られながら制御部18に加え
られる。制御部18は上記信号に基いて制御信号を作り、
被制御回路を制御する。また必要に応じて被制御回路の
動作電圧に応じたデータを作ってシフトレジスタ17に加
える。このデータはクロックパルスCLにより順次読み出
され、そのデータは端子14からCPUへ送出される。
ると、シフトレジスタ17が動作し、デコーダ16は動作不
能になって、このIC装置２は４線式モードとなる。端子
11にはメインCPUから４線式バスラインの信号が入力さ
れ、この信号はシフトレジスタ17により取り込まれ、ク
ロックパルスCLにより順次送られながら制御部18に加え
られる。制御部18は上記信号に基いて制御信号を作り、
被制御回路を制御する。また必要に応じて被制御回路の
動作電圧に応じたデータを作ってシフトレジスタ17に加
える。このデータはクロックパルスCLにより順次読み出
され、そのデータは端子14からCPUへ送出される。
次に上記信号CSが「Ｈ」の場合は、デコーダ16が動作す
ると共に、シフトレジスタ17が動作不能になって、IC装
置２は２線式モードとなる。CPUから端子11に加えられ
た２線式フォーマットのデータは、クロックパルスCLと
共にデコーダ16に加えられ、このデコーダ16が自分のア
ドレスを検出したときにデータを取り込む。このデータ
に基いて制御部18が制御信号を作る。また必要に応じて
被制御回路の動作電圧に応じたデータを作って端子11か
らCPUに送出する。
ると共に、シフトレジスタ17が動作不能になって、IC装
置２は２線式モードとなる。CPUから端子11に加えられ
た２線式フォーマットのデータは、クロックパルスCLと
共にデコーダ16に加えられ、このデコーダ16が自分のア
ドレスを検出したときにデータを取り込む。このデータ
に基いて制御部18が制御信号を作る。また必要に応じて
被制御回路の動作電圧に応じたデータを作って端子11か
らCPUに送出する。
以上によれば、IC装置２は４線式バスライン及び２線式
バスラインの両方のフォーマットの信号により動作させ
ることが可能となる。このIC装置２を第６図及び第７図
におけるIC装置21〜２ｎのように多数用い、４線式バス
ラインを介してCPU1と接続することにより、制御システ
ムを構成することができる。その場合は、各IC装置21〜
２ｎにアドレスを付すことにより、２線式モードの場合
に制御すべきIC装置を選択することができる。また４線
式モードの場合は信号CSにより、制御すべきIC装置を選
択することができる。
バスラインの両方のフォーマットの信号により動作させ
ることが可能となる。このIC装置２を第６図及び第７図
におけるIC装置21〜２ｎのように多数用い、４線式バス
ラインを介してCPU1と接続することにより、制御システ
ムを構成することができる。その場合は、各IC装置21〜
２ｎにアドレスを付すことにより、２線式モードの場合
に制御すべきIC装置を選択することができる。また４線
式モードの場合は信号CSにより、制御すべきIC装置を選
択することができる。
第２図はIC装置２の実施例を示すもので、第１図と対応
する部分には同一符号を付してある。
する部分には同一符号を付してある。
上述した第１図の実施例においては、２線式モードの場
合は、端子14は使用せず、バスラインの１本が余ってい
る。本実施例はIC装置２を２線式モードで用いる場合
に、端子11からデータを入力しながら、端子14から同時
にデータを出力することができるようにしたものであ
る。このために第２のシフトレジスタ20の出力データを
ゲート21を通じて端子14に加えると共に、シフトレジス
タ17の出力データをゲート22を通じて端子14に加えるよ
うにしている。IC装置２が２線式モードで動作する場合
は、信号CSによりシフトレジスタ20が動作し、シフトレ
ジスタ17が動作不能となる。端子11からシフトレジスタ
20に入力されるデータに付加されたアドレスIC装置２の
アドレスとが比較器23で比較され、両者が一致したとき
に、その一致信号に基いて、制御部18はゲート信号を出
力する。このゲート信号はゲート21をONに成すと共に、
インバータ24を通じてゲート22をOFFと成す。これによ
って、シフトレジスタ20は制御部18から受け取ったデー
タをゲート21を通じて端子14からCPUに送出することが
できる。
合は、端子14は使用せず、バスラインの１本が余ってい
る。本実施例はIC装置２を２線式モードで用いる場合
に、端子11からデータを入力しながら、端子14から同時
にデータを出力することができるようにしたものであ
る。このために第２のシフトレジスタ20の出力データを
ゲート21を通じて端子14に加えると共に、シフトレジス
タ17の出力データをゲート22を通じて端子14に加えるよ
うにしている。IC装置２が２線式モードで動作する場合
は、信号CSによりシフトレジスタ20が動作し、シフトレ
ジスタ17が動作不能となる。端子11からシフトレジスタ
20に入力されるデータに付加されたアドレスIC装置２の
アドレスとが比較器23で比較され、両者が一致したとき
に、その一致信号に基いて、制御部18はゲート信号を出
力する。このゲート信号はゲート21をONに成すと共に、
インバータ24を通じてゲート22をOFFと成す。これによ
って、シフトレジスタ20は制御部18から受け取ったデー
タをゲート21を通じて端子14からCPUに送出することが
できる。
また４線式モードの場合はゲート21がOFF、ゲート22がO
Nとなるので、シフトレジスタ17の出力データが送出さ
れることになる。
Nとなるので、シフトレジスタ17の出力データが送出さ
れることになる。
上述した第１及び第２の実施例におけるIC装置２を多数
使用して第５図の制御システムを４線式バスラインで構
成する場合、このシステムに第７図に用いられている２
線式バス専用の従来のIC装置21、22を混在させて使用す
る場合がある。
使用して第５図の制御システムを４線式バスラインで構
成する場合、このシステムに第７図に用いられている２
線式バス専用の従来のIC装置21、22を混在させて使用す
る場合がある。
第３図は上記の場合の実施例を示すもので、IC装置22が
２線式バスライン専用のもので、他のIC装置21……は第
１図又は第２図のIC装置である。上記IC装置22はデータ
入出力ライン81とクロックライン83に接続され、データ
出力ライン83には接続されていない。またチップセレク
ト端子を持たないので、CPU1からはチップセレクト信号
が与えられない。従って、このIC装置22は、CPU1からア
ドレスを指定されることによって、CPU1と交信すること
ができるが、チップセレクトが行われないので、バスラ
インが４線式モードで使用されていても、それを知るこ
とができない。このため他のIC装置がCPU1と交信してい
るときに、このIC装置22が任意のときに勝手に信号を出
力する可能性がある。この信号がライン81に乗せられる
と、他のIC装置の信号と混信し、通信が不能になる。
２線式バスライン専用のもので、他のIC装置21……は第
１図又は第２図のIC装置である。上記IC装置22はデータ
入出力ライン81とクロックライン83に接続され、データ
出力ライン83には接続されていない。またチップセレク
ト端子を持たないので、CPU1からはチップセレクト信号
が与えられない。従って、このIC装置22は、CPU1からア
ドレスを指定されることによって、CPU1と交信すること
ができるが、チップセレクトが行われないので、バスラ
インが４線式モードで使用されていても、それを知るこ
とができない。このため他のIC装置がCPU1と交信してい
るときに、このIC装置22が任意のときに勝手に信号を出
力する可能性がある。この信号がライン81に乗せられる
と、他のIC装置の信号と混信し、通信が不能になる。
この問題を解決するためには、前述した第８図の２線式
データフォーマットにおいて、特定アドレスを付加し、
この特定アドレスが検出されたときに、上記IC装置22が
動作を停止するように成せばよい。またその場合は、第
１図及び第２図のIC装置２は、上記特定アドレスが検出
された後、チップセレクトされたときに４線式モードに
成される。この特定アドレスとしては、前述した「0000
010」の他に他のアドレスを用いるようにしてもよい。
データフォーマットにおいて、特定アドレスを付加し、
この特定アドレスが検出されたときに、上記IC装置22が
動作を停止するように成せばよい。またその場合は、第
１図及び第２図のIC装置２は、上記特定アドレスが検出
された後、チップセレクトされたときに４線式モードに
成される。この特定アドレスとしては、前述した「0000
010」の他に他のアドレスを用いるようにしてもよい。
第４図は特定アドレスが用いられる場合における上記IC
装置２の動作を実行するためのフローチャートを示す。
装置２の動作を実行するためのフローチャートを示す。
先ず２線式モードにおいて、IC装置はスタート信号を待
っている。スタート信号が検出されると、次に特定アド
レスが有るか否かを調べ、特定アドレスが無い場合は、
自分のアドレスが来るのを待つ。自分のアドレスが検出
されれば、２線式モードで動作が行われる。そしてスト
ップ信号が来たときに、交信を終了して元に戻る。上記
特定アドレスが有ったときは、４線式モードになり、チ
ップセレクトされるのを待つ。チップセレクトされれば
４線式モードで動作が行われる。そしてストップ信号が
検出されたとき、交信を終了して元に戻る。
っている。スタート信号が検出されると、次に特定アド
レスが有るか否かを調べ、特定アドレスが無い場合は、
自分のアドレスが来るのを待つ。自分のアドレスが検出
されれば、２線式モードで動作が行われる。そしてスト
ップ信号が来たときに、交信を終了して元に戻る。上記
特定アドレスが有ったときは、４線式モードになり、チ
ップセレクトされるのを待つ。チップセレクトされれば
４線式モードで動作が行われる。そしてストップ信号が
検出されたとき、交信を終了して元に戻る。
１個のIC装置を用いて４線式バスラインと２線式バスラ
インとに対処することができる。４線式バスラインを用
いた制御システムに適用して、２線式バスラインのデー
タフォーマットを有するデータ伝送を行うことにより、
高速通信を行うことが可能となる。前述したVTRの場合
は、従来の２線式バスラインを用いた場合は、前述した
一連の制御に要する時間が１フィールド（16.7msec）を
越えてしまうが、４線式バスラインを使用することによ
り、3msecに短縮することが可能である。従って、この
短縮により空いた時間を利用して他の制御を行うことが
できる。また４線式バスラインに２線式専用のIC装置を
混在させることにより、チップセレクト線を省略するこ
とができるので、配線数を削減することができる。
インとに対処することができる。４線式バスラインを用
いた制御システムに適用して、２線式バスラインのデー
タフォーマットを有するデータ伝送を行うことにより、
高速通信を行うことが可能となる。前述したVTRの場合
は、従来の２線式バスラインを用いた場合は、前述した
一連の制御に要する時間が１フィールド（16.7msec）を
越えてしまうが、４線式バスラインを使用することによ
り、3msecに短縮することが可能である。従って、この
短縮により空いた時間を利用して他の制御を行うことが
できる。また４線式バスラインに２線式専用のIC装置を
混在させることにより、チップセレクト線を省略するこ
とができるので、配線数を削減することができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
２線式専用IC装置が混在する場合の４線式バスラインを
用いた制御システムのブロック図、第４図はIC装置のフ
ローチャート、第５図は従来のインナーバスラインを用
いた制御システムのブロック図、第６図は従来の４線式
バスラインを用いた制御システムのブロック図、第７図
は従来の２線式バスラインを用いた制御システムのブロ
ック図、第８図は２線式バスラインのデータフォーマッ
トを示す図である。 なお図面に用いた符号において、 ２……IC装置 11……データ入出力端子 12……チップセレクト信号入力端子 13……クロックパルス入力端子 14……データ出力端子 16……デコーダ 17……シフトレジスタ 18……制御部 である。
図は本発明の第２の実施例を示すブロック図、第３図は
２線式専用IC装置が混在する場合の４線式バスラインを
用いた制御システムのブロック図、第４図はIC装置のフ
ローチャート、第５図は従来のインナーバスラインを用
いた制御システムのブロック図、第６図は従来の４線式
バスラインを用いた制御システムのブロック図、第７図
は従来の２線式バスラインを用いた制御システムのブロ
ック図、第８図は２線式バスラインのデータフォーマッ
トを示す図である。 なお図面に用いた符号において、 ２……IC装置 11……データ入出力端子 12……チップセレクト信号入力端子 13……クロックパルス入力端子 14……データ出力端子 16……デコーダ 17……シフトレジスタ 18……制御部 である。
Claims (3)
- 【請求項１】データが入出力される第１の端子と、チッ
プセレクト信号が入力される第２の端子と、クロックパ
ルスが入力される第３の端子と、データが出力される第
４の端子とを備えた装置を制御する制御方法において、 上記第１の端子から入力されるアドレス信号を含むデー
タをアドレス信号検出手段を含むデコーダに供給し、 上記第１の端子から入力されたデータをシフトレジスタ
に加えると共に、前記シフトレジスタによりその出力デ
ータを上記第４の端子に供給し、 上記デコーダ又は上記シフトレコーダからの信号を制御
部に加えると共に、前記制御部により上記第１の端子又
は上記シフトレジスタにデータを供給し、 上記チップセレクト信号に応じて上記デコーダ及び上記
シフトレジスタのうちの一方を選択的に動作させるよう
にした制御方法。 - 【請求項２】データが入出力される第１の端子と、 チップセレクト信号が入力される第２の端子と、 クロックパルスが入力される第３の端子と、 データが出力される第４の端子と、 上記第１の端子から入力されるアドレス信号を含むデー
タが供給され、上記アドレス信号検出手段を含むデコー
ダと、 上記第１の端子から入力されたデータが加えられると共
に、その出力データを上記第４の端子に供給するシフト
レジスタと、 上記デコーダ又は上記シフトレジスタからの信号が加え
られると共に、上記第１の端子又は上記シフトレジスタ
にデータを供給する制御部と、 を夫々具備し、上記チップセレクト信号に応じて上記デ
コーダ及び上記シフトレジスタのうちの一方が選択的に
動作するようにした制御装置。 - 【請求項３】上記デコーダは第２のシフトレジスタを有
し、上記チップセレクト信号に応じて上記シフトレジス
タと上記第２のシフトレジスタのうちの一方の出力を上
記第４の出力端子に供給する切換え手段を備えたことを
特徴とする請求項２記載の制御装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247551A JPH071496B2 (ja) | 1985-11-05 | 1985-11-05 | 制御方法及び制御装置 |
| AU64466/86A AU595549B2 (en) | 1985-11-05 | 1986-10-28 | IC device compatible with input signals in the formats for two-line and four-line type bus lines |
| US06/925,374 US4769781A (en) | 1985-11-05 | 1986-10-30 | IC device compatible with input signals in the formats for two-line and four-line type bus lines |
| CA000522007A CA1270576A (en) | 1985-11-05 | 1986-11-03 | Ic device compatible with input signals in the formats for two-line and four-line type bus lines |
| EP86308590A EP0225720B1 (en) | 1985-11-05 | 1986-11-04 | Integrated circuit devices |
| DE8686308590T DE3687785T2 (de) | 1985-11-05 | 1986-11-04 | Integrierte schaltungen. |
| KR1019860009297A KR950002707B1 (ko) | 1985-11-05 | 1986-11-05 | Ic 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247551A JPH071496B2 (ja) | 1985-11-05 | 1985-11-05 | 制御方法及び制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107357A JPS62107357A (ja) | 1987-05-18 |
| JPH071496B2 true JPH071496B2 (ja) | 1995-01-11 |
Family
ID=17165177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247551A Expired - Lifetime JPH071496B2 (ja) | 1985-11-05 | 1985-11-05 | 制御方法及び制御装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4769781A (ja) |
| EP (1) | EP0225720B1 (ja) |
| JP (1) | JPH071496B2 (ja) |
| KR (1) | KR950002707B1 (ja) |
| AU (1) | AU595549B2 (ja) |
| CA (1) | CA1270576A (ja) |
| DE (1) | DE3687785T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109446124A (zh) * | 2018-12-11 | 2019-03-08 | 西安热工研究院有限公司 | 一种火电机组马达及电磁阀类设备驱动级结构及方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2211326B (en) * | 1987-10-16 | 1991-12-11 | Hitachi Ltd | Address bus control apparatus |
| US5461718A (en) * | 1992-04-24 | 1995-10-24 | Digital Equipment Corporation | System for sequential read of memory stream buffer detecting page mode cycles availability fetching data into a selected FIFO, and sending data without aceessing memory |
| DE69322372T2 (de) * | 1993-04-06 | 1999-04-29 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Für zwei verschiedene Protokollstandards geeignete Schnittstellenschaltung zwischen einem Steuerbus und einer integrierten Schaltung |
| CN101436170A (zh) * | 2007-11-12 | 2009-05-20 | 鸿富锦精密工业（深圳）有限公司 | Spi设备通信电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4174536A (en) * | 1977-01-21 | 1979-11-13 | Massachusetts Institute Of Technology | Digital communications controller with firmware control |
| US4309754A (en) * | 1979-07-30 | 1982-01-05 | International Business Machines Corp. | Data interface mechanism for interfacing bit-parallel data buses of different bit width |
| US4306298A (en) * | 1979-10-09 | 1981-12-15 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
| NL8005976A (nl) | 1980-10-31 | 1982-05-17 | Philips Nv | Tweedraads-bussysteem met een kloklijndraad en een datalijndraad voor het onderling verbinden van een aantal stations. |
| US4449202A (en) * | 1981-12-04 | 1984-05-15 | Ncr Corporation | Full duplex integrated circuit communication controller |
-
1985
- 1985-11-05 JP JP60247551A patent/JPH071496B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-28 AU AU64466/86A patent/AU595549B2/en not_active Ceased
- 1986-10-30 US US06/925,374 patent/US4769781A/en not_active Expired - Lifetime
- 1986-11-03 CA CA000522007A patent/CA1270576A/en not_active Expired - Lifetime
- 1986-11-04 EP EP86308590A patent/EP0225720B1/en not_active Expired - Lifetime
- 1986-11-04 DE DE8686308590T patent/DE3687785T2/de not_active Expired - Fee Related
- 1986-11-05 KR KR1019860009297A patent/KR950002707B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109446124A (zh) * | 2018-12-11 | 2019-03-08 | 西安热工研究院有限公司 | 一种火电机组马达及电磁阀类设备驱动级结构及方法 |
| CN109446124B (zh) * | 2018-12-11 | 2024-03-19 | 西安热工研究院有限公司 | 一种火电机组马达及电磁阀类设备驱动级结构及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU595549B2 (en) | 1990-04-05 |
| DE3687785D1 (de) | 1993-03-25 |
| AU6446686A (en) | 1987-05-07 |
| US4769781A (en) | 1988-09-06 |
| DE3687785T2 (de) | 1993-07-22 |
| EP0225720A2 (en) | 1987-06-16 |
| KR870005303A (ko) | 1987-06-08 |
| CA1270576A (en) | 1990-06-19 |
| EP0225720A3 (en) | 1989-07-26 |
| KR950002707B1 (ko) | 1995-03-24 |
| EP0225720B1 (en) | 1993-02-17 |
| JPS62107357A (ja) | 1987-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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