JPS62107357A - 制御方法及び制御装置 - Google Patents
制御方法及び制御装置Info
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- JPS62107357A JPS62107357A JP60247551A JP24755185A JPS62107357A JP S62107357 A JPS62107357 A JP S62107357A JP 60247551 A JP60247551 A JP 60247551A JP 24755185 A JP24755185 A JP 24755185A JP S62107357 A JPS62107357 A JP S62107357A
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内部回路をディジタル的に制御するようにした
テレビ受像機、Ｖ Ｔ Ｒ、テープレコーダ等の電子機
器に適用し得るｒｃ装置に関し、特に通信回線を有する
ＣＰＬＩ又はマイクロプロセッサとして用いて好適なも
のである。
テレビ受像機、Ｖ Ｔ Ｒ、テープレコーダ等の電子機
器に適用し得るｒｃ装置に関し、特に通信回線を有する
ＣＰＬＩ又はマイクロプロセッサとして用いて好適なも
のである。
本発明は、データ入出力端子から入力されるアドレス信
号を含むデータが供給され、上記アドレス信号検出手段
を含むデコーダと、上記端子から入力されたデータが加
えられると共に、その出力を外部に送出するシフトレジ
スタと、上記デコーダ又は上記シフトレコーダからの信
号が加えられると共に上記端子又は上記シフトレジスタ
にデータを供給する制御部とを夫々具備し、チップセレ
クト信号に応じて上記デコーダ及び上記シフトレジスク
のうちの一方が選択的に動作するようＧこしたことによ
り、４線式ハスライン、２線式ハスラインの何れにも対
処することができるようにしたものである。
号を含むデータが供給され、上記アドレス信号検出手段
を含むデコーダと、上記端子から入力されたデータが加
えられると共に、その出力を外部に送出するシフトレジ
スタと、上記デコーダ又は上記シフトレコーダからの信
号が加えられると共に上記端子又は上記シフトレジスタ
にデータを供給する制御部とを夫々具備し、チップセレ
クト信号に応じて上記デコーダ及び上記シフトレジスク
のうちの一方が選択的に動作するようＧこしたことによ
り、４線式ハスライン、２線式ハスラインの何れにも対
処することができるようにしたものである。
ディジタル回路が用いられているテレビ受像機、ＶＴＲ
、テープレコーダ等の映像機器及び音響機器の多くは第
５図に示すようなインナーハスシステムを採用している
。
、テープレコーダ等の映像機器及び音響機器の多くは第
５図に示すようなインナーハスシステムを採用している
。
第５図において、メインＣＰＵＩと複数のＩＣ装置汎、
２□−・−一−−−−−−−−・・−・・−２，、とが
パスライン３を介して接続され、各ｒｃ装置２１〜２１
は被制御回路４０．４□−一−−−−−−−−−−−−
−−・−４ｍを制御するように成されている。ＩＣ装置
２１〜２．ｌはＣＰＵＩから送られて来るデータのうち
から所定のデータを取込んでこれをＤ／Ａ変換し、この
変換されたアナログ信号を制御信号として回路４、〜４
１を制御するように成されている。これと共に、回路４
、〜４゜の動作電圧をＡ／Ｄ変換し、この変換されたデ
ィジタル信号をＣＰＵＩに送るように成されている。従
って、ＩＣ装置２．〜２ｎはスレーブＣＰＵとしての機
能を持つことになる。
２□−・−一−−−−−−−−・・−・・−２，、とが
パスライン３を介して接続され、各ｒｃ装置２１〜２１
は被制御回路４０．４□−一−−−−−−−−−−−−
−−・−４ｍを制御するように成されている。ＩＣ装置
２１〜２．ｌはＣＰＵＩから送られて来るデータのうち
から所定のデータを取込んでこれをＤ／Ａ変換し、この
変換されたアナログ信号を制御信号として回路４、〜４
１を制御するように成されている。これと共に、回路４
、〜４゜の動作電圧をＡ／Ｄ変換し、この変換されたデ
ィジタル信号をＣＰＵＩに送るように成されている。従
って、ＩＣ装置２．〜２ｎはスレーブＣＰＵとしての機
能を持つことになる。
またＲＯＭ５には各回路２□〜２１の動作設定値が記憶
されており、通常の動作時には、ｃｐｕｌにより上記設
定値を読み出し、読み出されたデータをパスライン３を
通じてＩＣ装置２１〜２ｎに供給することにより、各回
路４．〜れに所定の動作を行わせると共に表示装置６に
より表示を行うようにしている。これと共にキーボード
７やリモコン等による外部操作によりＣＰＵ １を介し
て各回路４１〜４６を制御するようにしている。
されており、通常の動作時には、ｃｐｕｌにより上記設
定値を読み出し、読み出されたデータをパスライン３を
通じてＩＣ装置２１〜２ｎに供給することにより、各回
路４．〜れに所定の動作を行わせると共に表示装置６に
より表示を行うようにしている。これと共にキーボード
７やリモコン等による外部操作によりＣＰＵ １を介し
て各回路４１〜４６を制御するようにしている。
このようなインナーバスシステムに用いられるインナー
バスとしては、従来より４線式のものが主流を占めてい
たが、近年になって２線式バスが用いられて来ている。
バスとしては、従来より４線式のものが主流を占めてい
たが、近年になって２線式バスが用いられて来ている。
第６図は上記４線式パスラインを用いた制御システムを
示す。
示す。
第６図において、ＣＰＵＩとＩＣ装置２３．２□・−・
−−一−−−・−・−−一−−−・とは３本のライン８
１．８□、８３を介ｊ、２て共通に接続されると共に、
ＣＰＵＩのチップセレクト端子ＣＳ 、 、ＣＳ ２−
−−−−−−−−−−−−−−一とＩＣ装置２Ｉ・２２
のチ・ンプセレクト端子ＣＳ、、、Ｃ３，２とがライン
９１．９□−・−一−−−−−−−・−を介して個々に
接続されている。ＣＰＵＩが例えばＩＣ装Ｗ ２１と交
信をする場合は、上記端子ＣＳ ＋から例えばｒＬＪの
チップセレクト信号を上記端子ＣＳ、、に送ると共に、
他の端子ｃｓ２−・−−−−−−一−−−−−−・・・
から「トＩ」の信号を他のＩＣ装置２□−−−−−−−
−一−・−・−・−の端子ｃ ＋ ｚ−一一一一一一一
−−−−−に送るように成されている。
−−一−−−・−・−−一−−−・とは３本のライン８
１．８□、８３を介ｊ、２て共通に接続されると共に、
ＣＰＵＩのチップセレクト端子ＣＳ 、 、ＣＳ ２−
−−−−−−−−−−−−−−一とＩＣ装置２Ｉ・２２
のチ・ンプセレクト端子ＣＳ、、、Ｃ３，２とがライン
９１．９□−・−一−−−−−−−・−を介して個々に
接続されている。ＣＰＵＩが例えばＩＣ装Ｗ ２１と交
信をする場合は、上記端子ＣＳ ＋から例えばｒＬＪの
チップセレクト信号を上記端子ＣＳ、、に送ると共に、
他の端子ｃｓ２−・−−−−−−一−−−−−−・・・
から「トＩ」の信号を他のＩＣ装置２□−−−−−−−
−一−・−・−・−の端子ｃ ＋ ｚ−一一一一一一一
−−−−−に送るように成されている。
また上記ライン８１はＣＰＵＩから各ＩＣ装置２４．２
□にデータを伝送し、ライン８□は各ＩＣ装置２１．２
□からＣＰＵ １にデータを伝送し、またライン８３は
ＣＰＵ１から各ＩＣ装置２１．２□にクロックパルスを
伝送するものである。ＩＣ装置２０．２□には図示せず
も夫々シフトレジスタが設けられていて、チップセレク
ト信号が加えられたときに、このシフトレジスタにより
、ＣＰｕｔからライン８１を通じて送られて来るデータ
を取り込むと共に、自分のデータを供給して、ライン８
□を通じてＣＰＵ２に送出するように成されている。
□にデータを伝送し、ライン８□は各ＩＣ装置２１．２
□からＣＰＵ １にデータを伝送し、またライン８３は
ＣＰＵ１から各ＩＣ装置２１．２□にクロックパルスを
伝送するものである。ＩＣ装置２０．２□には図示せず
も夫々シフトレジスタが設けられていて、チップセレク
ト信号が加えられたときに、このシフトレジスタにより
、ＣＰｕｔからライン８１を通じて送られて来るデータ
を取り込むと共に、自分のデータを供給して、ライン８
□を通じてＣＰＵ２に送出するように成されている。
第７図は上記２線式ハスラインを用いた制御システムを
示す。
示す。
第７図において、ＣＰＵＩとＩＣ装置２０．２□とは２
本のライン１０．．１０□を介して共通に接続されてい
る。この場合、ライン１０１はＣＰＵ１とＩＣ装置２Ｉ
、２□との間でデータの送信と受信とを交互に行うため
に用いられ、ライン１０□はクロックパルスを伝送する
のに用いられる。
本のライン１０．．１０□を介して共通に接続されてい
る。この場合、ライン１０１はＣＰＵ１とＩＣ装置２Ｉ
、２□との間でデータの送信と受信とを交互に行うため
に用いられ、ライン１０□はクロックパルスを伝送する
のに用いられる。
ＩＣ装置２１．２□は夫々固有のアドレスが付されてお
り、ＣＰＵ １はデータの冒頭にそのデータの送り先の
ＩＣ装置のアドレスを付加したデータを送り出し、ＩＣ
装置２Ｉ、２２が自分のアドレスを検出したときに、以
後のデータを取り込むように成されている。このような
２線式パスラインは、４線式パスラインの配線数が多く
なると云う欠点を改善するために考え出されたものであ
る。
り、ＣＰＵ １はデータの冒頭にそのデータの送り先の
ＩＣ装置のアドレスを付加したデータを送り出し、ＩＣ
装置２Ｉ、２２が自分のアドレスを検出したときに、以
後のデータを取り込むように成されている。このような
２線式パスラインは、４線式パスラインの配線数が多く
なると云う欠点を改善するために考え出されたものであ
る。
尚、２線式パスラインを用いた通信方式が特開昭５７−
１０６２６２号公報により提案されている。
１０６２６２号公報により提案されている。
第８図は２線式ハスラインで伝送される信号のフォーマ
ントを示すもので、第１のラインはシリアルデータＤを
伝送し、第２のラインはクロックＣＬを伝送する。上記
データＤは、１ビツトのスタート信号と、ＩＣ装置に付
されたアドレスを１旨定する７ビツトのアドレス信号と
、指定されたＩＣ装置にデータを与えるか又は指定され
たＩＣ装置からデータを取り出すかを決める１ビツトの
Ｒ／Ｗ信号と、ＩＣ装置が指定されたごと及びデータを
受は取ったことを確認してＣＰＵに送る１ビツトのＡＣ
’に信号と、制御レベル等を示す８ビツトのデータと、
その他必要な夫々９ビツトのｎ個のデータと１ビツトの
ストップ信号とから構成されている。尚、２線式バス以
外の異るパスラインによるフォーマットの信号が送られ
て来たときに特定のＩＣ装置が動作しないようにするた
めに例えばｒｏ ００００１０Ｊのコードから成る特定
アドレスが付加される場合がある。
ントを示すもので、第１のラインはシリアルデータＤを
伝送し、第２のラインはクロックＣＬを伝送する。上記
データＤは、１ビツトのスタート信号と、ＩＣ装置に付
されたアドレスを１旨定する７ビツトのアドレス信号と
、指定されたＩＣ装置にデータを与えるか又は指定され
たＩＣ装置からデータを取り出すかを決める１ビツトの
Ｒ／Ｗ信号と、ＩＣ装置が指定されたごと及びデータを
受は取ったことを確認してＣＰＵに送る１ビツトのＡＣ
’に信号と、制御レベル等を示す８ビツトのデータと、
その他必要な夫々９ビツトのｎ個のデータと１ビツトの
ストップ信号とから構成されている。尚、２線式バス以
外の異るパスラインによるフォーマットの信号が送られ
て来たときに特定のＩＣ装置が動作しないようにするた
めに例えばｒｏ ００００１０Ｊのコードから成る特定
アドレスが付加される場合がある。
上述したように、４線式ハスラインに用いられる第６図
のＩＣ装置と、２線式パスラインに用いられる第７図の
ＩＣ装置とでは構成が異るため互換性が無い。４線式パ
スラインはデータを短時間に多量に送ることができる長
所があるが、回路内に多数のラインを配線しなければな
らない欠点がある。また、２線式パスラインはライン数
が少くて済む長所があるが、データの伝送速度が遅い欠
点がある。
のＩＣ装置と、２線式パスラインに用いられる第７図の
ＩＣ装置とでは構成が異るため互換性が無い。４線式パ
スラインはデータを短時間に多量に送ることができる長
所があるが、回路内に多数のラインを配線しなければな
らない欠点がある。また、２線式パスラインはライン数
が少くて済む長所があるが、データの伝送速度が遅い欠
点がある。
このため４線式パスラインは例えばＶＴＲのような複雑
な制御を要する機器に用いられ、２線式パスラインは例
えばテレビ受像機等に用いられている。しかしながら、
両方式のパスラインの上述した長所を生かすために、例
えば４線式ハスラインを用いたシステムに２線式パスラ
イン用のＩＣ装置を混在させると好都合な場合がある。
な制御を要する機器に用いられ、２線式パスラインは例
えばテレビ受像機等に用いられている。しかしながら、
両方式のパスラインの上述した長所を生かすために、例
えば４線式ハスラインを用いたシステムに２線式パスラ
イン用のＩＣ装置を混在させると好都合な場合がある。
また例えば４線式パスラインを用いたＶＴＲと２線式パ
スラインを用いたテレビ受像機とを組み合わせて共通の
メインｃｐｕにより制御を行う場合も考えられる。
スラインを用いたテレビ受像機とを組み合わせて共通の
メインｃｐｕにより制御を行う場合も考えられる。
また例えばＶＴＲの場合、例えばタイマー回路、表示回
路、駆動機構、サーボ回路等の所定の諸回路については
、これら常時順次に監視する必要があり、またその監視
を映像信号の１フイ一ルド期間に行う必要がある。これ
を２線式パスラインを用いて行おうとすると、１フイ一
ルド以内に制御部することが不可能なことが確認されて
いる。
路、駆動機構、サーボ回路等の所定の諸回路については
、これら常時順次に監視する必要があり、またその監視
を映像信号の１フイ一ルド期間に行う必要がある。これ
を２線式パスラインを用いて行おうとすると、１フイ一
ルド以内に制御部することが不可能なことが確認されて
いる。
本発明においては、データが人出力される第１の端子１
１と、チップセレクト信号Ｃ８が入力される第２の端子
１２と、クロックパルスＣＬが入力される第２の端子１
２と、データが出力される第４の端子Ｉ４と、上記第１
の端子１１から入力されるアドレス信号を含むデータが
供給され、上記アドレス信号検出手段を含むデコーダ１
６と、上記第１の端子１１から人力されたデータが加え
られると共に、その出力データを上記第４の端子１４に
供給するシフトレジスタ１７と、上記デコーダ１６又は
上記シフトレコーダ１７からの信号が加えられると共に
、上記第１の端子１１又は上記シフトレジスタＩ７にデ
ータを供給する制御部１８とを設けると共に、上記チッ
プセレクト信号に応じて上記デコーダ１６及び上記シフ
トレジスタ１７のうちの一方を選択的に動作させるよう
にしている。
１と、チップセレクト信号Ｃ８が入力される第２の端子
１２と、クロックパルスＣＬが入力される第２の端子１
２と、データが出力される第４の端子Ｉ４と、上記第１
の端子１１から入力されるアドレス信号を含むデータが
供給され、上記アドレス信号検出手段を含むデコーダ１
６と、上記第１の端子１１から人力されたデータが加え
られると共に、その出力データを上記第４の端子１４に
供給するシフトレジスタ１７と、上記デコーダ１６又は
上記シフトレコーダ１７からの信号が加えられると共に
、上記第１の端子１１又は上記シフトレジスタＩ７にデ
ータを供給する制御部１８とを設けると共に、上記チッ
プセレクト信号に応じて上記デコーダ１６及び上記シフ
トレジスタ１７のうちの一方を選択的に動作させるよう
にしている。
ＩＣ装置を４線式ハスラインと２線式ハスラインとの両
方に使用することができる。特に４線式パスラインを用
いた制御システムに適用して、２線式パスラインのフォ
ーマントを有するデータを伝送する場合に、高速通信を
可能にすることができる。
方に使用することができる。特に４線式パスラインを用
いた制御システムに適用して、２線式パスラインのフォ
ーマントを有するデータを伝送する場合に、高速通信を
可能にすることができる。
第１図は４線式ハスラインを用いた制御システムにおい
て、メインＣＰＵから２線式ハスラインのデータフォー
マットを有する信号（第８図）をパスラインに乗せた場
合にも、動作が可能なＩＣ装置２の第１の実施例を示す
ものである。
て、メインＣＰＵから２線式ハスラインのデータフォー
マットを有する信号（第８図）をパスラインに乗せた場
合にも、動作が可能なＩＣ装置２の第１の実施例を示す
ものである。
第１図において、ＩＣ装置２はデータ入出力端子１１、
チップセレクト信号Ｃ３の入力端子１２、クロックパル
スＣＬの入力端子１３、データ出力端子１４及び被制御
回路（第１図の回路４．〜４ｆｆｉ）の接続端子１５が
設けられている。また装置内には、２線式パスラインの
信号用デコーダ１６．４線式パスラインの信号用シフト
レジスタ１７、制御部１８等が設けられている。上記端
子１２から入力される上記信号Ｃ８は上記シフトレジス
タ１７のチップセレクト端子ＣＳ ２に加えられると共
にインバータ１９で反転されて上記デコーダ１６のチッ
プセレクト端子Ｃ３Ｉに加えられる。従って、信号Ｃ８
により上記デコーダ１６及びシフトレジスタ１７のうち
の一方が選択的に動作されるように成されている。本実
施例では信号Ｃ３がｒＨＪのときにこのＩＣ装置２が２
線式パスラインのフォーマントを有する信号で動作する
ように成されている。上記端子１３から入力されるクロ
ックパルスＣＬはデコーダ１６、シフトレジスタ１７及
び制御部１８に供給されるように成されている。
チップセレクト信号Ｃ３の入力端子１２、クロックパル
スＣＬの入力端子１３、データ出力端子１４及び被制御
回路（第１図の回路４．〜４ｆｆｉ）の接続端子１５が
設けられている。また装置内には、２線式パスラインの
信号用デコーダ１６．４線式パスラインの信号用シフト
レジスタ１７、制御部１８等が設けられている。上記端
子１２から入力される上記信号Ｃ８は上記シフトレジス
タ１７のチップセレクト端子ＣＳ ２に加えられると共
にインバータ１９で反転されて上記デコーダ１６のチッ
プセレクト端子Ｃ３Ｉに加えられる。従って、信号Ｃ８
により上記デコーダ１６及びシフトレジスタ１７のうち
の一方が選択的に動作されるように成されている。本実
施例では信号Ｃ３がｒＨＪのときにこのＩＣ装置２が２
線式パスラインのフォーマントを有する信号で動作する
ように成されている。上記端子１３から入力されるクロ
ックパルスＣＬはデコーダ１６、シフトレジスタ１７及
び制御部１８に供給されるように成されている。
制御部１８は、デコーダ１６又はシフトレジスタ１７か
ら入力されるデータに基いて被制御回路を制御する制御
信号を作ると共に、被制御回路の動作電圧に応じたデー
タを作って、端子１１から送出したり、又はシフトレジ
スタ１７にセットするもので、所定のロジック回路等に
より構成されている。またこのＩＣ装置２には所定のア
ドレスが付されているものとする。
ら入力されるデータに基いて被制御回路を制御する制御
信号を作ると共に、被制御回路の動作電圧に応じたデー
タを作って、端子１１から送出したり、又はシフトレジ
スタ１７にセットするもので、所定のロジック回路等に
より構成されている。またこのＩＣ装置２には所定のア
ドレスが付されているものとする。
上記構成において、端子１３にｒＬＪの信号Ｃ８が加え
られると、シフトレジスタ１７が動作し、デコーダ１６
は動作不能になって、このＩＣ装置２は４線式モードと
なる。端子１１にはメインＣＰＵから４線式パスライン
の信号が入力され、この信号はシフトレジスタ１７によ
り取り込まれ、クロックパルスＣＬにより順次送られな
がら制御部１８に加えられる。制御部１８は上記信号に
基いて制御信号を作り、被制御回路を制御する。また必
要に応じて被制御回路の動作電圧に応じたデータを作っ
てシフトレジスタ１７に加える。このデータはクロック
パルスＣＬにより順次読み出され、そのデータは端子１
４からＣＰＵへ送出される。
られると、シフトレジスタ１７が動作し、デコーダ１６
は動作不能になって、このＩＣ装置２は４線式モードと
なる。端子１１にはメインＣＰＵから４線式パスライン
の信号が入力され、この信号はシフトレジスタ１７によ
り取り込まれ、クロックパルスＣＬにより順次送られな
がら制御部１８に加えられる。制御部１８は上記信号に
基いて制御信号を作り、被制御回路を制御する。また必
要に応じて被制御回路の動作電圧に応じたデータを作っ
てシフトレジスタ１７に加える。このデータはクロック
パルスＣＬにより順次読み出され、そのデータは端子１
４からＣＰＵへ送出される。
次に上記信号Ｃ３がｒＨＪの場合は、デコーダ１６が動
作すると共に、シフトレジスタ１７が動作不能になって
、ＩＣ装置２は２線式モードとなる。ＣＰＵから端子１
１に加えられた２線式フォーマットのデータは、クロッ
クパルスＣＬと共にデコーダ１６にカロえられ、このデ
コーダ１６が自分のアドレスを検出したときにデータを
取り込む。
作すると共に、シフトレジスタ１７が動作不能になって
、ＩＣ装置２は２線式モードとなる。ＣＰＵから端子１
１に加えられた２線式フォーマットのデータは、クロッ
クパルスＣＬと共にデコーダ１６にカロえられ、このデ
コーダ１６が自分のアドレスを検出したときにデータを
取り込む。
このデータに基いて制御部１８が制御信号を作る。
また必要に応じて被制御回路の動作電圧に応じたデータ
を作って端子１１からＣＰＵに送出する。
を作って端子１１からＣＰＵに送出する。
以上によれば、ＩＣ装置２は４線式パスライン及び２線
式パスラインの両方のフォーマットの信号により動作さ
せることが可能となる。このＩＣ装置２を第６図及び第
７図におけるＩＣ装置２゜〜２．．のように多数用い、
４線式パスラインを介してＣＰＵＩと接続することによ
り、制御システムを構成することができる。その場合は
、各ＩＣ装置２．〜２．．にアドレスを付すことにより
、２線式モードの場合に制御すべきＩＣ装置を選択する
ことができる。また４線式モードの場合は信号Ｃ８によ
り、制御すべきＩＣ装置を選択することができる。
式パスラインの両方のフォーマットの信号により動作さ
せることが可能となる。このＩＣ装置２を第６図及び第
７図におけるＩＣ装置２゜〜２．．のように多数用い、
４線式パスラインを介してＣＰＵＩと接続することによ
り、制御システムを構成することができる。その場合は
、各ＩＣ装置２．〜２．．にアドレスを付すことにより
、２線式モードの場合に制御すべきＩＣ装置を選択する
ことができる。また４線式モードの場合は信号Ｃ８によ
り、制御すべきＩＣ装置を選択することができる。
第２図はＩＣ装置２の第２の実施例を示すもので、第１
図と対応する部分には同一符号を付しである。
図と対応する部分には同一符号を付しである。
上述した第１図の実施例においては、２線式モードの場
合は、端子１４は使用せず、パスラインの１本が余って
いる。本実施例はＩＣ装置２を２線式モードで用いる場
合に、端子１１からデータを入力しながら、端子１４か
ら同時にデータを出力することができるようにしたもの
である。このために第２のシフトレジスタ２０の出力デ
ータをゲート２１を通じて゛端子１４に加えると共に、
シフトレジスタ１″７の出力データをゲート２２を通じ
て端子１４に加えるようにしている。ＩＣ装置２が２線
式モードで動作する場合は、信号Ｃ８によりシフトレジ
スタ２０が動作し、シフトレジスタ１７が動作不能とな
る。端子１１からシフトレジスタ２０に入力されるデー
タに付加されたアドレスとＩＣ装置２のアドレスとが比
較器２３で比較され、両者が一致したときに、その一致
信号に基いて、制御部１８はゲート信号を出力する。こ
のゲート信号はゲート２１をＯＮに成すと共に、インバ
ータ２４を通じてゲート２２をＯＦＦと成す。これによ
って、シフトレジスタ２０は制御部１８から受は取った
データをゲート２１を通じて端子１４からＣＰＵに送出
することができる。
合は、端子１４は使用せず、パスラインの１本が余って
いる。本実施例はＩＣ装置２を２線式モードで用いる場
合に、端子１１からデータを入力しながら、端子１４か
ら同時にデータを出力することができるようにしたもの
である。このために第２のシフトレジスタ２０の出力デ
ータをゲート２１を通じて゛端子１４に加えると共に、
シフトレジスタ１″７の出力データをゲート２２を通じ
て端子１４に加えるようにしている。ＩＣ装置２が２線
式モードで動作する場合は、信号Ｃ８によりシフトレジ
スタ２０が動作し、シフトレジスタ１７が動作不能とな
る。端子１１からシフトレジスタ２０に入力されるデー
タに付加されたアドレスとＩＣ装置２のアドレスとが比
較器２３で比較され、両者が一致したときに、その一致
信号に基いて、制御部１８はゲート信号を出力する。こ
のゲート信号はゲート２１をＯＮに成すと共に、インバ
ータ２４を通じてゲート２２をＯＦＦと成す。これによ
って、シフトレジスタ２０は制御部１８から受は取った
データをゲート２１を通じて端子１４からＣＰＵに送出
することができる。
また４線式モードの場合はゲート２１がＯＦＦ、ゲート
２２がＯＮとなるので、シフトレジスタ１７の出力デー
タが送出されることになる。
２２がＯＮとなるので、シフトレジスタ１７の出力デー
タが送出されることになる。
上述した第１及び第２の実施例におけるＩＣ装置２を多
数使用して第５図の制御システムを４線式パスラインで
構成する場合、このシステムに第７図に用いられている
２線式バス専用の従来のＩＣ装置２８．２□を混在させ
て使用する場合がある。
数使用して第５図の制御システムを４線式パスラインで
構成する場合、このシステムに第７図に用いられている
２線式バス専用の従来のＩＣ装置２８．２□を混在させ
て使用する場合がある。
第３図は上記の場合の実施例を示すもので、ＩＣ装置２
□が２線式パスライン専用のもので、他のＩＣ装置２．
−・−−−−−・−・・−・・は第１図又は第２図のＩ
Ｃ装置である。上記ＩＣ装置２□はデータ入出カライン
８．とクロックライン８．に接続され、データ出力ライ
ン８３には接続されていない。またチップセレクト端子
を持たないので、ＣＰＵ １からはチップセレクト信号
が与えられない。従って、このＩＣ装置２□は、ＣＰＵ
１からアドレスを指定されることによって、ＣＰＵＩ
と交信することができるが、チップセレクトが行われな
いので、パスラインが４線式モードで使用されていても
、それを知ることができない。このため他のＩＣ装置が
ＣＰＵＩと交信しているときに、このＩＣ装置２□が任
意のときに勝手に信号を出力する可能性がある。この信
号がライン８１に乗せられると、他のＩＣ装置の信号と
混信し、通信が不能になる。
□が２線式パスライン専用のもので、他のＩＣ装置２．
−・−−−−−・−・・−・・は第１図又は第２図のＩ
Ｃ装置である。上記ＩＣ装置２□はデータ入出カライン
８．とクロックライン８．に接続され、データ出力ライ
ン８３には接続されていない。またチップセレクト端子
を持たないので、ＣＰＵ １からはチップセレクト信号
が与えられない。従って、このＩＣ装置２□は、ＣＰＵ
１からアドレスを指定されることによって、ＣＰＵＩ
と交信することができるが、チップセレクトが行われな
いので、パスラインが４線式モードで使用されていても
、それを知ることができない。このため他のＩＣ装置が
ＣＰＵＩと交信しているときに、このＩＣ装置２□が任
意のときに勝手に信号を出力する可能性がある。この信
号がライン８１に乗せられると、他のＩＣ装置の信号と
混信し、通信が不能になる。
この問題を解決するためには、前述した第８図の２線式
データフォーマットにおいて、特定アドレスを付加し、
この特定アドレスが検出されたときに、上記ＩＣ装置２
□が動作を停止するように成せばよい。またその場合は
、第１図及び第２図のＩＣ装置２は、上記特定アドレス
が検出された後、チップセレクトされたときに４線式モ
ードに成される。この特定アドレスとしては、前述した
ｒｏｏｏｏｏｌｏＪの他に他のアドレスを用いるように
してよい。
データフォーマットにおいて、特定アドレスを付加し、
この特定アドレスが検出されたときに、上記ＩＣ装置２
□が動作を停止するように成せばよい。またその場合は
、第１図及び第２図のＩＣ装置２は、上記特定アドレス
が検出された後、チップセレクトされたときに４線式モ
ードに成される。この特定アドレスとしては、前述した
ｒｏｏｏｏｏｌｏＪの他に他のアドレスを用いるように
してよい。
第４図は特定アドレスが用いられる場合における上記Ｉ
Ｃ装置２の動作を実行するためのフローチャートを示す
。
Ｃ装置２の動作を実行するためのフローチャートを示す
。
先ず２線式モードにおいて、ＩＣ装置はスタート信号を
持っている。スタート信号が検出されると、次に特定ア
ドレスが有るか否かを調べ、特定アドレスが無い場合は
、自分のアドレスが来るのを待つ。自分のアドレスが検
出されれば、２線式モードで動作が行われる。そしてス
トップ信号が来たときに、交信を終了して元に戻る。上
記特定アドレスが有ったときは、４線式モードになり、
チップセレクトされるのを待つ。チップセレクトされれ
ば４ｖＡ式モードで動作が行われる。そしてストップ信
号が検出されたとき、交信を終了して元に戻る。
持っている。スタート信号が検出されると、次に特定ア
ドレスが有るか否かを調べ、特定アドレスが無い場合は
、自分のアドレスが来るのを待つ。自分のアドレスが検
出されれば、２線式モードで動作が行われる。そしてス
トップ信号が来たときに、交信を終了して元に戻る。上
記特定アドレスが有ったときは、４線式モードになり、
チップセレクトされるのを待つ。チップセレクトされれ
ば４ｖＡ式モードで動作が行われる。そしてストップ信
号が検出されたとき、交信を終了して元に戻る。
１個のＩＣ装置を用いて４線式パスラインと２線式パス
ラインとに対処することができる。４線式パスラインを
用いた制御システムに適用して、２線式パスラインのデ
ータフォーマントを有するデータ伝送を行うことにより
、高速通信を行うことが可能となる。前述したＶＴＲの
場合は、従来の２線式パスラインを用いた場合は、前述
した一連の制御に要する時間が１フイールド（１６，７
ｍ５ｅｃ）を越えてしまうが、４線式ハスラインを使用
することにより、３ ｍ５ｅｃに短縮することが可能で
ある。
ラインとに対処することができる。４線式パスラインを
用いた制御システムに適用して、２線式パスラインのデ
ータフォーマントを有するデータ伝送を行うことにより
、高速通信を行うことが可能となる。前述したＶＴＲの
場合は、従来の２線式パスラインを用いた場合は、前述
した一連の制御に要する時間が１フイールド（１６，７
ｍ５ｅｃ）を越えてしまうが、４線式ハスラインを使用
することにより、３ ｍ５ｅｃに短縮することが可能で
ある。
従って、この短縮により空いた時間を利用して他の制御
を行うことができる。また４線式ハスラインに２線式専
用のＩＣ装置を混在させることにより、チップセレクト
線を省略することができるので、配線数を削減すること
ができる。
を行うことができる。また４線式ハスラインに２線式専
用のＩＣ装置を混在させることにより、チップセレクト
線を省略することができるので、配線数を削減すること
ができる。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
２線式専用ＩＣ装置が混在する場合の４線式パスライン
を用いた制御システムのブロック図、第４図はＩＣ装置
のフローチャート、第５図は従来のインナーパスライン
を用いた制御システムのブロック図、第６図は従来の４
線式パスラインを用いた制御システムのブロック図、第
７図は従来の２線式パスラインを用いた制御システムの
ブロック図、第８図は２線式パスラインのデータフォー
マットを示す図である。 なお図面に用いた符号において、 ２−・−・−・・−・−・ｒｃ装置 １１・−・−一−−−−−・−・・−・データ入出力端
子１２−・−・−・−一−−−−−−−−−チップセレ
クト信号入力端子１３−・・・−−−−−−−・・・・
・−クロックパルス入力端子１４・・−・−−一−−−
・−・−・−データ出力端子１６・−−一−−−−−−
−〜−−−・−デコーダ１７−−−−−・−・−−一一
−−−・シフトレジスタ１８−・−・・−・−・−一−
−−−−・制御部である。
図は本発明の第２の実施例を示すブロック図、第３図は
２線式専用ＩＣ装置が混在する場合の４線式パスライン
を用いた制御システムのブロック図、第４図はＩＣ装置
のフローチャート、第５図は従来のインナーパスライン
を用いた制御システムのブロック図、第６図は従来の４
線式パスラインを用いた制御システムのブロック図、第
７図は従来の２線式パスラインを用いた制御システムの
ブロック図、第８図は２線式パスラインのデータフォー
マットを示す図である。 なお図面に用いた符号において、 ２−・−・−・・−・−・ｒｃ装置 １１・−・−一−−−−−・−・・−・データ入出力端
子１２−・−・−・−一−−−−−−−−−チップセレ
クト信号入力端子１３−・・・−−−−−−−・・・・
・−クロックパルス入力端子１４・・−・−−一−−−
・−・−・−データ出力端子１６・−−一−−−−−−
−〜−−−・−デコーダ１７−−−−−・−・−−一一
−−−・シフトレジスタ１８−・−・・−・−・−一−
−−−−・制御部である。
Claims (1)
- 【特許請求の範囲】 データが入出力される第１の端子、 チップセレクト信号が入力される第２の端子、クロック
パルスが入力される第３の端子、 データが出力される第４の端子、 上記第１の端子から入力されるアドレス信号を含むデー
タが供給され、上記アドレス信号検出手段を含むデコー
ダ、 上記第１の端子から入力されたデータが加えられると共
に、その出力データを上記第４の端子に供給するシフト
レジスタ、 上記デコーダ又は上記シフトレコーダからの信号が加え
られると共に、上記第１の端子又は上記シフトレジスタ
にデータを供給する制御部、を夫々具備し、上記チップ
セレクト信号に応じて上記デコーダ及び上記シフトレジ
スタのうちの一方が選択的に動作するようにしたＩＣ装
置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247551A JPH071496B2 (ja) | 1985-11-05 | 1985-11-05 | 制御方法及び制御装置 |
| AU64466/86A AU595549B2 (en) | 1985-11-05 | 1986-10-28 | IC device compatible with input signals in the formats for two-line and four-line type bus lines |
| US06/925,374 US4769781A (en) | 1985-11-05 | 1986-10-30 | IC device compatible with input signals in the formats for two-line and four-line type bus lines |
| CA000522007A CA1270576A (en) | 1985-11-05 | 1986-11-03 | Ic device compatible with input signals in the formats for two-line and four-line type bus lines |
| DE8686308590T DE3687785T2 (de) | 1985-11-05 | 1986-11-04 | Integrierte schaltungen. |
| EP86308590A EP0225720B1 (en) | 1985-11-05 | 1986-11-04 | Integrated circuit devices |
| KR1019860009297A KR950002707B1 (ko) | 1985-11-05 | 1986-11-05 | Ic 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247551A JPH071496B2 (ja) | 1985-11-05 | 1985-11-05 | 制御方法及び制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107357A true JPS62107357A (ja) | 1987-05-18 |
| JPH071496B2 JPH071496B2 (ja) | 1995-01-11 |
Family
ID=17165177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247551A Expired - Lifetime JPH071496B2 (ja) | 1985-11-05 | 1985-11-05 | 制御方法及び制御装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4769781A (ja) |
| EP (1) | EP0225720B1 (ja) |
| JP (1) | JPH071496B2 (ja) |
| KR (1) | KR950002707B1 (ja) |
| AU (1) | AU595549B2 (ja) |
| CA (1) | CA1270576A (ja) |
| DE (1) | DE3687785T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2211326B (en) * | 1987-10-16 | 1991-12-11 | Hitachi Ltd | Address bus control apparatus |
| US5461718A (en) * | 1992-04-24 | 1995-10-24 | Digital Equipment Corporation | System for sequential read of memory stream buffer detecting page mode cycles availability fetching data into a selected FIFO, and sending data without aceessing memory |
| EP0619548B1 (en) * | 1993-04-06 | 1998-12-02 | STMicroelectronics S.r.l. | Interface circuit between a control bus and an integrated circuit suitable for two different protocol standards |
| CN101436170A (zh) * | 2007-11-12 | 2009-05-20 | 鸿富锦精密工业（深圳）有限公司 | Spi设备通信电路 |
| CN109446124B (zh) * | 2018-12-11 | 2024-03-19 | 西安热工研究院有限公司 | 一种火电机组马达及电磁阀类设备驱动级结构及方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4174536A (en) * | 1977-01-21 | 1979-11-13 | Massachusetts Institute Of Technology | Digital communications controller with firmware control |
| US4309754A (en) * | 1979-07-30 | 1982-01-05 | International Business Machines Corp. | Data interface mechanism for interfacing bit-parallel data buses of different bit width |
| US4306298A (en) * | 1979-10-09 | 1981-12-15 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
| NL8005976A (nl) | 1980-10-31 | 1982-05-17 | Philips Nv | Tweedraads-bussysteem met een kloklijndraad en een datalijndraad voor het onderling verbinden van een aantal stations. |
| US4449202A (en) * | 1981-12-04 | 1984-05-15 | Ncr Corporation | Full duplex integrated circuit communication controller |
-
1985
- 1985-11-05 JP JP60247551A patent/JPH071496B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-28 AU AU64466/86A patent/AU595549B2/en not_active Ceased
- 1986-10-30 US US06/925,374 patent/US4769781A/en not_active Expired - Lifetime
- 1986-11-03 CA CA000522007A patent/CA1270576A/en not_active Expired - Lifetime
- 1986-11-04 DE DE8686308590T patent/DE3687785T2/de not_active Expired - Fee Related
- 1986-11-04 EP EP86308590A patent/EP0225720B1/en not_active Expired - Lifetime
- 1986-11-05 KR KR1019860009297A patent/KR950002707B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3687785T2 (de) | 1993-07-22 |
| EP0225720B1 (en) | 1993-02-17 |
| KR870005303A (ko) | 1987-06-08 |
| AU6446686A (en) | 1987-05-07 |
| US4769781A (en) | 1988-09-06 |
| CA1270576A (en) | 1990-06-19 |
| DE3687785D1 (de) | 1993-03-25 |
| KR950002707B1 (ko) | 1995-03-24 |
| JPH071496B2 (ja) | 1995-01-11 |
| AU595549B2 (en) | 1990-04-05 |
| EP0225720A3 (en) | 1989-07-26 |
| EP0225720A2 (en) | 1987-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |