KR950002707B1

KR950002707B1 - Ic 장치

Info

Publication number: KR950002707B1
Application number: KR1019860009297A
Authority: KR
Inventors: 신지 다까다; 가즈오 야마기와; 노리히사 시로따
Original assignee: 소니 가부시끼 가이샤; 오오가 노리오
Priority date: 1985-11-05
Filing date: 1986-11-05
Publication date: 1995-03-24
Also published as: AU595549B2; EP0225720A2; JPS62107357A; EP0225720A3; EP0225720B1; DE3687785D1; KR870005303A; JPH071496B2; AU6446686A; CA1270576A; US4769781A; DE3687785T2

Abstract

내용 없음.

Description

IC 장치

제1도는 본 발명의 제1의 실시예를 도시하는 블럭도.

제2도는 본 발명의 제2의 실시예를 도시하는 블럭도.

제3도는 2선식 전용 IC 장치가 혼재하는 경우의 4선식 버스라인을 사용한 제어 시스템의 블럭도.

제4도는 IC 장치의 프로챠트.

제5도는 종래의 내부 버스라인을 사용한 제어 시스템의 블록도.

제6도는 종래의 4선식 버스라인을 사용한 제어 시스템의 블록도.

제7도는 종래의 2선식 버스라인을 사용한 제어 시스템의 블록도.

제8도는 2선식 버스라인의 데이타 포매트를 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

2 : IC 장치 11 : 데이타 입출력단자

12 : 칩셀렉트 신호 입력단자 13 : 클록 펄스 입력단자

14 : 데이터출력단자 16 : 디코더

17 : 시프트 레지스터 18 : 제어부.

본 발명은 내부 회로를 디지탈적으로 제어하도록 한 텔레비젼 수상기, VTR, 테이프 레코더 등의 전자기기에 적용할 수 있는 IC 장치에 관한 것으로서, 특히 통신회선을 갖는 CPU 또는 마이크로 프로세서로서 사용하기에 가장 적합한 것이다.

본 발명은, 데이타 입출력 단자에서 입력되는 어드레스 신호를 포함하는 데이타가 공급되어, 상기한 어드레스 신호 검출수단을 포함하는 디코더와, 상기한 단자에서 입력된 데이타가 가해짐과 함께, 그 출력을 외부로 송출하는 시프트레지스터와, 상기한 디코더 또는 상기 시프트 레지스터로부터의 신호가 가해짐과 동시에 상기 단자 또는 상기 시프트 레지스터에 데이타를 공급하는 제어부를 각각 구비하여, 칩셀렉트 신호에 의하여 상기한 디코더 및 상기 시프트 레지스터중의 한쪽이 선택적으로 동작을 하도록 하므로서, 4선식 버스라인, 2선식 버스라인의 어느 것에나 대처할 수가 있도록 한 것이다.

디지탈 회로가 사용되고 있는 텔레비젼 수상기, VTR, 테이프 레코더 등의 영상기기 및 음향기기의 대부분은 제5도에 도시하는 것과 같은 내부 버스 시스템을 채용하고 있다.

제5도에 있어서, 메인 CPU(1)와 복수의 IC 장치(2₁),(2₂),‥(2n)가 버스라인(3)을 거쳐서 접속이 되고, 각 IC 장치(21) 내지 (2n)는 피제어회로(4₁),(4₂),‥·(4n)를 제어하도록 이루어져 있다. IC 장치(2₁) 내지 (2n)는 CPU(1)에서 보내어 오는 데이타중에서 소정의 데이타를 도입하여 이것을 D/A 변환하여, 이 변환된 아나로그 신호를 제어신호로서 회로(4₁) 내지 (4m)를 제어하도록 이루어져 있다. 이와 함께, 회로(4₁) 내지 (4m)의 동작 전압을 A/D 변환하여, 이 변환된 디지탈 신호를 CPU(1)로 보내도록 이루어져 있다. 따라서, IC 장치(2₁) 내지 (2n)는 슬레이브 CPU로서의 기능을 갖게 된다.

또한 ROM(5)에는 각 회로(2₁) 내지 (2n)의 동작 설정치가 기억이 되어 있으며, 통상의 동작시에는, CPU(1)에 의해 상기 설정치를 판독하여, 판독된 데이타를 버스라인(3)을 통해서 IC 장치(2₁) 내지 (2n)에 공급함으로서, 각 회로(4₁) 내지 (4m)에 소정의 동작을 행하게 함과 동시에 표시장치(6)에 의해 표시를 하도록 하고 있다. 이와 함께 키보드(7)나 리모콘 등에 의한 외부조작에 의해 CPU(1)를 거쳐서 각 회로(4₁)내지 (4m)를 제어하도록 하고 있다. 이와 같은 내부 버스 시스템에 사용되는 내부 버스로서는, 종래부터 4선식의 것이 주류를 이루고 있었으나, 근래에 이르러 2선식 버스가 사용이 되고 있다.

제6도는 상기한 4선식 버스라인을 사용한 제어 시스템을 도시한다.

제6도에 있어서, CPU(1)와 IC 장치(2_l),(2₂),…와는 3개의 라인(8₁),(8₂),(8₃)을 거쳐서 공통으로 접속이 됨과 동시에, CPU(1)의 칩셀렉트 단자 CS₁,CS₂,…와 IC 장치(2₁),(2₂)의 칩셀렉트 단자 CS₁₁,CS₁₂가 라인(9₁),(9₂),…을 거쳐서 개개로 접속되어 있다.

CPU(1)가 예컨대 IC 장치(2₁)와 교신을 하는 경우는, 상기한 단자 CS₁에서 예컨대 「L」의 칩셀렉트 신호를 상기한 단자 CS₁₁보내짐과 함께, 다른 단자 CS₂…에서 「H」의 신호를 다른 IC 장치(2₂)… 단자 C₁₂…로 보내도록 이루어져 있다. 또한 상기 라인(8₁)은 CPU(1)에서 각 IC 장치(2₁),(2₂)에 데이타를 전송하여, 라인(8₂)은 각 IC 장치(2₁),(2₂)에서 CPU (1)에 데이타를 전송하여, 또한 라인(8₃)은 CPU (1)에서 각 IC 장치(2₁),(2₂)에 클럭펄스를 전송하는 것이다. IC 장치(2₁),(2₂)에는 도시하지 아니하였으나 각각 시프트 레지스터가 설치되어져 있어서, 칩셀렉트 신호가 가해질 때에, 이 시프트 레지스터에 의해, CPU(1)에서 라인(8₁)을 통해서 보내져 오는 데이타를 도입함과 동시에, 자기의 데이타를 공급하여, 라인(8₂)을 통해서 CPU(2)로 송출하도록 이루어져 있다.

제7도는 상기한 2선식 버스라인을 사용한 제어 시스템을 도시한다.

제7도에 있어서, CPU(1)와 IC 장치(2₁)(2₂)는 2개의 라인(10₁),(10₂)을 거쳐서 공통으로 접속이 되어있다. 이 경우, 라인(10₁)은 CPU(1)와 IC 장치(2₁)(2₂) 사이에서 데이타의 송신과 수신을 교대로 행하기 때문에 사용이 되고, 라인(10₂)은 클록펄스를 전송하는 데에 사용이 된다.

IC 장치(2₁)(2₂)는 각각 고유의 어드레스가 첨부되어 있으며, CPU(1)는 데이타의 모두에 그 데이타의 보낼곳의 IC 장치의 어드레스를 부가한 데이타를 내보내, IC 장치(2₁),(2₂)를 자기의 어드레스를 검출하였을때에, 이후의 데이타를 도입하도록 이루어져 있다. 이와 같은 2선식 버스라인은, 4선식 버스라인의 버선수가 많아지는 결점을 개선하기 위해서 고안이 된 것이다.

또한, 2선식 버스라인을 사용한 통신방식이 일본국 특허공개 소57-106262호 공보에 의해 제안이 되고 있다.

제8도는 2선식 버스라인으로 전송되는 신호의 포매트를 도시하는 것으로, 제1의 라인은 직렬 데이타 D를 전송하고, 제2의 라인은 클록 CL을 전송한다. 상기 데이타 D는, 1비트의 스타트 신호와, IC 장치에 부착된 어드레스를 지정하는 7비트의 어드레스 신호와, 지정된 IC 장치에 데이타를 부여하거나 또는 지정된 IC 장치로부터 데이타를 끌어내는가를 결정하는 1비트의 R/W신호와, IC 장치가 지정된 것 및 데이타를 수취한 것을 확인하여 CPU로 보내는 1비트의 ACK 신호와, 제어 레벨 등을 도시하는 8비트의 데이타와, 기타 필요한 각각 9비트의 n개의 데이타와 1비트의 스톱신호로 구성이 되어 있다. 또한, 2선식 버스이외의 다른 버스라인에 의한 모오매트의 신호가 보내왔을 때에 특정한 IC 장치가 동작을 하지 아니하도록하기 위해서 예컨대 「0000010」의 코드로 되는 특정 어드레스가 부가되는 경우가 있다.

상기한 바와같이, 4선식 버스라인에 사용이 되는 제6도의 IC 장치와, 2선식 버스라인에 사용이 되는 제7도의 IC 장치에서는 구성이 다르기 때문에 호환성이 없다. 4선식 버스라인은 데이타를 단시간에 다량으로 보낼 수가 있는 장점이 있으나, 회로내에 다수의 라인을 배선하지 아니하면 아니되는 결점이 있다. 또한, 2선식 버스라인은 라인수가 적어도 되는 장점이 있으나, 데이타의 전송속도가 늣은 결점이 있다.

이 때문에 4선식 버스라인은 예컨대 VTR과 같은 복잡한 제어를 요하는 기기에 사용이 되어, 2선식 버스라인은 예컨대 텔레비젼 수상기 등에 사용이 되고 있다. 그러나, 양방식의 버스라인의 상기한 장점을 살리기 위해서, 예컨대 4선식 버스라인을 사용한 시스템에 2선식 버스라인용의 IC 장치를 혼합시키면 형편이 좋은 경우가 있다. 또한 예컨대 4선식 버스라인을 사용한 VTR과 2선식 버스라인을 사용한 텔레비젼 수상기를 조립시켜서 공통의 메인 CPU에 의해 제어를 하는 경우도 고려가 된다.

또한 예컨대 VTR의 경우, 예컨대 타이머회로, 표시회로, 구동기구, 서보회로 등의 소정의 제회로에 대해서는, 이들 상시 순서에 감시할 필요가 있으며, 또한 그 감시를 영상신호의 l필드 기간에 행할 필요가 있다. 이것을 2선식 라인을 사용해서 행하려고 하면, 1필드 이내로 하는 것이 불가능한 것이 확인이 되고 있다.

본 발명에 있어서는, 데이타가 입출력되는 제1의 단자(11)와, 칩셀렉트 신호 CS가 입력되는 제2의 단자(12)와, 클록펄스 CL가 입력되는 제2의 단자(12)와, 데이타가 출력되는 제4의 단자(14)와, 상기 제1의 단자(11)에서 입력이 되는 어드레스 신호를 포함하는 데이타(16)와, 상기한 제1의 단자(11)에서 입력된 데이타가 가해짐과 함께, 그 출력 데이타를 상기 제4의 단자(14)에 공급하는 시프트 레지스터(17)와, 상기 디코더(16) 또는 상기 시프트 레코더(17)로부터의 신호가 가해짐과 함께, 상기 제1의 단자(11) 또는 상기 시프트 레지스터(17)에 데이타를 공급하는 제어부(18)를 설치함과 함께, 상기 칩셀렉트 신호에 의하여 상기한 디코더(16) 및 상기한 시프트 레지스터(17)중의 한쪽을 선택적으로 동작시키도록 하고 있다.

IC 장치는 4선식 버스라인과 2선식 버스라인과의 양쪽에 사용할 수가 있다. 특히 4선식 버스라인을 사용한 제어 시스템에 적용하여, 2선식 버스라인의 포매트를 갖는 데이타를 전송하는 경우에, 고속통신을 가능하게 할 수가 있다.

제1도는 4선식 버스라인을 사용한 제어 시스템에 있어서, 메인 CPU에서 2선식 버스라인의 데이타 포오매트를 갖는 신호(제8도)를 버스라인에 얹은 경우에도, 동작이 가능한 IC 장치(2)의 제1의 실시예를 도시하는 것이다.

제1도에 있어서, IC 장치(2)는 데이타 입출력 단자(11), 칩셀렉트 신호 CS의 입력단자(12), 클록펄스CL의 입력단자(13), 데이터출력단자(14) 및 피제어회로(제1도의 회로(41) 내지 (4m)의 접속단자(15)가 설치되어 있다. 또한 장치내에는, 2선식 버스라인의 신호용 디코더(16), 4선식 버스라인의 신호용 시프트 레지스터(17), 제어부(18) 등이 설치되어 있다. 상기한 단자(12)로부터 입력되는 상기 신호 CS는 상기 시프트 레지스터(17)의 칩셀렉트 단자 CS₂에 가해짐과 동시에 인버터(19)에서 반전되어서 상기 디코더(16)의 칩셀렉트 단자 CS_l에 가해진다. 따라서, 신호 CS에 의해 상기한 디코더(16) 및 시프트 레지스터(17)중의 한쪽이 선택적으로 동작이 되도록 이루어져 있다. 본 실시예에서는 신호 CS가 「H」인때에 이 IC 장치(2)가 2선식 버스라인의 포매트를 갖는 신호로 동작하도록 되어 있다. 상기한 단자(13)로부터 입력되는 클록펄스CL는 디코더(16), 시프트 레지스터(17) 및 제어부(18)에 공급이 되도록 되어져 있다. 제어부(18)는, 디코더(16) 또는 시프트 레지스터(17)로부터 입력되는 데이타에 의거하여 피제어회로를 제어하는 제어신호를 만듬과 함께, 피제어회로의 동작 전압에 의한 데이타를 만들어, 단자(11)로부터 송출하거나, 또는 시프트 레지스터(17)에 셋트하는 것으로, 소정의 로직회로 등에 의해 구성이 되어 있다. 또한 이 IC 장치(2)에는 소정의 어드레스가 첨부되어 있는 것으로 한다.

상기한 구성에 있어서, 단자(13)에 「L」의 신호 CS가 가해지면, 시프트 레지스터(17)가 동작하여, 디코더(16)는 동작 불능으로 되어, 이 IC 장치(2)는 4선식 모드로 된다. 단자(l1)에는 메인 CPU에서 4선식 버스라인의 신호가 입력이 되어, 이 신호는, 시프트 레지스터(17)에 의해 도입되어, 클록펄스 CL에 의해 차례로 보내지면서 제어부(18)에 가해진다. 제어부(18)는 상기한 신호에 의거하여 제어신호를 만들고, 피제어회로를 제어한다. 또한 필요에 의하여 피제어회로의 동작 전압에 의한 데이타를 만들어 시프트 레지스터(l7)에 가한다. 이 데이타는 클록펄스 CL에 의해 차례로 판독되어. 그 데이타는 단자(14)로부터 CPU로 송출이 된다.

다음으로 상기 신호 CS가 「H」의 경우는, 디코더(16)가 동작을 함과 함께, 시프트 레지스터(17)가 동작불능으로 되어, IC 장치(2)는 2선식 모드로 된다.

CPU로부터 단자(11)에 가해진 2선식 포매트의 데이타는, 클록펄스 CL와 함께 디코더(16)에 가해져, 이 디코더(16)가 자기의 어드레스를 검출하였을 때에 데이타를 도입한다. 이 데이타에 의거하여 제어부(18)가 제어신호를 만든다. 또한 필요에 의하여 피제어회로의 동작 전압에 의한 데이타를 만들어 단자(11)로부터 CPU로 송출한다.

이상에 의하면, IC 장치(2)는 4선식 버스라인 및 2선식 버스라인의 양쪽의 포오매트의 신호에 의해 동작시킬 것이 가능해진다. 이 IC 장치(2)를 제6도 및 제7도에 있어서 IC 장치(2₁) 내지 (2n)와 같이 다수를 사용해, 4선식 버스라인을 거쳐서 CPU(1)와 접속하므로서, 제어 시스템을 구성할 수가 있다. 그 경우는, 각 IC 장치(2₁) 내지 (2n)에 어드레스를 부착하므로서, 2선식 모드의 경우에 제어할 IC 장치를 선택할 수가 있다. 또한 4선식 모드의 경우는 신호 CS에 의해, 제어해야할 IC 장치를 선택할 수가 있다.

제2도는 IC 장치(2)의 제2의 실시예를 도시하는 것으로, 제1도와 대응하는 부분에는 동일한 부호를 사용하고 있다.

상기한 제1도의 실시예에 있어서는, 2선식 모드의 경우는, 단자(14)는 사용하지 아니하고, 버스라인의 1개가 남아 있다. 본 실시예는 IC 장치(2)를 2선식 모드로 사용하는 경우에, 단자(11)로부터 데이타를 입력하면서, 단자(14)로부터 동시에 데이타를 출력할 수가 있도록 한 것이다. 이 때문에 제2의 시프트 레지스터(20)의 출력 데이타를 게이트(21)를 통해서 단자(14)에 가함과 동시에, 시프트 레지스터(17)의 출력 데이타를 게이트(22)를 통해서 단자(14)에 가하도록 하고 있다. IC 장치(2)가 2선식 모드로 동작할 경우는, 신호 CS에 의해 시프트 레지스터(20)가 동작하여, 시프트 레지스터(17)가 동작불능으로 된다. 단자(11)로부터 시프트 레지스터(20)에 입력되는 데이타에 부하된 어드레스와 IC 장치(2)의 어드레스가 비교기(23)로 비교되어, 양자가 일치하였을 때에, 그 일치신호에 의거하여, 제어부(18)는 게이트 신호를 출력한다. 이 게이트 신호는 게이트(21)를 ON으로 함과 함께, 인버터(24)를 통해서 게이트(22)를 OFF로 한다. 이에 따라, 시프트 레지스터(20)는 제어부(18)로부터 수취한 데이타를 게이트(21)를 통해서 단자(14)로부터 CPU로 송출을 할 수가 있다.

또한 4선식 모드의 경우는 게이트(21)가 OFF 게이트(22)가 ON으로 되므로, 시프트 레지스터(17)의 출력 데이타가 송출되게 된다.

상기한 제1 및 제2의 실시예에 있어서 IC 장치(2)를 다수를 사용하여 제5도의 제어 시스템을 4선식 버스라인으로 구성하는 경우, 이 시스템에 제7도에 사용이 되고 있는 2선식 버스 전용의 종래의 IC 장치(2₁),(2₂)를 혼합시켜서 사용하는 경우가 있다.

제3도는 상기하는 경우의 실시예를 도시하는 것으로, IC 장치(2)가 2선식 버스라인 전용의 것으로, 다른 IC 장치(2₁)…는 제1도 또는 제2도의 IC 장치이다. 상기 IC 장치(2₂)는 데이타 입출력라인(8₁)과 클록라인(8₃)에 접속이 되어, 데이타 출력라인(8₃)에는 접속이 되어 있지 아니하다. 또한 칩 셀렉트 단자를 갖이지 아니하므로, CPU(1)로부터는 칩 셀렉트 신호가 주어지지 아니한다. 따라서, 이 IC 장치(2)는, CPU(1)로부터 어드레스를 지정되므로서, CPU(1)와 교신을 할 수가 있으나, 칩 셀렉트가 행해지지 아니하므로, 버스라인이 4선식 모드로 사용이 되어 있어도, 그것을 알 수가 없다. 이 때문에 다른 IC 장치가 CPU(1)와 교신하고 있을 때에, 이 IC 장치(2₂)가 임의의 때에 제마음대로 신호를 출력할 가능성이 있다. 이 신호가 라인(8₁)에 실리면, 다른 IC 장치의 신호와 혼신하여, 통신이 불능으로 된다.

이 문제를 해결하기 위해서는, 상기한 제8도의 2선식 데이타 포매트에 있어서, 특정의 어드레스를 부가하여, 이 특정의 어드레스가 검출되었을 때에, 상기 IC 장치(2₂)가 동작을 정지하도록 하면 된다. 또한 그경우는, 제1도 및 제2도의 IC 장치(2)는, 상기한 특정의 어드레스가 검출이 된 후, 칩셀렉트 되었을 때에 4선식 모드로 된다. 이 특정의 어드레스로서는, 상기한 「0000010」의에 다른 어드레스를 사용하도록 하여도 좋다.

제4도는 특정의 어드레스가 사용이 되는 경우에 있어서 상기한 IC 장치(2)의 동작을 실행 하기 위한 플로우챠트를 도시한다.

먼저 2선식 모드에 있어서, IC 장치는 스타트 신호를 기다리고 있다. 스타트 신호가 검출 되면, 다음으로 특정의 어드레스가 있는가 아닌가를 조사하여, 특정의 어드레가 없는 경우는, 자기의 어드레스가 오는것을 기다린다. 자기의 어드레스가 검출이 되면, 2선식 모드에서 동작이 행하여 진다. 그래서 스톱 신호가 왔을 때에, 교신을 종료하여 원상태로 되돌아 간다. 상기한 특정의 어드레스가 있었을 때에는, 4선식 모드로 되어, 칩셀렉트되는 것을 기다린다. 칩셀렉트되면 4선식 모드로 동작이 행해진다. 그래서 스톱신호가 검출이 되었을때, 교신을 종료하여 원상태로 되돌아 간다.

1개의 IC 장치를 사용해서 4선식 버스라인과 2선식 버스라인에 대처할 수가 있다. 4선식 버스라인을 사용한 제어 시스템에 적용하여, 2선식 버스라인의 데이타 포매트를 갖는 데이타 전송을 행하므로서, 고속 통신을 행하는 것이 가능해진다. 상기한 VTR의 경우는, 종래의 2선식 버스라인을 사용한 경우는, 상기한 일련의 제어에 요하는 시간이 1필드(16.7m sec)를 초과해 버리나, 4선식 버스라인을 사용하므로서, 3msec로 단축할 수가 있다. 따라서, 이 단축에 의해 빈시간을 이용하여 다른 제어를 할 수가 있다. 또한 4선식 버스라인에 2선식 전용의 IC 장치를 혼합시키므로서, 칩셀렉트선을 생략할 수가 있으므로, 배선수를 체감할 수가 있다.

Claims

데이타가 입출력되는 제1의 단자와, 칩셀렉트 신호가 입력되는 제2의 단자와, 클록펄스가 입력되는 제3의 단자와, 데이타가 출력되는 제4의단자와, 상기한 제1의 단자로부터 입력되는 어드레스 신호를 포함하는 데이타가 공급되어 상기 어드레스 신호 검출수단을 포함하는 디코더와, 상기 제1의 단자로부터 입력된 데이타가 가하여짐과 함께, 그 출력 데이타를 상기한 제4의 단자로 공급하는 시프트 레지스터와, 상기 디코더 또는 상기한 시프트 레지스터로부터의 신호가 가해짐과 동시에, 상기 제1의 단자 또는 상기한 시프트 레지스터에 데이타를 공급하는 제어부를 각각 구비하여, 상기한 칩셀렉트 신호에 의하여 상기한 디코더 및 상기 시프트 레지스터중의 한쪽이 선택적으로 동작하도록 구성시킨 것을 특징으로 하는 IC 장치.