JPS6041159A - 外部ｉ／ｏバス構造 - Google Patents
外部ｉ／ｏバス構造Info
- Publication number
- JPS6041159A JPS6041159A JP14853983A JP14853983A JPS6041159A JP S6041159 A JPS6041159 A JP S6041159A JP 14853983 A JP14853983 A JP 14853983A JP 14853983 A JP14853983 A JP 14853983A JP S6041159 A JPS6041159 A JP S6041159A
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- JP
- Japan
- Prior art keywords
- data
- buffer
- bus
- control
- buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は各種計測センサのデータを基に行なう計装制御
システムにおける外部Ｉ１０バス構造に関するものであ
る。
システムにおける外部Ｉ１０バス構造に関するものであ
る。
一般に単なるシーケンサに用いられる演算処理ユニット
にでも近年］ストタウンからマイクロコンピュータが内
蔵されているものが増加している。−力計測制御を伴な
うような計装制御システムにおいてはこの傾向が丈に顕
著である。またマイクロコンピュータの処理能力からし
て数多くの入力出力点を結びつけた方が得策であること
はいうまでもない。そこで要求されるのが、基本ユニッ
トと拡張ユニットを結びつける外部ｌ１０７Ｓスがコン
ピュータ制御に適した形式のものであることである。一
般に基本ユニット１１）に対して入出力用の拡張ユニッ
ト（２ａ）や、各種機能用の拡張ユニット（２ｂ）等の
連結は外部Ｉ１０パスライン（３）で行なわれ、基本ユ
ニット（１）と各拡張ユニット（２ａ） （２ｂ）との
データの送受を該外部Ｉ１０パスライン（３）を介して
行なわれる。更に詳細に説明すると、基本ユニツ［１）
ｉｄシステムの演算処理を行なうもので、他のユニット
（２ａ） （２ｂ）へのデータ入出力要求を出す機能を
内蔵しており、この基本ユニットｔ１＋のデータの入出
力要求のインターフェイスとして入出力用の拡張ユニッ
ト（２ａ）がある。また拡張ユニット（２ｂ）は実際に
外部機器や各種センサに接続される接点入力用ユニット
や、接点出力用ユニットや、アナロタ出力用ユニットや
、アナロタ出力用ユニット等がある。
にでも近年］ストタウンからマイクロコンピュータが内
蔵されているものが増加している。−力計測制御を伴な
うような計装制御システムにおいてはこの傾向が丈に顕
著である。またマイクロコンピュータの処理能力からし
て数多くの入力出力点を結びつけた方が得策であること
はいうまでもない。そこで要求されるのが、基本ユニッ
トと拡張ユニットを結びつける外部ｌ１０７Ｓスがコン
ピュータ制御に適した形式のものであることである。一
般に基本ユニット１１）に対して入出力用の拡張ユニッ
ト（２ａ）や、各種機能用の拡張ユニット（２ｂ）等の
連結は外部Ｉ１０パスライン（３）で行なわれ、基本ユ
ニット（１）と各拡張ユニット（２ａ） （２ｂ）との
データの送受を該外部Ｉ１０パスライン（３）を介して
行なわれる。更に詳細に説明すると、基本ユニツ［１）
ｉｄシステムの演算処理を行なうもので、他のユニット
（２ａ） （２ｂ）へのデータ入出力要求を出す機能を
内蔵しており、この基本ユニットｔ１＋のデータの入出
力要求のインターフェイスとして入出力用の拡張ユニッ
ト（２ａ）がある。また拡張ユニット（２ｂ）は実際に
外部機器や各種センサに接続される接点入力用ユニット
や、接点出力用ユニットや、アナロタ出力用ユニットや
、アナロタ出力用ユニット等がある。
さて第１図に示す外部Ｉ１０パスライン（３）は、デー
タバス（ｆｆｌ在１１″ｊ：８ピツトマイクロコンピユ
ータの普及により８ヒツトバスが多い）と、データバス
上のデータを振り分けたシ、データ書込み信号を作った
り、データ読み込み指定信号を作ったりするコント０−
ルじットから或シ立つコシトロールバスとからなる。そ
こで送受信される信号がパラレルである限りそのバスラ
イフの本数はよシ少ないことが望まれるため、従来の外
部Ｉ１０パスライン（３）はデータバスが双方向のバス
ライフとなり、コント０−ルヒットも数ビットのデータ
で構成されている。
タバス（ｆｆｌ在１１″ｊ：８ピツトマイクロコンピユ
ータの普及により８ヒツトバスが多い）と、データバス
上のデータを振り分けたシ、データ書込み信号を作った
り、データ読み込み指定信号を作ったりするコント０−
ルじットから或シ立つコシトロールバスとからなる。そ
こで送受信される信号がパラレルである限りそのバスラ
イフの本数はよシ少ないことが望まれるため、従来の外
部Ｉ１０パスライン（３）はデータバスが双方向のバス
ライフとなり、コント０−ルヒットも数ビットのデータ
で構成されている。
ところでこのような外部Ｉ１０バスライシ（３）を用い
る場合に設計上置も重要なポイントとなる点はデータの
衝突に対する対策である。、なぜならば、先にも述べた
ようにデータバスが双方向になっている上に、データバ
ス上に乗せるデータを幾種類かに振シ分けるために凸ス
テートバッファが数多く使用されるからである。つま夛
凸ステートバッファ上のデータの衝突は電源の短絡を意
味するもので、この衝突が例え数Ｈｅｍ程度のものであ
れ過電流が流れ使用されるＩＣ菓子そのものの劣化にも
つながる原因となる吉いう問題がある。
る場合に設計上置も重要なポイントとなる点はデータの
衝突に対する対策である。、なぜならば、先にも述べた
ようにデータバスが双方向になっている上に、データバ
ス上に乗せるデータを幾種類かに振シ分けるために凸ス
テートバッファが数多く使用されるからである。つま夛
凸ステートバッファ上のデータの衝突は電源の短絡を意
味するもので、この衝突が例え数Ｈｅｍ程度のものであ
れ過電流が流れ使用されるＩＣ菓子そのものの劣化にも
つながる原因となる吉いう問題がある。
ここで第１図図示システムの基本ユニットｆｌ＋と、拡
張ユニット（２＆）との結合関係を示すブロックを第２
図に示す。このシステムでは外部Ｉ１０パスライン（３
）は基本ユニット（１）とデータを送受するデータバス
（３ａ）と、データの送受を制御するための４ヒツトの
コントロールピットを基本ユニットｉｌｌから送シ出す
ためのコシトロールバス（凸ｂ）とからなり、データバ
ス（凸ａ）は双方向の８ステートバツフア（４ａ）を介
して、例えば接点出力用のユニットにデータを送るのを
制御するための凸ステートバッファ（４ｂ）や、接点入
力用のユニットからデータを取込んで基本ユニット［１
）側へ送るだめの凸ステートバッファ（４Ｃ）に接続さ
れておシ、各凸ステートバッファ（４ａ）〜（４Ｃ）の
コントロールは基本ユニット（ｌからのコントロール信
号に基くコシトロールロジック（５）からの信号によっ
て成されるようになっている０またコシトＯ−ルＯ，；
ツク（５）からは書込みクロックを発生したり各ユニッ
トのカードをセレクトするためのデータをカードセしフ
タ用ラッチ（６）にセットしたりする。
張ユニット（２＆）との結合関係を示すブロックを第２
図に示す。このシステムでは外部Ｉ１０パスライン（３
）は基本ユニット（１）とデータを送受するデータバス
（３ａ）と、データの送受を制御するための４ヒツトの
コントロールピットを基本ユニットｉｌｌから送シ出す
ためのコシトロールバス（凸ｂ）とからなり、データバ
ス（凸ａ）は双方向の８ステートバツフア（４ａ）を介
して、例えば接点出力用のユニットにデータを送るのを
制御するための凸ステートバッファ（４ｂ）や、接点入
力用のユニットからデータを取込んで基本ユニット［１
）側へ送るだめの凸ステートバッファ（４Ｃ）に接続さ
れておシ、各凸ステートバッファ（４ａ）〜（４Ｃ）の
コントロールは基本ユニット（ｌからのコントロール信
号に基くコシトロールロジック（５）からの信号によっ
て成されるようになっている０またコシトＯ−ルＯ，；
ツク（５）からは書込みクロックを発生したり各ユニッ
トのカードをセレクトするためのデータをカードセしフ
タ用ラッチ（６）にセットしたりする。
ここにおいて図示するコントロールロジック（６）はそ
れ程複雑化したものでなく図示するような単純な外部Ｉ
１０パスライン（３）を制御するものであるが、Ａ／Ｄ
変換の終了信号の取込み、異常検出時の割込みや入力監
視の取込み等で、パスライン、とりわけデータバス（抛
）が何種類の動作に振り分けられるとき、コントロール
ロジック（５）は複雑化する傾向にらシ、マイクロコン
ピュータ制御きいえ種々の制約を伴なう結果となる。
れ程複雑化したものでなく図示するような単純な外部Ｉ
１０パスライン（３）を制御するものであるが、Ａ／Ｄ
変換の終了信号の取込み、異常検出時の割込みや入力監
視の取込み等で、パスライン、とりわけデータバス（抛
）が何種類の動作に振り分けられるとき、コントロール
ロジック（５）は複雑化する傾向にらシ、マイクロコン
ピュータ制御きいえ種々の制約を伴なう結果となる。
特にコントロールロジック（５）はデコードＩＣといく
つかのゲートＩＣを組み合わせるためにｌＣｏ６答性の
迷いから凸ステートバッファ（凸ｂ）（凸Ｃ）かセレク
トされ、データバス（８ａ）上のデータの状態では上述
のようなデータの衝突が起きデータバス（３ａ）が短絡
状態になるという欠点があった。
つかのゲートＩＣを組み合わせるためにｌＣｏ６答性の
迷いから凸ステートバッファ（凸ｂ）（凸Ｃ）かセレク
トされ、データバス（８ａ）上のデータの状態では上述
のようなデータの衝突が起きデータバス（３ａ）が短絡
状態になるという欠点があった。
本発明は上述の欠点に鑑みて為されたものであって、そ
の目的とするところは双方向のパスラインにおいてデー
タの備装がない状態を作り出し、その状況下で複雑なデ
ータ操作を可能とし、コンピュータプログラム制御のソ
フトウェアの簡略化助成することが可能となる外部Ｉ１
０バス構造を提供するにある。
の目的とするところは双方向のパスラインにおいてデー
タの備装がない状態を作り出し、その状況下で複雑なデ
ータ操作を可能とし、コンピュータプログラム制御のソ
フトウェアの簡略化助成することが可能となる外部Ｉ１
０バス構造を提供するにある。
以下実施例によって税引する。第３図は一実施例のブロ
ックを示し、（１１はマイクロクンじユータからなる基
本ユニットで、該基本ユニット（１）からは外部Ｉ１０
パスライン（３）として双方向のデータバス（凸ａ）と
、コントロールバス（３ｂ）とが導出されデータバス（
凸ａ）は双方向の３ステートバツフア（４ａ）に接続し
、更に該凸ステートバッファ（４ａ）からのデータバス
（３ａ）は各５ステートバツフア（４ａ）〜（勧）に接
続すると共にカードセレクタラッチ（６）に接続してア
シ、凸ステートバッファ（４ａ）〜（４ｅ）には例えば
データ出力用のユニットや、データ入力用のユニットを
夫々接続し、またカードセレクタラッチ（６）からのセ
レクタ出力は各ユニットのカードに接続しである。そし
てコントロールロジック（５）からは双方向の凸ステー
トバッファ（’１＝ａ）を制御する信号を出力すると共
に他の５ステートバツフア（４ｂ）〜（＋ｅ）を制御す
る信号をオアゲートＯＲｚ〜Ｑ Ｒ４を介して夫々の凸
ステートバッファ（４ｂ）〜（４ｅ）に出力しである。
ックを示し、（１１はマイクロクンじユータからなる基
本ユニットで、該基本ユニット（１）からは外部Ｉ１０
パスライン（３）として双方向のデータバス（凸ａ）と
、コントロールバス（３ｂ）とが導出されデータバス（
凸ａ）は双方向の３ステートバツフア（４ａ）に接続し
、更に該凸ステートバッファ（４ａ）からのデータバス
（３ａ）は各５ステートバツフア（４ａ）〜（勧）に接
続すると共にカードセレクタラッチ（６）に接続してア
シ、凸ステートバッファ（４ａ）〜（４ｅ）には例えば
データ出力用のユニットや、データ入力用のユニットを
夫々接続し、またカードセレクタラッチ（６）からのセ
レクタ出力は各ユニットのカードに接続しである。そし
てコントロールロジック（５）からは双方向の凸ステー
トバッファ（’１＝ａ）を制御する信号を出力すると共
に他の５ステートバツフア（４ｂ）〜（＋ｅ）を制御す
る信号をオアゲートＯＲｚ〜Ｑ Ｒ４を介して夫々の凸
ステートバッファ（４ｂ）〜（４ｅ）に出力しである。
オアゲート０＆〜ＯＲ４の他の入力端には基本ユニット
＋１）から５ステートバツフア（４ｂ）〜（４ｅ）をコ
ントロールロジック（５）からの制御信号以外に一介に
制御するための信号（以下プラン士−Ｊり信号ＢＬＫと
称す）が入力しておシ、該プラン＋ンタイｄ号ＢＬＫが
出力されると各３ステートバツフア（４ｂ）〜（４ｅ）
ノ・パハイインピータンスの状憑となるようになってい
る。またプラン牛ンタ侶を兼ねている。
＋１）から５ステートバツフア（４ｂ）〜（４ｅ）をコ
ントロールロジック（５）からの制御信号以外に一介に
制御するための信号（以下プラン士−Ｊり信号ＢＬＫと
称す）が入力しておシ、該プラン＋ンタイｄ号ＢＬＫが
出力されると各３ステートバツフア（４ｂ）〜（４ｅ）
ノ・パハイインピータンスの状憑となるようになってい
る。またプラン牛ンタ侶を兼ねている。
しかして、今凸ステートバッファ（４Ｃ）を介してデー
タを読み込んでいるとする。そのときプロクラムの都合
上、凸ステートバッファ（’ｄ） （４ｅ）の連続読み
込みが必要なときコントロールロジック（５）は例えば
第４図（ａ）に示す凸ステートバッファ（４Ｃ）に対す
る制御信号をゝゝＬ“からゝＩ Ｈ＃ Ｋ切換え、次の
凸ステートバッファ（４ｄ）に対する制御信号を用“か
らゝゝＬ“に切換えて、データの読み込みを５ステート
バツフア（４ｃ）から凸ステートバッファ（４ｄ）に切
換えるわけであるが、コントロールロジック（５）のデ
コードＩＣの応答性の瀘いから両ステートバッファ（４
ｃ） （４ｃｉ）が共にデータ通過可能状態となる恐れ
があるため、基本ユニット＋１１はこの切換期間におい
て第４図（ｃ）に示すように前述のプラン士ンタ信号Ｂ
ＬＫを出力して、各３ステートバツフア（４ｂ）〜（４
ｅ）をハイインピータンスとし、上述の両ステートバッ
ファ（４ｃ）（４ｄ）が共にデータ通過可能状態になる
のを防止し、データの衝突を防ぐことができるのである
。このようにづラン士ンジ信号ＢＬＫをゝ″Ｈ“からゝ
ゝＬ”へ基本ユニットｔｌ）がセレクトして出力しなけ
れば全ての０ステートバツフア（＋ｂ）〜（４ｅ）がハ
イインビータンス状態になるので、複雑なデータ操作を
行なうときにも容易な〕ントＤ−ルが実行できることに
なるわけである。
タを読み込んでいるとする。そのときプロクラムの都合
上、凸ステートバッファ（’ｄ） （４ｅ）の連続読み
込みが必要なときコントロールロジック（５）は例えば
第４図（ａ）に示す凸ステートバッファ（４Ｃ）に対す
る制御信号をゝゝＬ“からゝＩ Ｈ＃ Ｋ切換え、次の
凸ステートバッファ（４ｄ）に対する制御信号を用“か
らゝゝＬ“に切換えて、データの読み込みを５ステート
バツフア（４ｃ）から凸ステートバッファ（４ｄ）に切
換えるわけであるが、コントロールロジック（５）のデ
コードＩＣの応答性の瀘いから両ステートバッファ（４
ｃ） （４ｃｉ）が共にデータ通過可能状態となる恐れ
があるため、基本ユニット＋１１はこの切換期間におい
て第４図（ｃ）に示すように前述のプラン士ンタ信号Ｂ
ＬＫを出力して、各３ステートバツフア（４ｂ）〜（４
ｅ）をハイインピータンスとし、上述の両ステートバッ
ファ（４ｃ）（４ｄ）が共にデータ通過可能状態になる
のを防止し、データの衝突を防ぐことができるのである
。このようにづラン士ンジ信号ＢＬＫをゝ″Ｈ“からゝ
ゝＬ”へ基本ユニットｔｌ）がセレクトして出力しなけ
れば全ての０ステートバツフア（＋ｂ）〜（４ｅ）がハ
イインビータンス状態になるので、複雑なデータ操作を
行なうときにも容易な〕ントＤ−ルが実行できることに
なるわけである。
木兄８Ａは上述のように構成し、凸ステートバッファの
動作切換を連続的に行なう際に全凸ステートバッファの
状態をハイインピータンスとするプラン十シジ信号を演
算処理手段から各３ステートノＳツフアに出力するので
、プラン＋ンタ信号が全ての凸ステートバッファを支配
するために、ノヘス上のデータの衝突が絶対起きないよ
うなコントロールロジックを用いる必要がないため回路
の簡素化が可能であり、また複雑なデータの送受の操作
時にプラン＋ンク信号を出力することによって使用ＩＣ
の応答性等から生じるデータの衝突を防止でき、その上
データの送、９（読み込み、書込み）の瞬間のみパスラ
インを窄けることによりデータの信頼性の向上が図れる
という効果を奏する。
動作切換を連続的に行なう際に全凸ステートバッファの
状態をハイインピータンスとするプラン十シジ信号を演
算処理手段から各３ステートノＳツフアに出力するので
、プラン＋ンタ信号が全ての凸ステートバッファを支配
するために、ノヘス上のデータの衝突が絶対起きないよ
うなコントロールロジックを用いる必要がないため回路
の簡素化が可能であり、また複雑なデータの送受の操作
時にプラン＋ンク信号を出力することによって使用ＩＣ
の応答性等から生じるデータの衝突を防止でき、その上
データの送、９（読み込み、書込み）の瞬間のみパスラ
インを窄けることによりデータの信頼性の向上が図れる
という効果を奏する。
第１図は外部Ｉ１０パス構造を用いたシステムの一例を
示す構成図、第２図は従来例のブロック図、第３図は本
発明の一実施例のブロック図〜第４図は同上の動作説明
図であＬ（１）は基本ユニット、（３）は外部Ｉ１０パ
スライン、（３ａ）はデータバス１（３ｂ）は〕ントロ
ールバス、（４ｂ） 〜（４ｅ） ｆ”ｉ凸ステートバ
ッファ、（２ａ） （２ｂ）は拡張ユニット、ＢＬＫは
づラン＋ンク信すである。 代理人 弁理士 石 １）長 七
示す構成図、第２図は従来例のブロック図、第３図は本
発明の一実施例のブロック図〜第４図は同上の動作説明
図であＬ（１）は基本ユニット、（３）は外部Ｉ１０パ
スライン、（３ａ）はデータバス１（３ｂ）は〕ントロ
ールバス、（４ｂ） 〜（４ｅ） ｆ”ｉ凸ステートバ
ッファ、（２ａ） （２ｂ）は拡張ユニット、ＢＬＫは
づラン＋ンク信すである。 代理人 弁理士 石 １）長 七
Claims (1)
- （ｌマイクロコンピュータ等からなる演算処理手段から
導出された外部工１０パスラインに並列に接続された複
数の凸ステートバッファを備え、夫々の凸ステートバッ
ファを介して外部機器や外部セン＋ｊ等の外部入出力装
置と演算処理手段との間でデータの送受を行なう外部Ｉ
１０バス構造において、各５ステートバツフアの動作切
換を連続的に行なう際に全凸ステートバッファの状態を
ハイインピータンスとするプラン士、７り信号を演算処
理手段から各凸ステートノＳツファに出力することを特
徴とする外部Ｉ１０バス構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14853983A JPS6041159A (ja) | 1983-08-13 | 1983-08-13 | 外部ｉ／ｏバス構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14853983A JPS6041159A (ja) | 1983-08-13 | 1983-08-13 | 外部ｉ／ｏバス構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041159A true JPS6041159A (ja) | 1985-03-04 |
Family
ID=15455035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14853983A Pending JPS6041159A (ja) | 1983-08-13 | 1983-08-13 | 外部ｉ／ｏバス構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041159A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111721A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Bus driving control circuit |
| JPS5882325A (ja) * | 1981-11-11 | 1983-05-17 | Fujitsu Ltd | バス制御回路 |
-
1983
- 1983-08-13 JP JP14853983A patent/JPS6041159A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111721A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Bus driving control circuit |
| JPS5882325A (ja) * | 1981-11-11 | 1983-05-17 | Fujitsu Ltd | バス制御回路 |
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