JPS6012665B2 - 複数ユニット同時アクセス方式 - Google Patents
複数ユニット同時アクセス方式Info
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- JPS6012665B2 JPS6012665B2 JP56121426A JP12142681A JPS6012665B2 JP S6012665 B2 JPS6012665 B2 JP S6012665B2 JP 56121426 A JP56121426 A JP 56121426A JP 12142681 A JP12142681 A JP 12142681A JP S6012665 B2 JPS6012665 B2 JP S6012665B2
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- Japan
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- circuit
- unit
- designation
- line
- units
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Small-Scale Networks (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、複数のユニットを１個の制御部で制御するシ
ステムにおけるアクセス方式に関する。
ステムにおけるアクセス方式に関する。
従来、この種のシステム構成をとる装置は第１図に示す
ように、１個の装置制御部１と複数のユニット２１〜２
Ｎおよびユニット指定部３との間がバスラィン４と制御
信号機５とによって結合されている。ユニット指定部３
と各ユニット２，〜２Ｎには、記憶装置制御部１からの
バスラィン４および制御信号線５とインタフェースをと
るためのバスィンタフェース回路６，７，〜７Ｎが設け
られてにろ。ユニット指定部３にはさらにアドレスデコ
ード回路８が設けられ、そのアドレスデコード回路８の
出力はユニット指定線９，〜９Ｎによって各ユニット２
，〜２Ｎに結合されている。このような構成において、
ユニットを指定する場合には、装置制御１からユニット
アドレス信号がバスライソ４、インタフェース回路６、
アドレスバスラィン１０を介してアドレスデコード回路
８に送られる。アドレスデコード回路８はこのユニット
アドレス信号をデコードしてユニット指定線９，〜９Ｎ
の１つに指定信号を出し、それによりユニット２１〜２
Ｎの１つが起動される。アドレスデコード回路８は１つ
のアドレス信号につて任意の複数の指定信号を同時に発
生することはできないので、操作上で同時に同じ動作を
特定の複数のユニットにのみ実施させたい場合でも、複
数のユニットアドレス信号を順にデコードして、順に指
定信号を発生させて動作させざるを得ず、従って複数の
ユニットを全く同時に動作実施することができない上に
、処理時間が長くかかるという欠点があった。本発明は
従来のシステム構成をとる装置のユニット指定部に複数
ユニット同時回路をｔ各ユニットに状態視回路を設ける
ことにより上記欠点を除去し、短かし、処理時間で同時
に特定の複数ユニットを同じように動作させることがで
きるようにするとともに複数ユニットを一斉に指定する
際に状態の不良のユニットは複数ユニット同時指定回路
でふるい落されるようにし、更に実際に指定されたユニ
ット番号を読み取れるようにしたものである。
ように、１個の装置制御部１と複数のユニット２１〜２
Ｎおよびユニット指定部３との間がバスラィン４と制御
信号機５とによって結合されている。ユニット指定部３
と各ユニット２，〜２Ｎには、記憶装置制御部１からの
バスラィン４および制御信号線５とインタフェースをと
るためのバスィンタフェース回路６，７，〜７Ｎが設け
られてにろ。ユニット指定部３にはさらにアドレスデコ
ード回路８が設けられ、そのアドレスデコード回路８の
出力はユニット指定線９，〜９Ｎによって各ユニット２
，〜２Ｎに結合されている。このような構成において、
ユニットを指定する場合には、装置制御１からユニット
アドレス信号がバスライソ４、インタフェース回路６、
アドレスバスラィン１０を介してアドレスデコード回路
８に送られる。アドレスデコード回路８はこのユニット
アドレス信号をデコードしてユニット指定線９，〜９Ｎ
の１つに指定信号を出し、それによりユニット２１〜２
Ｎの１つが起動される。アドレスデコード回路８は１つ
のアドレス信号につて任意の複数の指定信号を同時に発
生することはできないので、操作上で同時に同じ動作を
特定の複数のユニットにのみ実施させたい場合でも、複
数のユニットアドレス信号を順にデコードして、順に指
定信号を発生させて動作させざるを得ず、従って複数の
ユニットを全く同時に動作実施することができない上に
、処理時間が長くかかるという欠点があった。本発明は
従来のシステム構成をとる装置のユニット指定部に複数
ユニット同時回路をｔ各ユニットに状態視回路を設ける
ことにより上記欠点を除去し、短かし、処理時間で同時
に特定の複数ユニットを同じように動作させることがで
きるようにするとともに複数ユニットを一斉に指定する
際に状態の不良のユニットは複数ユニット同時指定回路
でふるい落されるようにし、更に実際に指定されたユニ
ット番号を読み取れるようにしたものである。
第２図は本発明の−実施例を示すものであり、第１図と
同じ機能部分には同じ符号を用いている。ユニット指定
部３′中に複数ユニット同時指定回路１１が設けられ〜
この回路１１はバスィンタフェース回路６′と、データ
バスライン１２および制御信号線１３によって結合され
ている。
同じ機能部分には同じ符号を用いている。ユニット指定
部３′中に複数ユニット同時指定回路１１が設けられ〜
この回路１１はバスィンタフェース回路６′と、データ
バスライン１２および制御信号線１３によって結合され
ている。
データバスラィン１２は装置制御部１からバスラィン４
およびバスィンタフェース回路６′を介して送られてく
る複数ユニット同時指定のための複数ユニット指定情報
を複数ユニット同時指定回路１１へ転送し、あるいはそ
の回路１１から実際に指定したユニット指定信号をイン
タフェース回路６′へ転送するためのものである。制御
信号線１３は複数ユニット同時指定回路１１の動作を制
御する制御信号を同回路へ与えるための線路である。ア
ドレスデコード回路８′の特定のデコード出力を複数ユ
ニット同時指定回路１１の指定信号として与えるために
指定信号線１４が設けられている。アドレスデコード回
路８′の出力線および複数ユニット指定回路１１の出力
線はオア回路１５，〜１５Ｎを介して各ユニット２・〜
２Ｎのバスィンタフェース回路７，〜７Ｎに結合されて
いる。各ユニット２，〜２Ｎには状態監視回路１６１〜
１６Ｎが設けられ、ユニットが使用できるか否か等の状
態の監視を行なって複数ユニット同時指定回路１１へ状
態通報信号を同信号線１７，〜１７Ｎを介して伝えるよ
う構成されている。第３図は複数ユニット同時指定回路
１１の一具体例を示すものである。
およびバスィンタフェース回路６′を介して送られてく
る複数ユニット同時指定のための複数ユニット指定情報
を複数ユニット同時指定回路１１へ転送し、あるいはそ
の回路１１から実際に指定したユニット指定信号をイン
タフェース回路６′へ転送するためのものである。制御
信号線１３は複数ユニット同時指定回路１１の動作を制
御する制御信号を同回路へ与えるための線路である。ア
ドレスデコード回路８′の特定のデコード出力を複数ユ
ニット同時指定回路１１の指定信号として与えるために
指定信号線１４が設けられている。アドレスデコード回
路８′の出力線および複数ユニット指定回路１１の出力
線はオア回路１５，〜１５Ｎを介して各ユニット２・〜
２Ｎのバスィンタフェース回路７，〜７Ｎに結合されて
いる。各ユニット２，〜２Ｎには状態監視回路１６１〜
１６Ｎが設けられ、ユニットが使用できるか否か等の状
態の監視を行なって複数ユニット同時指定回路１１へ状
態通報信号を同信号線１７，〜１７Ｎを介して伝えるよ
う構成されている。第３図は複数ユニット同時指定回路
１１の一具体例を示すものである。
各ユニット２，〜２Ｎに対応してラツチ回路１８，〜１
８Ｎが設けられ、各ラッチ回路の入力はアンド回路１９
，〜１９Ｎに接続されている。アンド回路１９，〜１９
Ｎの一方の入力はバスライン１２，〜１２Ｎに接続され
、もう一方の入力は状態通報信号線１７，〜１７Ｎに接
続されている。ラッチ回路の指定入力端子は指定信号機
１４に接続され、書込制御入力端子は制御信号線１３，
に接続されている。そして指定信号線１４にアドレスデ
コード回路８′からの指定信号がある時に、制御信号線
１３，上にバスィンタフェース回路６からの書込制御信
号があれば、アンド回路１９．〜１９Ｎの出力がラツチ
回路１８，〜１８にラッチされる。ラッチ出力はオア回
路１５，〜１５Ｎに接続されるとともに、ナンド回路２
０，〜２０Ｎの一方の入力に接続されている。ナンド回
路のもう一方の入力は制御線１３２に接続されている。
ナンド回路２０，〜２０Ｎは制御線１３２からの読出し
制御信号によって、ラツチ回路の内容をデータバスラィ
ン１２１〜１２Ｎへ送出するためのものである。以上の
ように構成された本発明の実施例の動作を次に説明する
。
８Ｎが設けられ、各ラッチ回路の入力はアンド回路１９
，〜１９Ｎに接続されている。アンド回路１９，〜１９
Ｎの一方の入力はバスライン１２，〜１２Ｎに接続され
、もう一方の入力は状態通報信号線１７，〜１７Ｎに接
続されている。ラッチ回路の指定入力端子は指定信号機
１４に接続され、書込制御入力端子は制御信号線１３，
に接続されている。そして指定信号線１４にアドレスデ
コード回路８′からの指定信号がある時に、制御信号線
１３，上にバスィンタフェース回路６からの書込制御信
号があれば、アンド回路１９．〜１９Ｎの出力がラツチ
回路１８，〜１８にラッチされる。ラッチ出力はオア回
路１５，〜１５Ｎに接続されるとともに、ナンド回路２
０，〜２０Ｎの一方の入力に接続されている。ナンド回
路のもう一方の入力は制御線１３２に接続されている。
ナンド回路２０，〜２０Ｎは制御線１３２からの読出し
制御信号によって、ラツチ回路の内容をデータバスラィ
ン１２１〜１２Ｎへ送出するためのものである。以上の
ように構成された本発明の実施例の動作を次に説明する
。
まず、個々のユニットを単独で動作させる場合は、装置
制御部１はユニットアドレスをバスラィン４、バスイン
タフェース回路６′、アドレスバスライン１０を介して
アドレスデコード回路８′に与える。
制御部１はユニットアドレスをバスラィン４、バスイン
タフェース回路６′、アドレスバスライン１０を介して
アドレスデコード回路８′に与える。
アドレスデコード回路８′はそのアドレス信号をデコー
ドしてユニット指定線９，〜９Ｎのうちの１つの線に該
当ユニットへの指定信号を発生する。この信号により該
当ユニットのバスィンタフェース回路が起動されて、装
置制御部１はバスライン４に乗せたデータ情報を制御線
５上の制御信号によりタイミングをとって書き込んだり
読み出したりすることができる。次に複数ユニットに同
時に同じ動作をさせる場合、即ち複数ユニットの同時指
定の場合、装置制御部川ま、複数ユニット同時指定回路
に個有に割当てられたアドレス信号Ａと複数ユニット指
定情報Ｂとをバスラィン亀によりユニット指定部３′の
バスィンタフェース回路６′に送る。
ドしてユニット指定線９，〜９Ｎのうちの１つの線に該
当ユニットへの指定信号を発生する。この信号により該
当ユニットのバスィンタフェース回路が起動されて、装
置制御部１はバスライン４に乗せたデータ情報を制御線
５上の制御信号によりタイミングをとって書き込んだり
読み出したりすることができる。次に複数ユニットに同
時に同じ動作をさせる場合、即ち複数ユニットの同時指
定の場合、装置制御部川ま、複数ユニット同時指定回路
に個有に割当てられたアドレス信号Ａと複数ユニット指
定情報Ｂとをバスラィン亀によりユニット指定部３′の
バスィンタフェース回路６′に送る。
アドレス信号Ａは複数ユニット同時指定回路１１に専用
に割あてられた信号であり、複数ユニット指定情報Ｂは
、例えば各ユニットに対応するビット数を有し、対応ビ
ットが“１”か“０”かによってユニットの指定を行な
うものである。バスインタフェース回路６′は前記アド
レス信号Ａをアドレスバスライン１０‘こ乗せてアドレ
スデコード回路８′に与えるとともに、前記複数ユニッ
ト指定情報Ｂおよび制御信号をそれぞれデータバスラィ
ン１２および制御線１３により複数ユニット同時指定回
路１１に与える。アドレスデコード回路８′は前記複数
ユニット同時指定回路アドレス信号Ａをデコードして複
数ユニット同時指定回路１１を可能化するための指定信
号を線１４に出力する。複数ユニット同時指定回路１１
はデータバスラィン１２からの前記複数ユニット指定情
報Ｂと、本回路に入力されているその時刻のユニットの
状態を示す状態通報信号の情報とをアンド回路１９，〜
１９Ｎでアンドをとって本回路内のラツチ回路１８１〜
１８Ｎにラツチし、装置制御部１が指定した複数ユニッ
トのうちで動作可能なユニット群に対して指定信号を送
出する。これらの指定信号により、該当ユニットのバス
インタフェース回路が同時に起動されて、装置制御部１
はバスラィン４に乗せたデータ情報を制御信号線５の制
御信号によりタイミングをとって書き込んだり、読み出
したりすることができる。次に、装置制御部１は前記複
数ユニット指定動作と同じ手順で、複数ユニット同時指
定回路１１を指定し、ラッチ回路１８，〜１８Ｎにラッ
チされている情報を、制御線１３２からの制御信号によ
りタイミングをとって、ナンド回路２０，〜２０Ｎ、デ
ータバスライン１２・〜１２Ｎおよびバスラィン４を通
して続み取り、本回路をリセットしてユニットへの指定
信号の送出を停止する。本発明は以上説明したように、
装置制御部は個々のユニットを１つ１つアクセスできる
とともに、複数のユニットを同時に指定することにより
指定されたユニットのバスィンタフェース回路を通して
同時に同じ動作命令を実行させることができる。
に割あてられた信号であり、複数ユニット指定情報Ｂは
、例えば各ユニットに対応するビット数を有し、対応ビ
ットが“１”か“０”かによってユニットの指定を行な
うものである。バスインタフェース回路６′は前記アド
レス信号Ａをアドレスバスライン１０‘こ乗せてアドレ
スデコード回路８′に与えるとともに、前記複数ユニッ
ト指定情報Ｂおよび制御信号をそれぞれデータバスラィ
ン１２および制御線１３により複数ユニット同時指定回
路１１に与える。アドレスデコード回路８′は前記複数
ユニット同時指定回路アドレス信号Ａをデコードして複
数ユニット同時指定回路１１を可能化するための指定信
号を線１４に出力する。複数ユニット同時指定回路１１
はデータバスラィン１２からの前記複数ユニット指定情
報Ｂと、本回路に入力されているその時刻のユニットの
状態を示す状態通報信号の情報とをアンド回路１９，〜
１９Ｎでアンドをとって本回路内のラツチ回路１８１〜
１８Ｎにラツチし、装置制御部１が指定した複数ユニッ
トのうちで動作可能なユニット群に対して指定信号を送
出する。これらの指定信号により、該当ユニットのバス
インタフェース回路が同時に起動されて、装置制御部１
はバスラィン４に乗せたデータ情報を制御信号線５の制
御信号によりタイミングをとって書き込んだり、読み出
したりすることができる。次に、装置制御部１は前記複
数ユニット指定動作と同じ手順で、複数ユニット同時指
定回路１１を指定し、ラッチ回路１８，〜１８Ｎにラッ
チされている情報を、制御線１３２からの制御信号によ
りタイミングをとって、ナンド回路２０，〜２０Ｎ、デ
ータバスライン１２・〜１２Ｎおよびバスラィン４を通
して続み取り、本回路をリセットしてユニットへの指定
信号の送出を停止する。本発明は以上説明したように、
装置制御部は個々のユニットを１つ１つアクセスできる
とともに、複数のユニットを同時に指定することにより
指定されたユニットのバスィンタフェース回路を通して
同時に同じ動作命令を実行させることができる。
また、複数のユニットを一斉に指定する際に状態が不良
のユニットはふる落すとともに、そのことを装置制御部
は読み取ることができる。
のユニットはふる落すとともに、そのことを装置制御部
は読み取ることができる。
第１図は従来の方式の装置の構成を示す図、第２図は本
発明の実施例を示す図、第３図は本発明夕における複数
ユニット同時指定回路の一例を示す図である。 １・・・・・・菱贋制御部、２．〜２Ｎ・・・・・・ユ
ニット、３，３′……ユニット指定部、４…・・・バス
ラィン、５・・・・・・制御信号線、６，６′・・・・
・・バスィンタ０フェース回路、７，〜７バスィンタフ
ェース回路、８．８′……アドレスデコード回路、９，
９Ｎ・・・・・・ユニット指定線、１０・・・・・・ア
ドレスバスラィン、１１・・・・・・複数ユニット同時
間指定回路、１２・・・・・・データバスラィン、１３
・・・・・・制御線、１４・・・夕・・・指定信号線、
１５，〜１５Ｎ・・・・・・オア回路、１６，〜１６Ｎ
・・・・・・状態監視回路、１７，〜１７Ｎ・・・・・
・状態通報信号線、１８・〜１８Ｎ・・・・・・ラッチ
回路、１９．〜１９Ｎ……アンド回路、２０，〜２０Ｎ
・・・・・・ナンド回路。 第１図 第２図 第３図
発明の実施例を示す図、第３図は本発明夕における複数
ユニット同時指定回路の一例を示す図である。 １・・・・・・菱贋制御部、２．〜２Ｎ・・・・・・ユ
ニット、３，３′……ユニット指定部、４…・・・バス
ラィン、５・・・・・・制御信号線、６，６′・・・・
・・バスィンタ０フェース回路、７，〜７バスィンタフ
ェース回路、８．８′……アドレスデコード回路、９，
９Ｎ・・・・・・ユニット指定線、１０・・・・・・ア
ドレスバスラィン、１１・・・・・・複数ユニット同時
間指定回路、１２・・・・・・データバスラィン、１３
・・・・・・制御線、１４・・・夕・・・指定信号線、
１５，〜１５Ｎ・・・・・・オア回路、１６，〜１６Ｎ
・・・・・・状態監視回路、１７，〜１７Ｎ・・・・・
・状態通報信号線、１８・〜１８Ｎ・・・・・・ラッチ
回路、１９．〜１９Ｎ……アンド回路、２０，〜２０Ｎ
・・・・・・ナンド回路。 第１図 第２図 第３図
Claims (1)
- １ 装置制御部と、その装置制御部によつてアクセスさ
れる複数のユニツトと、それらのユニツトを装置制御部
からのユニツト指定情報に基いて指定するユニツト指定
部とを有する装置において、前記各ユニツトは、前記装
置制御部からのバスラインと制御信号線のためのバスイ
ンタフエース回路と、状態通報信号を出力するための状
態監視回路とを有し、前記ユニツト指定部は、装置制御
部からのバスラインと制御信号線のためのバスインタフ
エース回路と、バスインタフエース回路からのアドレス
バスライン上のアドレス情報を入力して指定信号を出力
するアドレスデコード回路と、上記バスインタフエース
回路からの複数ユニツト指定情報および制御信号、アド
レスデコード回路からの指定信号、各ユニツトからの状
態通報信号等を入力して動作可能な複数のユニツトのみ
に指定信号を出力する複数ユニツト同時指定回路とを有
する、ことを特徴とする複数ユニツトの同時アクセス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121426A JPS6012665B2 (ja) | 1981-08-04 | 1981-08-04 | 複数ユニット同時アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121426A JPS6012665B2 (ja) | 1981-08-04 | 1981-08-04 | 複数ユニット同時アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5822432A JPS5822432A (ja) | 1983-02-09 |
| JPS6012665B2 true JPS6012665B2 (ja) | 1985-04-02 |
Family
ID=14810847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121426A Expired JPS6012665B2 (ja) | 1981-08-04 | 1981-08-04 | 複数ユニット同時アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012665B2 (ja) |
-
1981
- 1981-08-04 JP JP56121426A patent/JPS6012665B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5822432A (ja) | 1983-02-09 |
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