JPH0314151A - メモリカードを用いる情報処理システムのリセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、メモリカードを用いる情報処理システム（
以下メモリカードシステム）のリセット方式に関し、詳
しくは正論理と負論理の２つの信号のチップセレクト信
号を受けて動作するようなメモリカードが挿着される情
報処理システムにおいて、本体装置側がリセットされた
ときに同時にメモリカードの動作停止させてその誤動作
を防出することができるようなメモリカードシステムに
関する。

［従来の技術］及び［解決しようとする課題］通常、メ
モリカードは、複数のメモリＩＣ（記憶機能を有する集
積回路或はメモリ素子、なお、この明細書ではこれらを
含めてメモＩＪ　Ｉ　Ｃという）か搭載されていてデコ
ーダによりこのメモリＩＣの１つを選択するような構成
となっている。その内部には電圧検出回路か内蔵され、
外部から供給される電力が断たれると、内蔵電池に切換
えられ、メモＩＪ　Ｉ　Ｃに電力が供給されて記憶デー
タが保持される。

複数のメモリＩＣ或は単数のメモリＩＣで構成されたこ
の種の従来のメモリカードは、情報処理装置に挿７Ｉさ
れてその外部メモリ或は内部メモリとして利用される。

そして、このメモリカードに対するチップセレクト信号
（Ｃ８）は、その内部構成に依存するが、これを２つ（
Ｃ８，、Ｃ８２或はＣＥｌ、ＣＦ２　）受け、それぞれ
がＨＩＧＨレベル（以下“Ｈ”）或はＬＯＷレベル（以
■“Ｌ”）で有意となり、これら２つの信号の組み合わ
せで動作するメモリカードがある。

一方、メモリカードが挿着される情報処理装置側には、
通常、電源投入時或は遮断時とも規定電圧範囲に入らな
ければ、リセッ）　（Ｊｊ号をそのマイクロプロセッサ
（以下ＭＰＵ）のリセット端子に出し続けるイニシャル
リセット回路が設けられている。

［解決しようとする課題］ 第３図（ａ）は、そのイニンヤルリセット回路２１とＭ
ＰＵ２２、そして挿着されたメモリカード２３との関係
を示すものである。イニシャルリセット回路２１は、内
部に電圧検出回路を有していて、情報処理装置２０に対
する電源電圧を検出し、それか電源投入時或は遮断時と
も規定電圧範囲に入らなければＭＰＵ２２をリセット状
態にする。一方、メモリカード２３は、情報処理装置２
０から供給される電源供給線（Ｖｃｃ）２４から電力と
内蔵された電池からの電力とを切換えるために供給電圧
のレベルを検出する電源電圧検出回路２３ａが設けられ
ている。そして、この場合、イニシャルリセット回路２
１の電圧検出回路及びメモリカード２３の電圧検：１１
回路２３ａは、それぞれ独立に電圧検出レベルが設定さ
れていて独ｑに動作する。

このような構成において、第３図（ｂ）の（イ）の電源
供給電圧Ｖｃｃ（電源供給線（Ｖｃｃ）２４に対応させ
てその電圧をＶｃｃとする）に示すように、本体側であ
る情報処理装置２０の電源電圧が電圧検出の所定値以ド
に降下したときには（ロ）のリセット信号（Ｒ８Ｔ）が
発生し、電源供給線（Ｖｃｃ）２４のメモリカード２３
に対する供給電圧も降下することになる。そこで、ＭＰ
Ｕ２２がイニンヤルリセット回路２１によりリセットさ
れるが、ＭＰＵ２２側がリセットされても、メモリカー
ド２３の電圧検出回路２３ａがその降下を検出しなけれ
ばメモリカード２３側は動作状態のままとなる。すなわ
ぢ、（イ）の電源供給電圧Ｖｃｃがさらに低下した時点
でメモリカード２３側の電源電圧検出回路２３ａが検出
動作をして同図の（ハ）に示すようにデコーダ等のイネ
ーブル信号（“Ｌ“有意）の発生が停止し、ここではじ
めてメモリカード２３が動作を停止する。

このようなときには、ＭＰＵ２２から送出されるチップ
セレクト信号（σ丁）やり一ド・ライト制御信号（Ｒ／
Ｗ）が不安定となり、（ニ）に示すように、チップセレ
クト信号 になることがある。そこで、リセッｌ’　４’ｉ（ｆ　
”’Ｊの発生とイネーブル信号の発生との間に書込み１
丁能期間か生じ、メモリカード２３に対する潜込み条件
か成立してメモリＩＣに記憶されている内部データが幣
換えられてしまう事故が発生する。

この発明は、このような従来技術の問題点を解決するも
のであって、メモリカードが挿着されている本体側がリ
セットされたときにはメモリカード側を非動作状態にす
ることができるメモリカードシステムのリセット方式を
提供することを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のメモリカー
ドシステムのリセットの特徴は、マイクロプロセッサと
電源電圧が所定値以下になったときにこのマイクロプロ
セッサをリセットするりセント回路とを有する情報処理
装置と、この情報処− 理装置に挿着されるメモリカードとを備える情報処理シ
ステムにおいて、メモリカードが第１及び第２のチップ
セレクト端子を有していて、マイクロプロセッサから第
１のチップセレクト端子にメモリの選択信号を受け、リ
セット回路から第２のチップセレクト端子にリセット信
号を受け、このリセット信号を受けたときにはメモリカ
ードが非動作状態になり、このリセット信号を受けてい
ないときには選択信号を受けたときにメモリカードが動
作状態になるものである。

［作用］ このように２つのチップセレクト信号を受ける端子を持
つメモリカードの一方を装置本体側のＭＰＵからのチッ
プセレクト信号とし、他方を本体側で発生するリセット
信号を受ける端子に割当て、リセット信号によりメモリ
カードが選択されないようにすることで、本体側がリセ
ットされたときには、同時にメモリカード側を非動作状
態にすることができる。

その結果、メモリカードが挿着された情報処理装置の電
源電圧が低下しても、また、停電等で遮断されても、メ
モリカードがそれによって誤書込みを受けることがなく
、メモリカード側の記憶データを保護することができる
。

［実施例］ 以下、この発明の−・実施例について図面を用いて詳細
に説明する。

第１図は、この発明を適用したメモリカードシステムの
一実施例のブロック図であり、第２図（ａ）及び（ｂ）
は、それぞれ、そのリセット動作のタイミングチャート
及びメモリカード側の動作状態の説明図である。なお、
第３図と同等のものは同一の符号で示す。

第１図において、１０は、メモリカードであって、その
コネクタ１１を介して情報処理装置２０のコネクタ１２
と接続されて情報処理装置２０に挿着される。図は、こ
の挿着された状態を示していて、メモリカード１０は、
４つのメモリＩＣ（Ａ）、メモリＩＣ（Ｂ）、　　メモ
リＩ　Ｃ（Ｃ）　、　　メモリＩＣ（Ｄ）から構成され
るメモリＩＣ部１とアドレスデコーダ８、電源回路９と
を有している。

メモリＩＣ部１の各メモリＩＣ（Ａ）、（Ｂ）。

（ＣＬ　　（Ｄ）のデータ、アドレス、リード／ライト
、リードの各端子は、それぞれデータバス２、アドレス
バス３、リード／ライト信号線（Ｒ／Ｗ）４、リード信
号線（ＯＥ）５を介して対応するコネクタ１１側の端子
と接続されている。

アドレスデコーダ８は、アドレスバス３の上位２ビツト
と負論理チップセレクト信号線（Ｃ８ｌ）６、正論理チ
ップセレクト信号線（Ｃ８２）７にそれぞれ接続されい
て、これらの信号を受けて、その出力にメモリＩＣ部１
のうちからメモリＩＣ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）
の１つを選択する選択信号（素子に対するチップセレク
ト信号）を発生して、メモリＩＣ選択線８ａにそれを送
出する。

メモリカード１０の前記の各線（後述するＶｃｃ。

ＧＮＤを含めて）は、例えば、ホストコンピュータとか
、端末装置等の情報処理装置２０にメモリカード１０が
挿着されたときにコネクタ１１のそれぞれの端子を介し
て情報処理装置２０の対応する端子と接続される。また
、Ｄｏ−Ｄ７は、情報処理装置２０からデータバス２に
送出られ、或はメモリカード１０から情報処理装置２０
に送出されるデータを示していて、Ａｏ　”Ａｌ　７は
、そのアドレス信号を示している。

ここで、情報処理装置２０のイニシャルリセ。

ト回路２１のリセット端子（Ｒ８Ｔ）は、リセット線２
１ａを介してＭＰＵ２２のリセット端子（Ｒ８Ｔ）に接
続されているとともに、メモリカード１０が挿着された
ときに、メモリカード１０のｉＥ論理チップセレクト信
号線（Ｃ８２）７が接続されている端子に接続されてい
る。そこで、メモリカード１０が挿着されると、正論理
チップセレクト信号線（Ｃ８２）７にイニシャルリセッ
ト回路２１のリセット信号が供給される。

ここで、イニシャルリセット回路２１は、“ｌ、　＋１
有意のリセット信号を送出し、通常は、高インピーダン
ス状態になっている。したがって、この回路がリセット
信号を発生していないときには、正＝１０ 論理チップセレクト信号線（Ｃ８２）７は、メモリカー
ド１０において決定される論理レベルとなる。図に示す
ように、メモリカード１０内部において、１Ｆ論論理チ
ップセレクト伝信線（Ｃ８２）　７及び負論理チップセ
レクト信号線（Ｃ８Ｉ　）６はともに抵抗Ｒ１＋　Ｒ２
により電源電圧Ｖｃｃに対してプルアップされ、“Ｈ”
に維持されている。

メモリカード１０の電源回路９は、電圧検出回路９１と
、イネーブル信号発生回路９２、電源切換回路９３、そ
してバックアップ電池９４とからなり、電源供給線（Ｖ
ｃｃ）９ａとグランド線（ＧＮｒ））９ｂに接続され、
これらの線はコネクタ１１の対応するそれぞれの端子に
接続されている。

この回路は、外部から供給される電源電圧を監視し、電
源供給線（Ｖｃｃ）９ａの電圧からメモリカード１０が
情報処理装置２０に接続されたか否かを電圧検出回路９
１により判定する。そして、情報処理装置２０に接続さ
れていないときは電源切換回路９３によりバックアップ
電／ｌｌ！９４の電力かメモリＩＣ部１に供給されるよ
うに電力が切換えられ、メモＩＪ　Ｉ　Ｃ部１に記憶さ
れたデータか失われないように保護する。また、メモリ
カード１０か情報処理装置２０に挿着されたときには、
電圧検出回路９１の検出出力に応じてそれから所定のタ
イミングでアドレスデコーダ８に対してイネーブル信号
（ｅ）を送出する。

電圧検出回路９１は、電源線９ａ（Ｖｃｃ）の電圧か所
定の検出電圧になったときに、それを検出して検出信号
を発生し、それをイネーブル信号発生回路９２と電源切
換回路９３とに送出する。

イネーブル信号発生回路９２は、検出信号・を受けてか
ら外部から制御信号（Ｃ３Ｉ　、Ｃ８２，Ｒ／Ｗ等）を
受ける各制御端子の電圧が安定する時間Ｔだけ遅延させ
てイネーブル信号を発生し、それをアドレスデコーダ８
に送出してアドレスデコーダ８を動作状態にする。この
イネーブル信号の発生タイミングは各制御端子の電圧か
チャ、タリング状態にある期間を越える期間であり、外
部から供給される負論理有意のチップセレクト信号（Ｃ
８１）とり−ド・ライト信弓（Ｒ／Ｗ）がこのイネーブ
ル４’Ｅ＜”Ｊ発生時点ではすでに安定し、“′Ｈパを
維持している。このことによりメモリカード挿入時のチ
ャツタリングよるメモリカード１０に対する書込み誤動
作を防止できる。

電源切換回路９３は、電圧検出回路９１から検出信号を
受けると、前記のイネーブル信号発生回路９２の動作と
は独立にバックアップ電池９４から、情報処理装置２０
から電源供給線（Ｖｃｃ）　９ａに供給される供給電源
へと切換えて内部電源としての電源線（ＶＤＤ）９Ｃに
出力を発生し、この線を介してアドレスデコーダ８及び
メモリＩＣ部１に電力を供給する。

このような回路において、アドレスデコーダ８によるメ
モリＩＣ部１の各メモリＩＣ（Ａ）、（Ｂ）、（ＣＬ　
　（Ｄ）の選択は、正論理チップセレクト信シシ・線（
Ｃ８２）７がＨ１１で負論理チップセレクト信号線（Ｃ
３１）６か“ｌ、　Ｈのときに、アドレス信５うＡ１６
とＡｔ　７の値に応じて行われ、メモリＩＣの１つか選
択されて動作状態となる。

したがって、正論理チップセレクト信号線（Ｃ８２）７
が′°Ｌ′”のとき、或は、負論理チップセレクト信号
線（Ｃ８ｌ）８が”Ｈ１１のときにには、アドレスデコ
ーダ８か動作状態であっても、各メモリＩＣ（Ａ）、（
Ｂ）、（Ｃ）、（１’））に対する選択信号かアドレス
デコーダ８から発生しないので、各メモリＩＣは非動作
状態のままとなる。

一方、イニシャルリセット回路２１がリセット信号（°
“Ｌ　Ｉ＋で有意）を発生したときには、正論理チップ
セレクト信号線（Ｃ８２）７が“Ｌ　ｎとナル。その結
果、アドレスデコーダ８から選択信号が発生しなくなり
メモリカード１０は非動作状態になる。

すなわち、第２図（ａ）の（イ）の電源供給電圧ＶＣＣ
に示すように、本体側である情報処理装置２０の電源電
圧が電圧検出の所定値以下に降下したときには（ロ）の
リセット信号（Ｒ８Ｔ）か発生ずる。このとき、ＭＰＵ
２２がイニシャルリセット回路２１によりリセットされ
るとともに、（ニ）に示すように、チップセレクト信号
リθ’ｉ　（ＣＳ２　）もＬ”となるので、アドレスデ
コーダ８のメモ３− ４ ＩＪ　Ｉ　Ｃ選択信号か発生しなくなる。そこで、（ホ
）、（へ）に示すように、チップセレクｌ−（ｍ号（Ｃ
８１）、リード・ライト制御信号（Ｒ／Ｗ）かたとえ“
ｌ、　＋１となっるときがあっても影響を受けない。電
源供給線（Ｖｃｃ）２４のメモリカード２３に対する供
給電圧がさらに降−ドしてメモリカード２３の電圧検出
回路９１がその降下を検出して（ハ）に示すように後か
らイネーブル信号が発生しても一アドレスデコーダ８が
選択信号を発生しないので問題は生じない。

また、イニシャルリセット回路２１がリセット信号を発
生していないときには、正論理チップセレクト信号線（
Ｃ８２）７がＨ”となり、負論理チップセレクト信号線
（Ｃ８ｌ）６の信号によりメモリカード１０が動作する
か否かが選択される。

第２図（ｂ）は、このようなメモリカード１０に対する
情報処理装置２０の選択動作を示したものである。なお
、図中、「Ｌ」は、“Ｌ“に対応し、「Ｈ」は、“”Ｈ
”に対応している。また、「×」は、状態が確定しない
ことを意味している。

以上のようにすることで、メモリカード１０か情報処理
装置２０に挿着されて使用される場合には、チップセレ
クト信号（Ｃ８ｌ）により制御されてその書込み／読出
しがなされ、ＭＰＵ２２がリセットされてその動作を停
止するときには、必ずメモリカード１０もその動作を停
止する。

以上説明してきたが、実施例の電源回路９における電圧
検出回路とイネーブル信号発生回路は、イニシャルリセ
ット回路を用いてもよく、この場合には、そのリセット
信号をそのまま或はその反転信号をデコーダに対するイ
ネーブル信号として用いることができる。

実施例では、イニシャルリセット回路を使用しているが
、これは、単なるリセット回路であってもよく、リセッ
ト信号を発生していないときには、リセット端子が高イ
ンピーダンス七なっているか、リセット端子は、このと
き高インピーダンスに換えて、“ＨＩＩとなっていても
よい。

また、実施例で使用した、“Ｈパ、“Ｌ”の論理信号は
、論理信号を受ける相手回路等との関係で決めることが
でき、いずれを採用してもよいので、この発明は、“Ｈ
”、“Ｌ”の論理信号の条件に影響されるものではない
。

［発明の効果］ 以上説明したように、この発明では、２つのチップセレ
クト信号を受ける端子を持つメモリカードの一力を装置
本体側のＭＰＵからのチップセレクト信号とし、他方を
本体側で発生するリセット信号を受ける端子に割当て、
リセット信号によりメモリカードが選択されないように
することで、本体側がリセットされたときには、同時に
メモリカード側を非動作状態にすることができる。

その結果、メモリカーＦが挿着された情報処理装置の電
源電圧が低下しても、また、停電等で遮断されても、メ
モリカードがそれによって誤書込みを受けることがなく
、メモリカード側の記憶データを保護することができる
。

【図面の簡単な説明】

第１図は、この発明を適用したメモリカードシステムの
一実施例のブロック図であり、第２図（ａ）及び（ｂ）
は、それぞれ、そのリセット動作のタイミングチャート
及びメモリカード側の動作状態の説明図、第３図（ａ）
及び（ｂ）は、従来のメモリカードシステムのリセット
回路を中心としたブロック図及びそのリセット動作のタ
イミングチャートである。 １・・・メモリＩＣ部、２・・・データバス、３−′−
・アドレスバス、４・・・リード／ライト信号線、５・
・・リード信号線、６・・・負論理チップセレクト信号
線、７・・・正論理チップセレクト信号線、８・・・ア
ドレスデコーダ、８ａ・・・メモリＩＣ選択線、９・・
・電源回路、９１・・・電圧検出回路、９２・・・イネ
ーブル信号発生回路、 ９３・・・電源切換回路、２０・・・情報処理装置、２
１・・・イニシャルリセット回路、 ２２・・・ＭＰＵ１２３・・・メモリカード。

Claims (2)

【特許請求の範囲】
1. （１）マイクロプロセッサと電源電圧が所定値以下にな
   ったときにこのマイクロプロセッサをリセットするリセ
   ット回路とを有する情報処理装置と、この情報処理装置
   に挿着されるメモリカードとを備える情報処理システム
   において、前記メモリカードは、第１及び第２のチップ
   セレクト端子を有していて、前記マイクロプロセッサか
   ら第１のチップセレクト端子にメモリの選択信号を受け
   、前記リセット回路から第２のチップセレクト端子にリ
   セット信号を受け、このリセット信号を受けたときには
   非動作状態になり、このリセット信号を受けていないと
   きには前記選択信号を受けたときに動作状態になること
   を特徴とするメモリカードを用いる情報処理システムの
   リセット方式。
2. （２）第２のチップセレクト端子はメモリカードの内部
   においてプルアップ或はプルダウンされていて外部から
   信号を受けないときには動作状態の論理レベルに維持さ
   れ、リセット回路がリセット信号を発生しないときには
   前記リセット回路のリセット信号出力端子が高インピー
   ダンスとなっていることを特徴とする請求項１記載のメ
   モリカードを用いる情報処理システムのリセット方式。