JPH0830747A

JPH0830747A - メモリカード

Info

Publication number: JPH0830747A
Application number: JP6167907A
Authority: JP
Inventors: Takahiro Ishida; 高弘石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-07-20
Filing date: 1994-07-20
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】簡単な構成でメモリコントローラの各端子が
不定になることを防ぎ、消費電力の増加を抑えるメモリ
カードを供給する。【構成】メモリコントローラ５及び６内にＯＲ回路８
を設けて、ＯＲ回路８にＮＡＮＤ回路３から”Ｌ”また
は”Ｈ”の信号をプリセット端子１５あるいは１９を介
して送ることで、アドレス入力端子１４あるいはデータ
入出力端子１７が不定電位をもっても、不定の信号が直
接アドレス用メモリコントローラ５に印加されない。ま
た、アナログスイッチ回路４を制御信号端子１２とデー
タ用メモリコントローラ６との間に挿入接続し、外部シ
ステムからの電源が遮断されている間、制御信号端子１
２とデータ用メモリコントローラ６とを電気的に遮断す
るため、端子が不定になることで生じる中間電位が、制
御信号入力端子１６に印加されない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カード構造体内部に半
導体メモリや集積回路等を内蔵し、外部システムとの間
で情報信号の受け渡しを行うメモリカードに関する。

【０００２】

【従来の技術】一般に、ＩＣカードは、カード状構造体
の内部にＩＣいわゆる集積回路を内蔵しているものであ
る。上記ＩＣカードには、メモリカード、スマートカー
ド、チップカード等がある。

【０００３】ＩＣメモリカードは、集積回路技術を応用
した記憶装置であって、記憶素子としてデータの書き込
みが可能なＲＡＭ（random access memory）や、データ
の読み出し専用のＲＯＭ（read only memory）を有して
いる。さらに、ＲＡＭには、フリップフロップ回路を用
いたスタティック型ＲＡＭいわゆるＳＲＡＭ（staticＲ
ＡＭ）と電荷の充放電を利用したダイナミック型ＲＡＭ
いわゆるＤＲＡＭ（dynamic ＲＡＭ）とがある。

【０００４】特に、ＳＲＡＭは、高速で情報処理がで
き、電源が切られない限り蓄積した情報が保持されるた
め、データの再書き込み、いわゆるリフレッシュが不要
で、また、最高６メガバイト程度の大容量の情報を蓄積
することができるため便利であるという利点がある。

【０００５】図４は、メモリカードの一例の概略を示す
ブロック回路図である。

【０００６】図４で、カードコネクタ５１のデータ入出
力端子６１、アドレス端子６２、カードイネーブル端子
６３、アウトプットイネーブル端子６４、及びライトイ
ネーブル端子６５からの信号が、メモリコントローラ５
３を介して、メモリ５５のデータ入出力端子７３、アド
レス入力端子７４、カードイネーブル入力端子７５、ア
ウトプットイネーブル入力端子７６、及びライトイネー
ブル入力端子７７にそれぞれ送られる。また、カードコ
ネクタ５１のライトプロテクト端子６６とアトリビュー
トメモリセレクト端子６７からの信号が、それぞれメモ
リコントローラ５３のライトプロテクト端子７１とアト
リビュートメモリセレクト端子７２とに送られる。ま
た、カードコネクタ５１の電池電圧検出端子６８と電池
電圧検出端子６９とに、それぞれバックアップ用電池５
７と５６とから電源コントローラ５４を介して、電位が
送られ、電源端子７０から電源コントローラ５４を介し
てメモリコントローラ５３に外部システムからの電源が
送られる。

【０００７】図４において、カードイネーブル端子６３
からはメモリカードを活性化するカード選択用のローア
クティブのカードイネーブル信号ＣＥが、アウトプット
イネーブル端子６４からはデータの出力を制御するロー
アクティブのアウトプットイネーブル信号ＯＥが入力さ
れる。例えば、上記信号ＯＥは、ライト中は非アクティ
ブにする信号となる。また、ライトイネーブル端子６５
からは、データの書き込みを制御するローアクティブの
ライトイネーブル信号ＷＥが送られる。ライトプロテク
ト端子６６には、ライトプロテクト信号ＷＰが送られ
て、この信号ＷＰは、例えばライトプロテクトスイッチ
５２がオンのとき”Ｈ”となり、この間はコマンドも含
めて新しいデータを書き込むことができないようにする
信号である。アトリビュートメモリセレクト端子６７か
らは、アトリビュート選択信号ＲＥＧが送られ、選択信
号ＲＥＧは、例えば、”Ｌ”にするとアトリビュートメ
モリ空間が選択されるような信号であり、このアトリビ
ュートメモリは偶数アドレス上にある。電池電圧検出端
子６８及び６９は、バックアップ用電池の電圧状態を検
出するために設けられている。例えば、電池電圧検出端
子６８及び６９が共に”Ｈ”ならバックアップ用電池は
データを保持するための充分な電池電圧であることを示
し、また、電池電圧検出端子６８が”Ｈ”でかつ電池電
圧検出端子６９が”Ｌ”であるときはデータは保持され
ているが電池交換が必要なことを示し、また、電池電圧
検出端子６８及び６９が共に”Ｌ”ならばデータ保持が
保証されないため電池交換が必要であることが示され
る。

【０００８】外部システムからアドレス信号、信号Ｃ
Ｅ、信号ＯＥ、信号ＷＥ、及び選択信号ＲＥＧの各信号
がメモリカードに送られ、これらの信号に応じてメモリ
コントローラ５３が、メモリ５５のデータ書き込み／読
み出し操作を制御する。また、メモリコントローラ５３
の電源は、電源コントローラ５４で制御される。例え
ば、外部システムから電源が供給されているときは、電
源端子７０からの電源を用いて、外部システムからの電
源が遮断されているときは、バックアップ用電池５６及
び５７からの電源を用いるようにする。

【０００９】

【発明が解決しようとする課題】ところで、例えば、Ｉ
Ｃメモリカードを外部システムから引き抜いたり、外部
システムが電源オフするなどして、システムからの電源
が遮断されたときには、メモリコントローラの各端子電
位が不定になり、０ボルト（Ｖ）から５Ｖの中間電位が
発生し、その不定の信号がノイズとしてメモリコントロ
ーラに印加されてしまうことがある。また、発生した中
間電位が外部システムからの制御信号入力用のメモリコ
ントローラの各端子に印加されてしまう虞がある。

【００１０】図５は、メモリコントローラ内の相補型金
属酸化膜半導体、いわゆるＣＭＯＳ（complementary me
tal oxide semiconductor ）ゲートの保護用に保護ダイ
オード３５を設けた例を示している。

【００１１】図５で、保護ダイオード３５は互いに直列
に接続した二つのダイオードの共通接続端に、メモリコ
ントローラ３４のアドレス入力端子あるいはデータ入出
力端子３１が接続する。

【００１２】図６は、図５に示したメモリコントローラ
３４の例えばアドレス入力端子３１に、不定の信号が印
加されないように、例えば１００ｋΩ以上のプルダウン
抵抗３６を設けた図である。

【００１３】図６で、プルダウン抵抗３６の一端は、カ
ードコネクタ３２のアドレス入力端子３１とメモリコン
トローラ３４のアドレス入力端子３３とを接続するアド
レスバスに接続されている。これによりアドレスバスが
開放されてもメモリコントローラ３４側のアドレス入力
端子３３は不定とならずに”Ｌ”となる。このことはデ
ータバスに関してもプルダウン抵抗を設ければ同様の効
果を得ることができる。

【００１４】ところが、この回路ではバスラインの数だ
けプルダウン抵抗を設ける必要があり、従って他のデバ
イスを実装できる面積が小さくなってしまう。また、例
えば１００ｋΩ以上のプルダウン抵抗をＣＭＯＳゲート
アレイで構成されるメモリコントローラ３４内に設ける
ことは困難である。

【００１５】また、図７は、システムからの制御信号が
制御信号入力端子４２からカードコネクタ３２を介し
て、メモリコントローラ３４に入力される回路を示すブ
ロック回路図である。電源コントローラ３７にバックア
ップ用電源４３から電源が送られ、システム電源入力端
子４１からの電源が遮断されると、電源コントローラ３
７はバックアップ用電源４３からの電源をメモリコント
ローラ３４に供給して、メモリのバックアップを取るよ
うにしている。

【００１６】ところが、システム電源入力端子４１から
の電源が遮断されると、制御信号入力端子４２が不定と
なり中間電位が発生して、この中間電位の信号が制御信
号入力端子４５からメモリコントロール３４に送られ、
このためメモリコントローラ３４では上記中間電位に応
じて電力を消費してしまうことになる。このとき、電源
がバックアップ用電源４３に切り替わっているとバック
アップ用電源４３の寿命が短くなる。また、バックアッ
プ用電源が上記中間電位に応じて電力を消費するため、
メモリバックアップのための電位が下がる。この一時的
な電圧降下のため、メモリ内のデータが消失する虞があ
る。

【００１７】そこで、本発明は上述した実情に鑑みてな
されたものであり、簡単な構成でメモリコントローラの
各端子が不定になることを防ぎ、消費電力の増加を抑え
るメモリカードを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係るメモリカー
ドは、カード構造体内部に、外部システムとの間で情報
信号の受渡しを行うカードコネクタと、上記情報信号を
蓄積するメモリと、上記カードコネクタを介した外部シ
ステムからの情報信号に基づいて上記メモリの書き込み
／読み出しを制御するメモリコントローラと、上記カー
ドコネクタを介して外部システムと接続されるメモリコ
ントローラの端子に印加される電位を所定電位に設定す
る印加電位設定手段と、電源のオン／オフに応じて上記
印加電位設定手段を制御し、電源がオフとなったときに
上記印加電位設定手段の設定電位を上記所定電位にする
制御を行う制御手段とを有している。

【００１９】また、上記印加電位設定手段は上記メモリ
コントローラの上記端子の電位と上記制御手段の制御電
位との論理和をとる論理和回路、いわゆるＯＲゲート
（ＯＲ回路セル）からなる回路であることが好ましい。

【００２０】さらに、上記制御手段は、上記メモリへの
書き込み／読み出しを行うときのみローレベルとし、そ
れ以外はハイレベルとなる上記制御電位を上記論理和回
路に出力する論理回路、例えばＮＡＮＤゲートからなる
回路を有することが好ましい。

【００２１】また、上記印加電位設定手段は、上記制御
手段からの制御信号に応じて上記メモリコントローラの
端子と上記カードコネクタとの間を電気的に遮断する遮
断スイッチ、例えばアナログスイッチを有する回路であ
ることが好ましい。

【００２２】

【作用】本発明に係るメモリカードによれば、印加電位
制御手段とこの印加電位設定手段を制御する制御手段と
を設けており、上記制御手段は電源オフ時にメモリカー
ド内の端子の電位を印加電位設定手段による所定電位に
設定制御することで、不定の信号がメモリコントローラ
に印加されることがない。

【００２３】また、上記印加電位設定手段として、メモ
リコントローラの端子の電位と上記制御手段で制御され
る制御電位との論理和をとる論理和回路を設けると共
に、制御手段にはメモリへの書き込み／読み出し時のみ
ローレベルとし、それ以外はハイレベルとする論理回路
を設けることで、電源オフ時にメモリコントローラの端
子は不定にならず、また、電源オン時には２値データが
メモリコントローラを通ることができる。

【００２４】また、上記印加電位設定手段として、遮断
スイッチをメモリコントローラの端子とコネクタとの間
に設けて、例えば上記制御手段で制御される制御電位に
応じて、上記遮断スイッチが上記メモリコントローラの
端子と上記カードコネクタとの間を電気的に遮断するこ
とで、電源オフ時にメモリコントローラの端子が不定に
なることで発生する中間電位が、外部システムからの信
号としてメモリコントローラに印加されない。

【００２５】

【実施例】以下、本発明に係るＩＣメモリカードについ
て、図面を参照しながら詳細に説明する。

【００２６】図１は、本発明に係るＩＣメモリカードの
要部の構成を示す図である。

【００２７】図１で、ＩＣメモリカードの構成について
説明する。カードコネクタ１のアドレス端子１０はアド
レスバスを介してアドレス用メモリコントローラ５のア
ドレス入力端子１４と接続し、電源端子１１は電源コン
トローラ２と、制御信号端子１２はアナログスイッチ回
路４と、データ端子１３はデータバスを介してデータ用
メモリコントローラ６にデータ入出力端子１７に接続す
る。また、電源コントローラ２は、ＮＡＮＤ回路３、ア
ナログスイッチ回路４、アドレス用メモリコントローラ
５、データ用メモリコントローラ６、メモリ９、及びバ
ックアップ用電池１８に接続する。また、ＮＡＮＤ回路
３は、アナログスイッチ回路４、アドレス用メモリコン
トローラ５のプリセット端子１５、及びデータ用メモリ
コントローラ６のプリセット端子１９に接続する。ま
た、アナログスイッチ回路４は、ＮＡＮＤ回路３及びデ
ータ用メモリコントローラ６の制御信号入力端子１６に
接続する。

【００２８】また、アドレス用メモリコントローラ５内
部で、互いに直列に接続したＣＭＯＳゲート保護用の二
つのダイオードの共通接続端にアドレス入力端子１４が
接続し、この二つのダイオードで形成される保護ダイオ
ード７の共通接続端がＯＲ回路８の一方の入力端子に、
プリセット端子１５がＯＲ回路の他方の入力端子に接続
する。データ用メモリコントローラ６内部でも同様に、
データ入出力端子１７が保護ダイオード７の共通接続端
に接続し、保護ダイオード７の共通接続端がＯＲ回路８
の一方の入力端子に、プリセット端子１９がＯＲ回路８
の他方の入力端子に接続する。

【００２９】さらに、アドレス用メモリコントローラ５
及びデータ用メモリコントローラ６はメモリ９に接続す
る。

【００３０】また、ＮＡＮＤ回路３は、例えば、図２で
示されるように複数のＮＡＮＤゲートからなる回路であ
る。ＮＡＮＤゲート２１ａの一方の入力端子に上記電源
コントローラ２からの電源電位が、他方の入力端子に第
１制御電位端子２８から制御電位が送られる。ＮＡＮＤ
ゲート２１ａでの論理演算結果は、ＮＡＮＤゲート２１
ｂに送られる。ＮＡＮＤゲート２１ｃの双方の入力端子
は、外部システムからの電源がオンのときはアナログス
イッチ回路４を介して後述する第１カードイネーブル端
子２７及び第２カードイネーブル端子２６と接続され、
また外部システムからの電源がオフのときは抵抗Ｒ₁ 、
Ｒ₂ を介して第２制御電位端子２９と接続される。ＮＡ
ＮＤゲート２１ｃでの論理演算結果は、ＮＡＮＤゲート
２１ｂに送られる。なお、第１制御電位端子２８からの
制御電位と第２制御電位端子２９からの制御電位は、反
転した信号である。ＮＡＮＤゲート２１ｂでは、一方の
端子に上記ＮＡＮＤゲート２１ａでの論理演算結果が、
また他方の端子に上記ＮＡＮＤゲート２１ｃでの論理演
算結果が送られる。ＮＡＮＤゲート２１ｂでの論理演算
結果は、ＮＡＮＤゲート２１ｄ、アドレス用メモリコン
トローラ５のプリセット端子１５、及びデータ用メモリ
コントローラ６のプリセット端子１９に送られる。ＮＡ
ＮＤゲート２１ｄでは、一方の端子に上記ＮＡＮＤゲー
ト２１ｂでの論理演算結果が、また他方の端子に上記電
源電位が送られる。ＮＡＮＤゲート２１ｄでの論理演算
結果は、アナログスイッチ回路４に送られる。

【００３１】また、アナログスイッチ回路４は、例え
ば、図３で示されるように、複数のアナログスイッチか
らなる回路である。アナログスイッチ２２ａ及びアナロ
グスイッチ２２ｂは、ＮＡＮＤ回路３から送られる上記
ＮＡＮＤゲート２１ｄでの論理演算結果に基づいて、ア
トリビュートメモリセレクト端子２４あるいはアウトプ
ットイネーブル端子２５をデータ用メモリコントローラ
６の対応する端子と接続／非接続する制御を行う。ま
た、アナログスイッチ２２ｃ及びアナログスイッチ２２
ｄは、電源コントローラ２から送られる上記制御電位に
基づいて、第２カードイネーブル端子２６及び第１カー
ドイネーブル端子２７をＮＡＮＤ回路３内のＮＡＮＤゲ
ート２１ｃ及びデータ用メモリコントローラ６のそれぞ
れ対応する入力端子に接続／非接続する制御を行う。

【００３２】続いて、各構成部の動作について説明す
る。カードコネクタ１は、外部システムとのインタフェ
ースであって、外部システムからのアドレスをアドレス
バスを介してアドレス用メモリコントローラ５に送り、
データをデータバスを介して、また制御信号、例えば、
信号ＲＥＧ、信号ＯＥ、信号ＣＥ１、信号ＣＥ２をアナ
ログスイッチ回路４を介して、データ用メモリコントロ
ーラ６に送る。また、外部システムからの電源を電源端
子１１を介して電源コントローラ２に送る。

【００３３】電源コントローラ２は、外部システムから
カードコネクタ１の電源端子１１を介して送られる電源
あるいはバックアップ用電池１８からの電源に基づいて
制御電位及び電源電位を発生させ、後述するようにＮＡ
ＮＤ回路３、アナログスイッチ回路４、アドレス用メモ
リコントローラ５、データ用メモリコントローラ６、及
びメモリ９にこの電位を送る。特に、外部システムから
の入力電位が閾値以下になる、すなわち外部システムか
らの電源が遮断されると、バックアップ用電池１８から
の電源電位をアナログ用メモリコントローラ５、データ
用メモリコントローラ６、及びメモリ９に送るが、この
とき制御電位を発生してＮＡＮＤ回路３を介してアドレ
ス用メモリコントローラのプリセット端子１５及びデー
タ用メモリコントローラ６のプリセット端子１９にこの
制御電位を入力し、ＯＲ回路８の上記他方の入力端子の
電位を制御すると共に、アナログスイッチ回路内のアナ
ログスイッチの切り換え制御を行う。

【００３４】ここで、後述するようなアナログスイッチ
を用いる場合、外部システムにメモリカードが挿入され
ていてかつ外部システムからの電源がオンのとき、電源
コントローラ２の第１制御電位端子２８から”Ｌ”の信
号が、また第２制御電位端子２９から”Ｈ”の信号が、
ＮＡＮＤ回路３に入力され、また、外部メモリにメモリ
カードが挿入されているが外部システムからの電源はオ
フのときまたは外部システムからメモリカードが抜去さ
れたとき、第１制御電位端子２８から”Ｈ”の信号が、
また第２制御電位端子２９から”Ｌ”の信号がＮＡＮＤ
回路３に入力される。

【００３５】また、上記電源電位は常時”Ｈ”であるた
め、仮に外部システムの電源がＯＮでかつ外部システム
にメモリカードが挿入されていて、電源コントローラ２
の第１制御電位端子２８から”Ｌ”の信号が、また第２
制御電位端子２９から”Ｈ”の信号が入力されるとする
と、ＮＡＮＤ回路３においては、ＮＡＮＤゲート２１ａ
から”Ｈ”の信号が、またＮＡＮＤゲート２１ｃから
は、双方の入力端子にアナログスイッチ２２ｃ、２２ｄ
を介した”Ｈ”または”Ｌ”の信号（カードイネーブル
信号の”Ｈ”または”Ｌ”に応じた信号）が入力される
ことから、”Ｈ”または”Ｌ”の信号がＮＡＮＤゲート
２１ｂに入力される。ここで上記カードイネーブル信号
が例えば”Ｌ”であるとすると、ＮＡＮＤゲート２１ｂ
からは”Ｌ”の信号がＮＡＮＤゲート２１ｄとプリセッ
ト端子１５及び１９に送られ、ＮＡＮＤゲート２１ｄか
らは”Ｈ”の信号がアナログスイッチ回路４に出力され
る。また、上記カードイネーブル信号が例えば”Ｈ”で
あるとすると、ＮＡＮＤゲート２１ｂからは”Ｈ”の信
号がＮＡＮＤゲート２１ｄとプリセット端子１５及び１
９に送られ、ＮＡＮＤゲート２１ｄからは”Ｌ”の信号
がアナログスイッチ回路４に出力される。

【００３６】これらにより外部システムの電源ＯＮ／Ｏ
ＦＦと共にカードの挿入／抜去でもアナログスイッチは
切り換わることになる。

【００３７】これに対し、外部システムからの電源がオ
フまたは外部システムからメモリカードが抜去されたと
きは、電源コントローラ２の第１制御電位端子２８か
ら”Ｈ”の信号が、また第２制御電位端子２９から”
Ｌ”の信号が入力されるため、ＮＡＮＤゲート２１ａか
ら”Ｌ”の信号が、またＮＡＮＤゲート２１ｃから”
Ｈ”の信号がＮＡＮＤゲート２１ｂに入力される。この
ため、ＮＡＮＤゲート２１ｂからは”Ｈ”の信号がＮＡ
ＮＤゲート２１ｄとプリセット端子１５及び１９に送ら
れ、ＮＡＮＤゲート２１ｄからは”Ｌ”の信号がアナロ
グスイッチ回路４に出力される。

【００３８】ＯＲ回路８には、上述したように外部シス
テムにメモリカードが挿入されてかつ外部システムから
の電源がオンで、カードイネーブル信号がメモリカード
を活性化する”Ｌ”の信号であるときに”Ｌ”の信号
が、外部システムからの電源がオフのときまたは外部シ
ステムからメモリカードが抜去されたときにあるいはカ
ードイネーブル信号が”Ｈ”の信号であるときに”Ｈ”
の信号がＮＡＮＤ回路３より送られる。すなわち、外部
システムからＩＣメモリカードへの書き込みまたは読み
出し等の動作を行う場合のみに”Ｌ”、それ以外は”
Ｈ”という信号がＮＡＮＤ回路３より送られることにな
る。これにより、外部システムからの電源がオフまたは
外部システムからメモリカードを抜去して、アドレス入
力端子１４が不定電位をもっても、このとき発生する不
定の信号は、ＯＲ回路８でＮＡＮＤ回路３からの”Ｈ”
の信号と共に論理演算処理されて”Ｈ”の信号が、アド
レス用メモリコントローラ５の内部に印加される。すな
わち、端子が不定になることで発生する不定の信号、い
わゆる電気的ノイズはＯＲ回路でカットされることにな
る。また、外部システムにメモリカードを挿入かつ外部
システムからの電源がオンのときはメモリコントローラ
に”Ｌ”の信号が印加されることで、アドレスやデータ
がメモリコントローラを通ることができる。

【００３９】アナログスイッチ回路４においては、各ア
ナログスイッチ２２ａ〜２２ｄが、電源コントローラ２
あるいはＮＡＮＤ回路３からの制御電位が”Ｈ”のと
き、外部システムからの各制御信号端子２４〜２７を介
して送られる制御信号を導通し、上記制御電位が”Ｌ”
のとき、各制御信号端子２４〜２７とデータ用メモリコ
ントローラ６を遮断する動作を行わせることで、端子が
不定になることで発生する不定電位が、データ用メモリ
コントローラ６に印加されない。

【００４０】アドレス用メモリコントローラ５は、外部
システムからアドレスバスを通じて入力されるアドレス
情報に基づいて、メモリ９内のアドレスを指定する動作
を行っている。また、データ用メモリコントローラ６
は、外部システムから制御信号端子１２、アナログスイ
ッチ回路４、及び制御信号入力端子１６を介して入力さ
れるデータの入出力のための制御信号に応じてメモリ９
内でのデータの入出力に関する動作を制御する。また、
メモリ９は、アドレス用メモリコントローラ５及びデー
タ用メモリコントローラ６の動作制御情報に基づいて、
データの読み出しまたは書き込みの動作を行う。

【００４１】なお、本実施例では、メモリコントローラ
をアドレス用及びデータ用と分けて用いたが、これに限
定されることはなく、一つのメモリコントローラの内部
を分割して、アドレスバスとデータバスとをそれぞれ別
々の部分に接続してもよいことは言うまでもない。

【００４２】また、ＯＲ回路で設定される所定電位を制
御する論理回路として、図２で示したようなＮＡＮＤ回
路を、また、図３に示したように制御信号のスイッチと
して”Ｈ”の信号が入力されるとオン、”Ｌ”の信号が
入力されるとオフとなるアナログスイッチを用いたが、
これに限定されることはなく、ＯＲ回路で設定される所
定電位が目的通りに制御でき、また、この制御された電
位に応じて目的とする動作を行うように、他の論理回路
及び他のアナログスイッチを用いても同様の効果を得る
ことは言うまでもない。

【００４３】以上のように構成することで、外部システ
ムと情報信号の受渡しをするメモリカードにおいて、外
部システムからの電源が遮断されて、メモリコントロー
ラの端子が不定になり発生する不定信号が、電気的ノイ
ズとしてメモリコントローラの内部に直接印加されるこ
とがなくなると期待できる。

【００４４】また、メモリカード内の端子が不定になる
ことで発生する中間電位が、メモリコントローラに制御
信号として直接印加されることがなくなると期待され
る。

【００４５】

【発明の効果】以上、説明してきたように、本発明に係
るメモリカードによれば、簡単な構成で、メモリコント
ローラの各端子が不定になることを防ぐことが期待でき
る。すなわち外部システムからの電源が遮断されたとき
に、メモリカード構造体内部の端子が不定電位を持って
も、メモリコントローラ内部に直接上記不定電位がノイ
ズとして印加されることがなくなる。

【００４６】また、消費電力の増加を抑えることができ
ると期待される。すなわち上記端子が不定となり発生す
る中間電位が、制御信号として直接メモリコントローラ
に印加されることはなくなる。このため、メモリコント
ローラ内部で中間電位に応じて電力が消費されず、バッ
クアップ用電源の寿命が延びることが期待できる。ま
た、メモリバックアップのための電位が下がることもな
いため、一時的な電圧降下が生じることもなく、メモリ
内のデータがを消失する虞がなくなると期待される。

【図面の簡単な説明】

【図１】本発明に係るメモリカードの要部の構成を示す
ブロック回路図である。

【図２】本実施例のメモリカード内部のＮＡＮＤ回路の
一例を示す図である。

【図３】本実施例のメモリカード内部のアナログスイッ
チ回路の一例を示す図である。

【図４】従来のメモリカードの概略構成を示すブロック
回路図である。

【図５】従来のメモリカードの要部の一例を示す図であ
る。

【図６】従来のメモリカードにプルダウン抵抗を設けた
例を示す図である。

【図７】従来のメモリカードの制御信号まわりを説明す
るブロック回路図である。

【符号の説明】

１カードコネクタ２電源コントローラ３ＮＡＮＤ回路４アナログスイッチ回路５アドレス用メモリコントローラ６データ用メモリコントローラ７保護ダイオード８ＯＲ回路９メモリ１０アドレス端子１１電源端子１２制御信号端子１３データ端子１４アドレス入力端子１５プリセット端子１６制御信号入力端子１７データ入出力端子１８バックアップ用電池１９プリセット端子２１ａ〜２１ｄＮＡＮＤゲート２２ａ〜２２ｄアナログスイッチ２４アトリビュートメモリセレクト端子２５アウトプットイネーブル端子２６第２カードイネーブル端子２７第１カードイネーブル端子２８第１制御電位端子２９第２制御電位端子

Claims

【特許請求の範囲】

【請求項１】カード構造体内部に、外部システムとの
間で情報信号の受渡しを行うコネクタと、メモリと、上
記コネクタを介した外部システムからの情報信号に基づ
いて上記メモリの書き込み／読み出しを制御するメモリ
コントローラとを、少なくとも有してなるメモリカード
において、上記コネクタを介して外部システムと接続されるメモリ
コントローラの端子に印加される電位を、所定電位に設
定する印加電位設定手段と、電源のオン／オフに応じて上記印加電位設定手段を制御
し、電源がオフとなったときに上記印加電位設定手段の
設定電位を上記所定電位にする制御を行う制御手段とを
具備することを特徴とするメモリカード。
【請求項２】上記印加電位設定手段は、上記メモリコ
ントローラの上記端子の電位と上記制御手段の制御電位
との論理和をとる論理和回路からなることを特徴とする
請求項１記載のメモリカード。
【請求項３】上記制御手段は、上記メモリへの書き込
み／読み出しを行うときのみローレベルとし、それ以外
はハイレベルとなる上記制御電位を出力する論理回路を
有することを特徴とする請求項２記載のメモリカード。
【請求項４】上記印加電位設定手段は、上記制御手段
からの制御信号に応じて上記メモリコントローラの端子
と上記コネクタとの間を電気的に遮断する遮断スイッチ
からなることを特徴とする請求項１記載のメモリカー
ド。