JPS6230666B2

JPS6230666B2 -

Info

Publication number: JPS6230666B2
Application number: JP50079281A
Authority: JP
Inventors: Andoruu Shii Gurahamu
Original assignee: Mostek Corp
Current assignee: CTU of Delaware Inc
Priority date: 1980-02-06
Filing date: 1981-02-04
Publication date: 1987-07-03
Also published as: FR2475307A1; GB2082414B; FR2475307B1; US4288865A; JPS57500180A; GB2082414A; DE3134434T1; DE3134434C2; CA1162648A; WO1981002359A1

Description

請求の範囲１ (イ)専用の電力接続点を持つ記憶セル配列から
データを読み出し又この記憶セル配列にデータを
書き込むための周辺記憶アクセス回路と、(ロ)１次
電力端子と、(ハ)この１次電力端子を経て半導体記
憶装置集積回路を動作させるように接続された１
次電源の故障時に、２次電力を受け取る制御端子
とを備えた半導体記憶装置集積回路の前記記憶セ
ル配列内に記憶されたビツト・パターンを低電力
モード中に維持するビツト・パターン維持回路に
おいて、（い）前記制御端子の電圧が前記１次電
力端子の電圧を前もつて選定したオフセツト電圧
以上には越えないときには、出力接続点に第１の
状態を生じさせるが、前記制御端子の電圧が前記
１次電力端子の電圧を前記前もつて選定したオフ
セツト電圧以上に越えるときには、前記出力接続
点に第２の状態を生じさせるように、前記半導体
記憶装置集積回路により前記１次電力端子と、前
記制御端子とにおいて受け取る各電圧を比較する
電圧比較手段と、（ろ）この電圧比較手段の出力
接続点が前記第１の状態にあるときには低インピ
ーダンス経路を経て、又前記電圧比較手段の出力
接続点が前記第２の状態にあるときには高インピ
ーダンス経路を経て、それぞれ前記１次電力端子
を前記記憶セル配列の電力接続点に結合する結合
手段と、（は）前記電圧比較手段の出力接続点が
前記第１の状態にあるときには高インピーダンス
経路を経て、又前記電圧比較手段の出力接続点が
前記第２の状態にあるときは低インピーダンス経
路を経てそれぞれ前記制御端子を前記記憶セル配
列の電力接続点に結合する結合手段と、（に）前
記半導体記憶装置集積回路に対し基板バイアス電
圧を発生する電圧発生手段と、（ほ）前記基板バ
イアス電圧が前もつて定めた値より高いときに
は、監視接続点に第１の状態を生じさせるが、前
記基板バイアス電圧が前もつて定めた値より低い
ときには第２の状態を生じさせるように、前記基
板バイアス電圧を監視する監視手段と、前記電圧
比較手段の出力接続点が前記第２の状態にあるか
又は前記監視接続点が前記第２の状態にあるとき
に、前記周辺記憶アクセス回路が前記記憶セル配
列を呼び出さないように、前記周辺記憶アクセス
回路を抑止する抑止手段とを包含するビツト・パ
ターン維持回路。

２１次電力端子を記憶セル配列の電力接続点に
結合する結合手段を、ゲート、ソース及びドレイ
ンの各端子を持ち、ゲート及びドレインの各端子
は、相互に又１次電力端子に接続され、ソース端
子は記憶セル配列の電力接続点に接続されたエン
ハンスメント電界効果トランジスタにより構成し
た前項１に記載の回路。

３制御端子を記憶セル配列の電力接続点に結合
する結合手段を、それぞれゲート、ソース及びド
レインの各端子を持つ複数個の電界効果トランジ
スタにより構成し、これ等のトランジスタのうち
の第１のトランジスタのドレイン端子は制御端子
に接続され、ソース端子は記憶セル配列の電力接
続点に接続され、ゲート端子は第２のトランジス
タのドレイン端子に接続され、この第２のトラン
ジスタのソース端子は共通の接続点に接続され、
ゲート端子は電圧比較手段の出力接続点に接続さ
れ、第３のトランジスタのドレイン端子は、１次
電力端子に接続され、ソース端子は共通の接続点
に接続され、ゲート端子は、電圧比較手段の出力
接続点に接続され、第４のトランジスタのドレイ
ン端子は、１次電力端子に接続され、ソース端子
は第１のトランジスタのゲート端子に接続され、
ゲート端子は第３のトランジスタのドレイン端子
に接続された前項１に記載の回路。

４記憶セル配列内の各ビツト線を、対応するト
ランジスタのソース端子に接続し、このトランジ
スタのドレイン端子は、記憶セル配列の電力接続
点に接続され、ゲート端子は第２のトランジスタ
のドレイン端子に接続された前項３に記載の回
路。

５基板バイアス電圧を発生する電圧発生手段
を、１次電力端子又は制御端子における各電圧の
うち高い方の電圧で動作させるルーチン回路手段
を設けた前項１に記載の回路。

６前もつて選定したオフセツト電圧を実質的に
零ボルトにセツトすることにより１次電力端子の
電圧が制御端子の電圧を越えるときには、出力接
続点が第１の状態に駆動され、制御端子の電圧が
１次電力端子の電圧を越えるときには、出力接続
点が第２の状態に駆動されるようにした前項１に
記載の回路。

７各周辺回路に電力を供給するように接続され
た１次電力端子と、この１次電力端子に接続され
た１次電源の損失が生ずるときに、バツクアツプ
電力を受け取る記憶装置回路制御端子とを備え、
記憶セル配列が前記各周辺回路によつて制御され
呼び出されるようになつているパワード・ダウン
半導体記憶装置回路の前記記憶セル配列内のビツ
ト・パターンを維持するビツト・パターン維持回
路において、(イ)前記制御端子の電圧が前記１次電
力端子の電圧を前もつて選定したオフセツト電圧
以上には越えないときには、第１の状態に、又前
記制御端子の電圧が前記１次電力端子の電圧を前
記前もつて選定したオフセツト電圧以上に越える
ときには、第２の状態に、それぞれ比較器出力接
続点を駆動するように、前記１次電力端子と前記
制御端子とに接続された電圧比較器と、(ロ)前記比
較器出力接続点が前記第２の状態にあるときに
は、電力状態接続点を第１の状態に駆動するが、
前記比較器出力接続点が前記第１の状態にあると
きには、前記電力状態接続点を第２の状態に駆動
するように、前記比較器出力接続点に接続された
駆動手段と、(ハ)前記電力状態接続点が前記第２の
状態にあるときには、低インピーダンス経路を経
て、又前記電力状態接続点が前記第１の状態にあ
るときには、高インピーダンス経路を経て、それ
ぞれ前記１次電力端子を前記記憶セル配列の電力
接続点に結合する結合手段と、(ニ)前記電力状態接
続点が前記第１の状態にあるときには、低インピ
ーダンス経路を経て、又前記電力状態接続点が前
記第２の状態にあるときは高インピーダンス経路
を経て、それぞれ前記制御端子を前記記憶セル配
列の電力接続点に結合する結合手段と、(ホ)前記半
導体記憶装置集積回路の基板をバイアスするよう
に印加する基板バイアス電圧を発生する電圧発生
手段と、(ヘ)前記バイアス電圧が前もつて定めた電
圧を越えるときには、監視接続点を第１の状態に
駆動するが、前記バイアス電圧が前記の前もつて
定めた電圧を越えないときには、前記監視接続点
を第２の状態に駆動するために、前記バイアス電
圧を受け取るように接続された駆動手段と、(ト)前
記監視接続点がその第２の状態にあるときに、前
記比較器出力接続点をその第２の状態に駆動する
ように、前記監視接続点と前記比較器出力接続点
との間に接続された駆動手段と、(チ)前記電力状態
接続点がその第１の状態にあるときに、前記各周
辺回路に転送される抑止信号を発生させ、これ等
の周辺回路の動作を抑止するように、前記電力状
態接続点に接続された抑止信号発生手段とを包含
するビツト・パターン維持回路。

８前もつて選定したオフセツト電圧を実質的に
零Ｖにセツトすることにより、１次電力端子の電
圧が制御端子の電圧を越えるときには、出力接続
点を第１の状態に駆動するが、制御端子の電圧が
１次電力端子の電圧を越えるときには、出力接続
点を第２の状態に駆動するようにした前項７に記
載の回路。

９各周辺回路に電力を供給するように接続され
た１次電力端子と、この１次電力端子に接続され
た１次電源の損失が生ずるときに、バツクアツプ
電力を受け取る記憶装置回路制御端子とを備え、
記憶セル配列が前記各周辺回路により制御され呼
び出されるようになつているパワード・ダウン半
導体記憶装置集積回路の記憶セル配列内のビツ
ト・パターンを維持するビツト・パターン維持回
路において、(イ)前記制御端子の電圧が前記１次電
力端子の電圧を前もつて選定したオフセツト電圧
以上には越えないときには、第１の状態に、又前
記制御端子の電圧が前記１次電力端子の電圧を前
記前もつて選定したオフセツト電圧以上に越える
ときには、第２の状態に、それぞれ比較器出力接
続点を駆動するように前記１次電力端子と前記制
御端子とに接続された電圧比較器と、(ロ)前記比較
器の出力接続点がその第１状態から第２状態に推
移するときに、前記電力状態接続点を、前記１次
電力端子の電圧の１つのトランジスタしきい値電
圧内にするように、前記比較器出力接続点と、前
記１次電力端子と、電力状態接続点とに接続され
た手段と、(ハ)前記比較器出力接続点の前記第１の
状態から前記第２の状態への推移に次いで前記電
力状態接続点を前記制御端子の電圧の１つのトラ
ンジスタしきい値電圧内にするように、前記比較
器出力接続点と、前記制御端子と前記電力状態接
続点とに接続された手段と、(ニ)前記比較器出力接
続点がその前記第２の状態にあるときに、前記電
力状態接続点を前記制御端子の電圧まで引上げる
ように前記制御端子と、前記電力状態接続点との
間に接続された抵抗器と、(ホ)前記電力状態接続点
が前記第２の状態にあるときには、低インピーダ
ンス経路を経て、又前記電力状態接続点が前記第
１の状態にあるときには、高インピーダンス経路
を経て、それぞれ前記１次電力端子を前記記憶セ
ル配列の電力接続点に結合する結合手段と、(ヘ)前
記電力状態接続点が前記第１の状態にあるときに
は低インピーダンス経路を経て、前記電力状態接
続点が前記第２の状態にあるときには高インピー
ダンス経路を経て、それぞれ前記制御端子を前記
記憶セル配列の電力接続点に結合する結合手段
と、(ト)前記半導体記憶装置集積回路の基板をバイ
アスするように印加される基板バイアス電圧を発
生する電圧発生手段と、(チ)前記バイアス電圧が前
もつて定めた電圧を越えるときには、監視接続点
を第１の状態に駆動するが、前記バイアス電圧が
前記前もつて定めた電圧を越えないときには、前
記監視接続点を第２の状態に駆動するために、前
記バイアス電圧を受け取るように接続された駆動
手段と、(リ)前記監視接続点がその前記第２の状態
にあるときに、前記比較器出力接続点をその第２
の状態に駆動するように、前記監視接続点と、前
記比較器出力接続点との間に接続された駆動手段
と、（ヌ）前記電力状態接続点がその前記第１の
状態にあるときに、前記各周辺回路に転送される
抑止信号を発生してこれ等の周辺回路の動作を抑
止するように、前記電力状態接続点に接続された
抑止信号発生手段とを包含するビツト・パターン
維持回路。

１０前もつて選定したオフセツト電圧を実質的
に零ボルトにセツトすることにより、１次電力端
子の電圧が制御端子の電圧を越えるときには、出
力接続点を第１の状態に駆動するが、制御端子の
電圧が１次電力端子の電圧を越えるときには、出
力接続点を第２の状態に駆動するようにした前項
９に記載の回路。

１１各周辺回路に電力を供給するように接続さ
れた１次電力端子と、この１次電力端子に接続さ
れた１次電源の損失が生ずるときに、バツクアツ
プ電力を受け取る記憶装置回路制御端子とを備
え、記憶セル配列が前記各周辺回路により制御さ
れ、呼び出されるようになつているパワード・ダ
ウン半導体記憶装置制御回路の記憶セル配列内の
ビツト・パターンを維持するビツト・パターン維
持回路において、(イ)前記制御端子の電圧が前記１
次電力端子の電圧を前記前もつて選定したオフセ
ツト電圧以上には越えないときには、第１の状態
に、前記制御端子の電圧が前記１次電力端子の電
圧を前記前もつて選定したオフセツト電圧以上に
越えるときには、第２の状態に、それぞれ比較器
出力接続点を駆動するように、前記１次電力端子
と前記制御端子とに接続された電圧比較器と、(ロ)
前記比較器出力接続点が前記第２の状態にあると
きには、電力状態接続点を第１の状態に駆動し、
前記比較器出力接続点が前記第１の状態にあると
きには、前記電力状態接続点を第２の状態に駆動
するように、前記比較器出力接続点に接続された
駆動手段と、(ハ)前記電力状態接続点が前記第２の
状態にあるときには、低インピーダンス経路を経
て、又前記電力状態接続点が前記第１の状態にあ
るときには、高インピーダンス経路を経て、それ
ぞれ前記１次電力端子を前記記憶セル配列に対す
る電力接続点に結合する結合手段と、(ニ)前記電力
状態接続点が前記第１の状態にあるときには、低
インピーダンス経路を経て、又前記電力状態接続
点が前記第２の状態にあるときには、高インピー
ダンス経路を経て、それぞれ前記制御端子を前記
記憶セル配列電力接続点に結合する結合手段と、
(ホ)前記半導体記憶装置集積回路の基板をバイアス
するように印加される基板バイアス電圧を発生す
る電圧発生手段と、(ヘ)前記基板バイアス電圧が前
もつて定めた電圧を越えるときには、監視接続点
を第１の状態に駆動するが、前記バイアス電圧が
前もつて定めた電圧を越えないときには、前記監
視接続点を第２の状態に駆動するために、前記基
板バイアス電圧を受け取るように接続された駆動
手段と、(ト)前記監視接続点がその前記第２の状態
にあるときに、前記比較器出力接続点を、その前
記第２の状態に駆動するように、前記監視接続点
と、前記比較器出力接続点との間に接続された駆
動手段と、(チ)前記電力状態接続点がその前記第１
の状態にあるときに、前記記憶アクセス回路に転
送される抑止信号を発生して、その動作を抑止す
るように、前記電力状態接続点に接続された信号
発生手段と、(リ)それぞれゲート、ソース及びドレ
インの各端子を持ち、前記各ゲート端子は、前記
電力状態接続点に共通に接続され、前記各ドレイ
ン端子は、前記記憶セル配列電力接続点に共通に
接続され、前記各ソース端子は、前記記憶セル配
列の各ビツト線に接続されて前記半導体記憶装置
集積回路への電力供給が低下するときに前記各ビ
ツト線を所定の電圧にバイアスするようにした複
数個のトランジスタとを包含するビツト・パター
ン維持回路。

１２前もつて選定したオフセツト電圧を実質的
に零ボルトにセツトすることにより、１次電力端
子の電圧が制御端子の電圧を越えるときには、出
力接続点が第１の状態に駆動するが、制御端子の
電圧が１次電力端子の電圧を越えるときには、出
力接続点を第２の状態に駆動するようにした前項
１１に記載の回路。

技術分野本発明は、一般に電界効果トランジスタを利用
する半導体記憶装置集積回路、ことに主電力源の
損失の際にバツクアツプ電力源に自動的に切換え
ることにより記憶セル配列に記憶されたビツトパ
ターンを維持するための回路に関する。

背景技術従来計算機用の大容量記憶装置は、それぞれ記
憶装置記憶素子として作用する多数の磁気環を使
つた磁心技術を利用することが多い。磁気環のデ
ータ状態は、この磁気環の磁化の方向により定め
られる。この種の記憶装置の主な利点は、記憶装
置に記憶された情報が、電力が除かれても失われ
ないことである。各磁気環は、記憶ユニツトに電
力が供給されないときにも、選定した状態に磁化
されたままになつている。磁心記憶装置は、電力
がふたたび印加されるとすぐに、ふたたび起動さ
せられ、使用状態にもどる。電源の接続を切るご
とに、プログラムやデータを記憶装置にふたたび
ロードする必要がない。

大形計算機において、プログラム及びデータを
デイスク記憶装置に記憶することが多くて、この
計算機を電源の故障後にさえもデイスクから始動
できるようにしてある。しかし比較的小形の計算
機においては、プログラム及びデータは、手動で
入れられることが多くて、容易にアクセス可能に
は記憶されない。従つて記憶装置内の記憶された
ビツト・パターンの損失を生じさせる電力損失
は、単に主電力をもとに戻すだけでは直すことの
できない重大な計算機故障になる。

旧式の磁心形記憶装置より全く有利な半導体等
速呼出し記憶装置（RAM）が最近広く使われる
ようになつている。とくに一層新式の記憶装置
は、一層早く、電力消費量が一層低く、占める空
間が小さくてすむ。しかし半導体記憶装置の使用
に当たつての重大な障害は、各記憶素子回路が揮
発性であり、すなわち記憶回路から電力が除かれ
るときに、記憶素子に記憶された情報が失われる
ことである。このような記憶装置においては、記
憶装置に記憶されたプログラム及びデータは、記
憶ユニツトから電力を除くときはつねに失われ
る。電力が切れても回路の損傷は起らないが、記
憶された情報がなくなると処理を続ける前に記憶
装置にプログラム及びテータをふたたびロードす
る必要がある。プログラムをふたたびロードする
ことは、時間のかかる処理であり、計算機の有効
な利用が減少させられる。若干の形式の計算機に
おいては、故障を先ず指示されるときに、記憶内
容がデイスクに転送されるようにしてある。しか
し多くの計算機においては、電源の故障は極めて
急速に起り、全部の記憶内容をデイスクに転送す
ることができない。このことはとくにプロセス制
御装置についていえる。

付加的なピン端子を記憶形半導体回路に使うこ
とによりデータ損失の問題を解決することと、こ
の端子にバツクアツプ電源により給電しデータを
記憶セル内に維持することとが提案されている。
しかし単に別のピンを加えるだけでは問題を十分
には解決しない。バツクアツプ電源は、一般に蓄
電池から成つている。このような蓄電池は半導体
記憶装置の強大な要求電流を任意の時間にわたつ
て供給することができない。さらに多くの集積回
路記憶装置に対し標準化したピン・パターンが設
定されている。バツクアツプ電源に対し別のピン
を加えると標準に一貫性がなくなり、既存の回路
の実質的な再設計が必要となる。

従つて、標準のピン構造に影響を与えなくて、
主電源の損失に関係なくデータ・パターンが保持
され、回路を内部的に電力を低減して記憶を保持
するのに使用される電力消費が、適当な寸法のバ
ツクアツプ蓄電池によりなお長い時間にわたり給
電されるのに十分なだけ、少くなるようにした半
導体記憶装置用のバツクアツプ電力回路が必要で
ある。

発明の開示本発明は、低電力モード中に半導体記憶回路の
記憶セル配列内に記憶されたビツト・パターンを
維持するための回路を備えている。普通の記憶装
置回路は、記憶装置を呼出し制御する周辺回路
と、記憶セル配列と、１次電力端子と、制御端子
とを備えている。制御端子は、１次電力端子を経
て回路を駆動するように接続した１次電源の故障
時に２次電力を受け取るように接続してある。記
憶セルを備えた記憶セル配列は、専用電力接続点
を持つ。

本発明回路は、１次電力端子及び制御端子にお
いて、半導体記憶装置回路によつて受け取られる
各電圧を比較する電圧比較器を備え、１次電力端
子の電圧が制御素子の電圧を越えるときに、電圧
比較器の出力接続点に第１の状態を生ずる。電圧
比較器は、制御端子の電圧が１次電力端子の電圧
を越えるときに、比較器出力接続点に第２の状態
を生ずる。電圧比較器出力接続点が第１の状態に
あるときに、１次電力端子を記憶セル配列電力接
続点に低インピーダンスの後路を経て結合する回
路手段を設けてある。１次電力端子は、比較器出
力接続点が第２の状態にあるときに、記憶セル配
列電力接続点に高インピーダンス径路を経て結合
される。

電圧比較器出力接続点が第１の状態にあるとき
は、制御端子を記憶セル配列電力接続点に高イン
ピーダンス径路を経て結合し、又電圧比較器出力
接続点が第２の状態にあるときは、制御端子を記
憶セル配列電力接続点に低インピーダンス径路を
経て結合するための別の回路手段を設けてある。

半導体記憶装置回路の基板を負の電位にバイア
スするように基板バイアス発生器を設けてある。
基板バイアス電圧は、この基板バイアス電圧が前
もつて設定した値より高いときは、監視器接続点
に第１の状態を生じ、基板バイアス電圧が前もつ
て設定した値より低いときは、監視器接続点に第
２の状態を生ずる回路により監視される。

電圧比較器の出力接続点が第２の状態にあると
き又は監視器接続点が第２の状態にあるときに、
周辺回路を抑制し主電力が失なわれた後に周辺回
路が記憶セルを呼出さないようにし又記憶セルに
記憶されたビツトを変えないようにする回路手段
を設けてある。

【図面の簡単な説明】

本発明及びその利点をなお十分に理解できるよ
うに以下添付図面について説明する。

第１図は本発明によるバツクアツプ回路の回路
図である。

第２図は電源選択回路を設けた補助ポンプ・ジ
エネレータの回路図である。

詳細な説明多くの計算機は、線路交流電流の変換及び整流
を行うだけでなく又故障を検出するように線路電
流を監視するためのサーキツトリーを持つ電源を
備えている。このような電源内のフイルタは十分
なエネルギー蓄積を行い、線路故障を検出し、計
算機に警報を送ることにより、計算機がデータの
損失を防ぎデイスク駆動装置のような周辺装置の
損傷を防ぐ作用をするのに十分な時間を持つよう
にしてある。交流線路信号の消滅後に、電源は数
ミリ秒の時間にわたつて電力を送り続けることが
できる。線路電流が失なわれたという警報を受け
取るときは、計算機はバツクアツプ電源に切換え
られることにより、記憶装置に記憶されたデータ
を維持できるようにする。

本発明においては、バツクアツプ電源は、各記
憶装置回路の多重端子に接続され、記憶装置回路
内の記憶セル配列が給電され続け、全電力にもど
るまで記憶セル配列内に記憶されたデータを維持
するようにしてある。本発明回路は、主電力の損
失時に正規の電力端子から選定したピンに記憶セ
ル配列のパワーリングの推移を行なう。この選定
したピンは通常記憶装置回路に対する制御信号を
受け取るのに使用される。この回路はさらにバツ
クアツプ・モードにある間に記憶セル配列におけ
る読出し又は書込みを抑止する。この回路はさら
に主電力がもとに戻るときに、バツクアツプ・モ
ードから正常動作になめらかに推移する。２次電
力は記憶セル配列だけに送られ、どの場合にもバ
ツクアツプ・モードに使うことのできない周辺支
持回路には送られない。記憶セル配列の記憶セル
内に高インピーダンス負荷が使用される場合に
は、バツクアツプ・モードにおいて電力消費が極
めて低くすることができる。

第１図には本発明バツクアツプ電力回路の回路
図を示してある。１次電力Vccは、本発明回路に
記憶装置回路用１次電力端子への選定した外部ピ
ンを経て供給される。バツクアツプ電力は、この
実施例では書込み可能ピンである特定のピンを多
重化することにより、本発明回路に供給される。
記憶装置回路のルーチン動作中に書込み可能
（）信号により、本発明回路が読出しモード
で動作するか又は書込みモードで動作するかを制
御する。しかし１次電力の損失時には、外部回路
が書込み可能信号を切り、ピンによりバツク
アツプ電源すなわち２次電源、一般に蓄電池に切
換える。

電圧比較器１０は、Vccを受け取る１次電力端
子と、信号を受け取る端子とに接続され
ている。電圧比較器１０は、Vccが端子の電
圧より高いときに電圧比較器出力側の接続点１２
に高レベルを生じさせる。接続点１２は、Vccが
端子の電圧より低いときに、低レベルにセツ
トされる。電圧比較器１０はさらに、端子の
電圧が電圧Vccより前もつて選定された電圧オフ
セツトだけ高くないときに、高電圧が接続点１２
に生じ、そして端子の電圧が電源電圧Vccよ
り前もつて選定された電圧オフセツトだけ高いと
きに接続点１２に低電圧が生ずるように動作する
ことができる。したがつてが高レベルに保持
されるときは、電圧比較器１０の出力接続点１２
は、Vccがその正規の動作範囲から低下するとき
に、高レベルから低レベルに推移する。

接続点１２は、トランジスタ１４のゲート端子
に接続してある。トランジスタ１４は、接続点１
２の電圧が高いときはターンオンされるが接続点
１２の電圧が低いときは非導通になる。従つてト
ランジスタ１４は、Vccが、端子の電圧から
前もつて選定したオフセツト電圧を差引いた値よ
り低くなるとターンオフされる。トランジスタ１
４のドレイン端子は、接続点１６に接続されてい
る。接続点１６は、トランジスタ１４が非導通状
態のときに、高レベルを持つ。しかしトランジス
タ１４が導通すると、接続点１６は低電位にな
る。

接続点１６は、デイプレツシヨン・モード電界
効果トランジスタ１８のゲート端子及びソース端
子に接続されている。トランジスタ１８のドレイ
ン端子は、Vcc端子に接続されている。トランジ
スタ１８は抵抗性負荷として作用しトランジスタ
１４を通る電流の流れを制限する。

接続点１６はさらに、Vccに接続されたドレイ
ン端子を持つトランジスタ２０のゲート端子に接
続されている。接続点１６が低レベルから高レベ
ルに推移するときは、トランジスタ２０がターン
オンされて接続点２２を高レベルに高める。この
高レベルは、Vccからトランジスタ２０のしきい
値電圧Ｖ_tを差引いた値である。接続点２２は、
トランジスタ２０のソース端子及びトランジスタ
２４のドレイン端子に接続されている。トランジ
スタ２４のソース端子は接地してある。接続点２
２は、電力状態接続点として作用し出力端
子に接続されている。で表わした信号は、
本発明回路に対する１次電力が適正な動作範囲に
あることを指示する状態信号である。この信号
は、許容できる状態を低レベルにより指示するが
許容できない状態を高レベルにより指示すること
を意味するアクテイブ・ロー（active low）信号
である。接続点２２の信号レベルは、本発明回路
内の複数の点における接続により影響を受ける。

電圧比較器１０の出力側の接続点１２はさらに
トランジスタ２６のゲート端子に接続されてい
る。トランジスタ２６は、接続点１２が高レベル
にあるときにターンオンされる。トランジスタ２
６のドレイン端子は、接続点２８に接続されてい
る。接続点２８は、さらにトランジスタ３０のゲ
ート端子に接続されている。抵抗器３２は、
端子と、トランジスタ３０のゲート端子との間に
接続されている。トランジスタ３０のドレイン端
子は、又端子に接続されているがトランジス
タ３０のソース端子は、接続点２２に接続されて
いる。

抵抗器３４は、端子及び接続点２２の間に
接続されている。トランジスタ３６のゲート端子
は、接続点２２に接続されているが、ドレイン端
子は端子に接続され、ソース端子は記憶セル
配列Vcc接続点４０に接続されている。記憶セル
配列Vccは、記憶装置回路内の各記憶セルに対す
る供給電圧である。

前記したように全回路に対する１次電力は、
Vccにより供給される。この１次電源は、さらに
トランジスタ３８のゲート端子及びドレイン端子
に接続されている。トランジスタ３８のソース端
子は、接続点４０で表わした記憶セル配列Vcc端
子に給電するように接続されている。

端子はスイツチ４２に接続されている。ス
イツチ４２は、電源４４からの出力線４３により
制御される。一般に60Hzで120ボルトの線路電力
は、電源４４に入力され、記憶装置回路をパワー
リングするための電圧Vccを生ずる。スイツチ４
２は、端子を、書込み可能信号を生ずる制御
回路４６に又は蓄電池のような２次電源４８に接
続する。書込み可能信号は、制御回路４６から制
御線４７を経て送られる。制御線４７はスイツチ
４２の一方の入力端子に接続されている。

電源４４は、入り線間電圧を監視し、このよう
な電圧の消滅したときを定めるサーキツトリーを
備えている。この機能を生ずる電源は、デイジタ
ル・エクイツプメント・コーポレイシヨン
（Digital Equipment Corporation）製のH7100型
である。このような故障が分ると、電源４４は、
出力線４３を経てスイツチ４２を制御回路４６と
の正常な接続さら２次源４８との接続に動かす。
電源４４内のフイルタ・コンデンサは、自体の動
作に十分な電力と、数ミリ秒の時間にわたつて
Vccを維持するのに十分な電流とを電源４４によ
り送ることができるような十分な寸法を持す。す
なわちスイツチ４２は、端子の動作を多重化
して、１次電力の故障の場合に、端子が、バ
ツクアツプ電力を受け取り記憶装置回路に給電す
るように接続されるのに役立つ。好適とする実施
例においては、２次電源４８は蓄電池又は蓄電池
駆動の電源である。スイツチ４２は、機械的スイ
ツチよりもむしろ論理スイツチ又は固体スイツチ
が好適である。

記憶セル配列Vcc接続点４４は、正常な動作
と、バツクアツプ・モードにおけるデータ保護と
のために、記憶セル５０に給電するように接続さ
れている。記憶セル５０用のサーキツトリーは、
ドネリー（Donnelly）を発明者とする米国特許第
3967252号明細書に例示され記載してある。各記
憶セル５０は、その中の複数個の個個の記憶セル
にそれぞれ接続された複数のビツト数５２を備え
ている。各ビツト５２は、対応するトランジスタ
５４ａ，５４ｂ…のソース端子に接続されてい
る。トランジスタ５４のドレイン端子は、共通に
接続点４０で記憶セル配列Vccに接続されてい
る。トランジスタ５４のゲート端子は、記憶装置
回路に給電される電力の状態を指示する接続点２
２に共通に接続されている。

第１図の下部部分に明らかなように１次電圧
Vccは、複数のトランジスタに供給され、これ等
のトランジスタは、接続点６８に抑止信号を発生
するのに利用され、起動させられるときに、線路
電圧が消失して後に記憶セル配列内へのデータの
書込みを抑止する。このようにして記憶装置はバ
ツクアツプ・モードで動作する。接続点６８は、
通信径路７２を経て記憶セル配列５０を制御し呼
出しする周辺回路７０に抑止信号を供給するよう
に接続されている。周辺回路７０が抑止されると
きに、記憶セル配列５０内でデータの読出し又は
書込みの動作が起らなくて、この記憶セル配列内
に記憶されたビツト・パターンを保持する。

基板バイアス電圧Ｖ_BBは、接続点７８を経てデ
イプレツシヨンモード・トランジスタ８０のゲー
ト端子に送られる。トランジスタ８０のソース端
子は接地され、そのドレイン端子は、基板バイア
ス監視接続点として作用する接続点８２に接続さ
れている。

デイプレツシヨンモード・トランジスタ８４の
ドレイン端子は、電源Ｖ_CCに接続されているが、
そのゲート端子及びソース端子は、接続点８２に
接続されている。トランジスタ８４は、実質的に
トランジスタ８０に対する負荷インピーダンスと
して作用する。接続点８２は、さらにトランジス
タ８６のゲート端子に接続されている。トランジ
スタ８６のソース端子は、接地されている。トラ
ンジスタ８６のドレイン端子は、接続点８８に接
続されている。接続点８８は、又デイプレツシヨ
ン・モード・トランジスタ９０のソース端子に接
続されている。トランジスタ９０のゲート端子及
びドレイン端子は、Ｖ_CCに接続され、トランジス
タ９０がトランジスタ８６に対する負荷インピー
ダンスとして動作する。

接続点８８は、さらにトランジスタ９２のゲー
ト端子に接続されている。トランジスタ９２のソ
ース端子は、接地されている。トランジスタ９２
のドレイン端子は、デイプレツシヨン・モード・
トランジスタ９６のゲート端子及びソース端子に
接続された接続点９４に接続されている。トラン
ジスタ９６のドレイン端子は、同様にＶ_CCに接続
されている。トランジスタ９６は、トランジスタ
９２の負荷インピーダンスとして作用する。

接続点９４はさらに、ソース端子を接地したト
ランジスタ９８のゲート端子に接続されている。
トランジスタ９８のドレイン端子は、接続点１０
０に接続されている。デイプレツシヨン・モー
ド・トランジスタ１１２のゲート端子及びソース
端子は、共に接続点１００に接続されているが、
トランジスタ１０２のドレイン端子はＶ_CCに接続
されている。トランジスタ１０２は、トランジス
タ９８の負荷インピーダンスとして作用する。

接続点１００は、接続点１２にドレイン端子を
接続したトランジスタ１０４のゲート端子に延び
ている。トランジスタ１０４のソース端子は、接
地されている。接続点１００が高レベルになる
と、トランジスタ１０４がターンオンされ、接続
点１２を低レベルにする。

接続点１００は、ソース端子が接地されたトラ
ンジスタ１０６のゲート端子に接続されている。
トランジスタ１０６のドレイン端子は、デイプレ
ツシヨン・モード・トランジスタ１１０のゲート
端子及びソース端子に接続された接続点１０８に
接続されている。トランジスタ１１０のドレイン
端子は、Ｖ_CCに接続されている。接続点１０８
は、さらに、ソース端子が接地されたトランジス
タ１１２のゲート端子に接続されている。トラン
ジスタ１１２のドレイン端子は、接続点６８に接
続されている。接続点１０８は、さらにトランジ
スタ１１４のゲート端子に接続されている。トラ
ンジスタ１１４のゲート端子は、接続点２２に接
続され、そしてソース端子は接地されている。

回路７０に抑止信号を送る接続点６８は、さら
に、トランジスタ１１６のゲート端子及びソース
端子に接続されている。トランジスタ１１６のド
レイン端子は、接続点４０に接続されている。ト
ランジスタ１１６は、トランジスタ１１２を通る
電流の流れを制限する。

本発明バツクアツプ記憶装置回路の動作を第１
図について説明すると、本発明回路の目的は、こ
の回路の各記憶セル５０に十分なバツクアツプ電
力を送り、各記憶セル５０内に存在するデータ・
パターンを１次電力の損失に関係なく維持するこ
とである。この回路は、さらに、１次電源の故障
後に各記憶セル５０内への誤つたデータの書込み
を抑止するように、周辺回路７０を抑止しなけれ
ばならない。この回路は、さらに主電源の状態を
指示する信号を供給する。この信号は接続点２２
の信号である。

正常な動作のもとでは信号は低レベルだ
から、トランジスタ３６は、ターンオフされる。
Ｖ_CCは通常５ボルト±10％のレベルにある。トラ
ンジスタ３８はダイオードとして作用し、ターン
オンされることにより、記憶セル配列Ｖ_CC接続点
４０がＶ_CCから１しきい値電圧Ｖ_tを引いた電圧
になる。

Ｖ_CCを供給する１次電源が故障するときは、接
続点２２の電圧は、１連のステツプで引上げられ
る。電圧比較器１０により端子の電圧がＶ_CC
を越え、又は適宜に前もつて選定した電圧オフセ
ツト以上にＶ_CCを越えることが検出されるとき
は、接続点１２は低レベルに駆動され、各トラン
ジスタ１４，２４，２６はターンオフされる。Ｖ
_CCが５ボルトから下がると、接続点１６は約４ボ
ルトのＶ_CC電位に急速に引上げられる。接続点１
６は、トランジスタ２０のゲート端子に接続され
ているから、接続点１６の電圧によりトランジス
タ２０がターンオンされて接続点２２をＶ_CCより
１しきい値電圧Ｖ_tだけ低い値の電圧に高める。
この実施例ではＶ_tは大体１ボルトである。すな
わちＶ_CCが降下し始めると、接続点２２は約３ボ
ルトのレベルに急速に引上げられる。しかしＶ_CC
が下降し続けるときに、トランジスタ２０は接続
点２２の電圧を零にはしない。Ｖ_CCが１ないし２
ボルトの範囲に下降すると、トランジスタ２０の
ゲート端子のバイアスは、トランジスタ２０をタ
ーンオン状態に保持するには不十分である。次い
でトランジスタ２０はターンオフし、接続点２２
をＶ_CC端子から分離する。

比較器１０の出力接続点１２が高レベルから低
レベルに変るときに、接続点２２はＶ_CC−Ｖ_tに
スナツプ・アツプされる。接続点２２はこの電圧
は、トランジスタ１１４をターンオンさせるのに
十分である。このターンオンにより、トランジス
タ１１２をターンオフすることによつて、回路７
０に抑止信号を加え、記憶セル配列５０内のデー
タを保護する。

接続点２２に充電する次のステツプは、トラン
ジスタ３０により得られる。トランジスタ３０の
ゲート端子は、トランジスタ２６がターンオフさ
れるときに、端子の電位まで急速に充電され
る。この場合接続点２２を端子の電圧から１
しきい値電圧Ｖ_tを引いた電圧に引上げる。この
電圧は、トランジスタ３０の電圧である。接続点
２２を充電する最終ステツプは、抵抗器３４によ
り得られる。抵抗器３４は、接続点２２を端
子の全電位まで充電する。すなわち信号に
対応する接続点２２は、Ｖ_CCが端子の電圧よ
り低くなるときに、又は特定の電圧オフセツトに
より、低レベルから高レベルに上昇させられる。

Ｖ_CCが高レベルから低レベルに下がると、トラ
ンジスタ３８はターンオフされるが、低レベルか
ら高レベルへの接続点２２の推移により、トラン
ジスタ３６をターンオンすることによつて、
端子を記憶セル配列Ｖ_CC接続４０に接続する。す
なわちバツクアツプ・モードでは、記憶セル配列
Ｖ_CCは端子の電圧からトランジスタ３６の両
端間に生ずる１しきい値電圧を差引いた値に等し
い。

正常な電力モードでは、端子は極めて高い
インピーダンス回路に接続され、この回路はほと
んど電流を流さなくて、端子の制御信号はこ
の記憶装置回路に書込み信号を供給する際に正常
な方式で機能することができる。しかしバツクア
ツプ・モードでは、書込み信号は使われなくて、
端子は記憶セル配列Ｖ_CC接続点４０を経て記
憶セルにバツクアツプ電力を供給するように接続
されている。

接続点６８に抑止信号を生じて周辺回路７０を
使用禁止し記憶セルにデータが書込まれないよう
にする。接続点２２が低レベルから数ボルトのレ
ベルに上がるときは、トランジスタ１１４がター
ンオンされ接続点１０８の電圧レベルを低下させ
る。接続点１０８の低電位によりトランジスタ１
１２がターンオフされることにより、接続点６８
を記憶セル配列Ｖ_CC接続点４０の電位に高める。

Ｖ_CCがなくなると、周辺回路７０は、これ等Ｖ
_CCだけにより給電されているから、２次電源４８
から電流を取り出さない。

記憶セル配列５０内の各記憶セルは、ビツト線
５２の１つに接続されている。各ビツト線５２
は、データ状態情報を個個の記憶セル内に又これ
等の記憶セルから転送するのに使用される。トラ
ンジスタ５４は、各ビツト線に記憶セル配列電圧
Ｖ_CCから１しきい値電圧Ｖ_tを引いた電圧を供給
するように接続されている。この電圧は、各アク
セス・トランジスタを通るしきい値以下の電圧の
漏れによつて各内部記憶セル接続点が放電できる
時間にわたつて、ビツト線に維持できることが大
切である。さらに各ビツト線５６は、比較的高い
電位に維持されなければならないから、１次電力
の再生成時にＶ_CCを経て電流サージが生ずるよう
にしなければならない。このことは、ダブリユ・
デイー・パーキンスン（W.D.Parkinson）を発明
者とする1980年２月７日付米国特許願第119538号
明細書に記載してある。

第２図に示すように本発明のさらに他の特徴
は、基板バイアス電圧Ｖ_BBを含んでいる。MOS
（金属酸化物半導体）回路においては、基板を負
のバイアス電圧に維持することが望ましい。正常
な動作のもとでは１次基板ポンプは、記憶装置回
路の最適な性能が得られるように基板に−４ボル
トに調整した電圧を供給する。このポンプは、Ｖ
_CCが消失するときに使用禁止される。

基板バイアス電圧は又バツクアツプ・モードか
ら１次電力への推移に関しても重要である。１次
電力端子は、基板に容量結合され、Ｖ_CCがふたた
び確立されるときに、基板を正電圧にする。基板
が負電圧から零Ｖになり又は正にバイアスされる
と、データが実質的に消えるようになる。従つて
バイアス電圧Ｖ_BBは、基板が１次電力端子への容
量結合により正電位にならないようにするのに十
分なだけ負でなければならない。

第２図の回路は、基板が各記憶セルにデータ・
パターンを維持するのに十分な負のバイアスを生
ずる補助基板ポンプである。補助基板ポンプ１２
２はＶ_CC１次電源と、バツクアツプ電力用の
端子とに接続されている。端子は、各トラン
ジスタ１２４，１２６，１２８，１３０のゲート
構成を介して基板ポンプ１２２に電力が供給され
るように接続されている。これ等の４個の各トラ
ンジスタは、ゲート端子をそのドレイン端子に接
続して、このトランジスタが実質的にダイオード
として作用するようにしてある。Ｖ_CCが端子
の電圧からＶ_tを引いた電圧を越えるときに、各
トランジスタ１２８，１３０がターンオンされる
ことにより、Ｖ_CCを接続点１３２に接続し１しき
い値電圧の降下が生ずる。これ等の条件のもとで
はトランジスタ１２４，１２６がターンオフされ
ることにより、Ｖ_CC端子及び基板ポンプ１２２か
ら高いインピーダンスを介して端子を分離す
る。

端子の電圧がＶ_CC＋Ｖ_tを越えるときは、ト
ランジスタ１２４，１２６はターンオンされる
が、トランジスタ１２８，１３０はターンオフさ
れる。この構成により端子を接続点１３２に
接続するが、Ｖ_CCは端子及び接続点１３２か
ら分離される。すなわち接続点１３２は、Ｖ_CC又
は端子の電圧のうち高い方に接続される。

接続点１３２は、低電力発振器１３４及びトラ
ンジスタ１３６に電力を供給するように接続され
ている。低電力発振器１３４は、同相信号Φを生
ずる。Φの逆数をとして表わす。信号Φはトラ
ンジスタ１３６のゲートへの入力であるが、信号
はトランジスタ１３８のゲートへの入力であ
る。トランジスタ１３６のソース端子は、接続点
１４０に接続されている。接続点１４０は、トラ
ンジスタ１３８のドレイン端子に接続されてい
る。トランジスタ１３８のソース端子は接地され
ている。トランジスタ１３６，１３８への位相は
ずれ信号の入力により接続点４０に方形波信号を
生ずる。接続点１４０の信号は、コンデンサとし
て機能するように接続されたトランジスタ１４２
のゲート端子に送られる。トランジスタ１４２の
ソース端子及びドレイン端子は、接続点１４４で
相互に接続されている。トランジスタ１４６のド
レイン端子及びゲート端子は、接続点１４４に接
続されているが、ソース端子は接地されることに
より、トランジスタ１４６が地電位にバイアスさ
れたダイオードとして機能するようにしてある。
接続点１４４は、さらにトランジスタ１４８のソ
ース端子に接続されている。又トランジスタ１４
８のゲート端子及びドレイン端子を相互に接続す
ることにより、トランジスタ１４８は、接続点１
４４に向いバイアスされたダイオードとして機能
する。

なお第２図に示すように発振器１３４は、互に
位相はずれで、それにより接続点１４０に方形波
信号を生ずる信号を発生する。この方形波信号
は、接続点１４０から接続点１４４にトランジス
タ１４２を経て送られる。トランジスタ１４２
は、コンデンサとして作用し直流を阻止する。接
続点１４４が高レベルになるときは、トランジス
タ１４６がターンオンされることにより、接続点
１４４はトランジスタ１４６を経て引続き放電さ
れる。接続点１４４が負になると、トランジスタ
１４６がターンオフされ、接続点１４４は負電圧
になる。接続点１４４の正電圧は、トランジスタ
１４８に抑止されるが、接続点１４４の負電圧
は、トランジスタ１４８を経て接続点７８（第１
図に示してある）に送られる。接続点７８は、基
板バイアス電圧Ｖ_BBを第１図及び第２図に示した
回路と一体の集積回路基板１５０に供給する。

第１図に示した回路は、又基板バイアス電圧Ｖ
_BBを監視しすることにより、基板バイアス電圧が
不十分なときに信号が高レベルに駆動され
るようにする。電圧Ｖ_BBが十分に負で約−２ない
し−３ボルトであるときは、デイプレツシヨン・
モード・トランジスタ８０がターンオフされる。
この作用により接続点８２を高レベルに高め、ト
ランジスタ８６をターンオンすることにより、接
続点８８を低レベルにする。接続点８８の低電圧
がトランジスタ９２をターンオフし、接続点９４
を高レベルに高める。接続点９４の高レベルがト
ランジスタ９８をターンオンすることにより、接
続点１００を低レベルにし、トランジスタ１０４
をターンオフする。トランジスタ１０４がターン
オフされるときは、接続点１２は高レベルになり
Ｖ_CCが端子の電圧を越えることを指示する。
接続点１２が高レベルであるときは、接続点２２
は低レベルになり、信号により、１次電圧
Ｖ_CC及びバイアス電圧Ｖ_BBが満足できることを指
示する。

電圧Ｖ_BBが十分には負でなく従つて約零ボルト
であるときは、トランジスタ８０がターンオンす
ることにより、接続点８２を低レベルにする。こ
の作用がトランジスタ８６をターンオフし、接続
点８８を高レベルに高める。接続点８８の高レベ
ルがトランジスタ９２をターンオンすることによ
り、接続点９４を低レベルにする。接続点９４の
低レベルがトランジスタ９８をターンオフするこ
とにより、接続点１００を高レベルに高め、トラ
ンジスタ１０４をターンオンする。この場合接続
点１２が低レベルになり、Ｖ_CCが端子の電圧
より低いときに生ずる同じ順序の事象が始まる。
電圧Ｖ_BBが不十分に負であることによつて、電力
の消失を指示する高レベルの信号と、周辺
回路が各記憶セル内にデータを書込まないように
する抑止信号とが発生させられる。又この場合周
辺回路を使用禁止の状態に保ち、電力消費を減ら
し、回線争奪の問題を防ぐ。

要するに本発明回路により、バツクアツプ電圧
を、各記憶セルに外部ピンの多重化によつて供給
する装置が得られ、１次電力の故障時に各記憶セ
ルに記憶したデータ・パターンを保持し、誤つた
書込み動作から保護することができる。この記憶
装置回路は、記憶セル配列がバツクアツプ電源に
より電力が供給されるときに低電力モードで動作
する。この記憶装置回路は、オンボード基板ポン
プ発生器（onboard substrate pump
generator）により発生させられる基板バイアス
電圧を監視することにより記憶データを保護す
る。バツクアツプ・モード中に各記憶セルと制御
回路の一部分とだけに電力が供給されるが、周辺
回路には電力は供給されない。バツクアツプ・モ
ード中に各記憶セルは極めてわずかな電流しか取
り出さないことにより、メガバイト程度の大容量
記憶装置が極めて小形の蓄電池を使つて１次電力
の損失時にも、記憶されたデータ・パターンを維
持することができる。

本発明の１実施例だけを添付図面に例示し本文
に詳述したが、本発明はこの実施例だけには限ら
ないで本発明の精神を逸脱しないで多くの変化変
型を行うことができるのはもちろんである。