JP2022175280A - 情報処理装置および情報処理装置の制御方法 - Google Patents

Abstract

【課題】電源電圧の遮断中のデータの保持に使用する１次電池の使用頻度を適切に制御することで、放電容量の小さい１次電池を採用可能にし、製品コストを低減する。【解決手段】情報処理装置は、電源電圧の第１揮発性メモリおよび第２揮発性メモリへの供給を制御する電源供給部と、第１電源電圧を出力する１次電池と、第２電源電圧を出力する２次電池と、１次電池を第２揮発性メモリに接続する第１スイッチと、２次電池を第２揮発性メモリに接続する第２スイッチと、２次電池を第１揮発性メモリに接続する第３スイッチと、電源電圧の供給が正常に停止した場合、第１スイッチをオフし、第２スイッチをオンし、第３スイッチをオフし、電源電圧の供給が異常に停止した場合、第１スイッチをオンし、第２スイッチをオフし、第３スイッチをオンするスイッチ制御部と、を有することを特徴とする。【選択図】図１

Description

本発明は、情報処理装置および情報処理装置の制御方法に関する。

高い信頼性を必要とする情報処理装置等のシステムでは、電源の正常遮断時および異常遮断時に揮発性メモリに保持されたデータの消失を防止するために、１次電池または２次電池等の補助電源が使用される。例えば、電源の正常遮断時には、１次電池を使用して揮発性メモリに保持されたデータが保持され、あるいは、揮発性メモリに保持されたデータが不揮発性メモリに退避される。停電等の電源の異常遮断時には、２次電池を使用して揮発性メモリに保持されたデータが保持される（例えば、特許文献１、２参照）。

１次電池は充電できないため、製品寿命まで電力を供給可能にするためには放電容量が十分に大きい１次電池をシステムに搭載する必要がある。しかしながら、放電容量が大きい１次電池の使用は、システムコストが上昇を招く。

開示の技術は、電源電圧の遮断中のデータの保持に使用する１次電池の使用頻度を適切に制御することで、放電容量の小さい１次電池を採用可能にし、製品コストを低減することを目的とする。

上記技術的課題を解決するため、本発明の一形態の情報処理装置は、第１電源供給経路に供給される電源電圧により動作する第１揮発性メモリと、第２電源供給経路に供給される電源電圧により動作する第２揮発性メモリと、電源電圧の前記第１電源供給経路および前記第２電源供給経路への供給を制御する電源供給部と、第１電源電圧を第１電源線に出力する１次電池と、第２電源電圧を第２電源線に出力する２次電池と、前記第１電源線を前記第２電源供給経路に接続する第１スイッチと、前記第２電源線を前記第２電源供給経路に接続する第２スイッチと、前記第２電源線を前記第１電源供給経路に接続する第３スイッチと、前記電源供給部による制御により前記電源電圧の供給が正常に停止した場合、前記第１スイッチをオフし、前記第２スイッチをオンし、前記第３スイッチをオフし、前記電源供給部による制御によらず前記電源電圧の供給が異常に停止した場合、前記第１スイッチをオンし、前記第２スイッチをオフし、前記第３スイッチをオンするスイッチ制御部と、を有することを特徴とする。

電源電圧の遮断中のデータの保持に使用する１次電池の使用頻度を適切に制御することで、放電容量の小さい１次電池を採用可能にし、製品コストを低減することができる。

本発明の第１の実施形態に係る情報処理装置の一例を示すブロック図である。 図１のスイッチ制御部の一例を示す回路図である。 図２のスイッチ制御部の入力と出力との関係を示す真理値表である。 図１の情報処理装置の動作の一例を示すタイミング図である。 図１の情報処理装置の動作の別の例を示すタイミング図である。 本発明の第２の実施形態に係る情報処理装置の一例を示すブロック図である。 本発明の第３の実施形態に係る情報処理装置の一例を示すブロック図である。

以下、図面を参照して実施の形態の説明を行う。以下では、信号が伝達される信号線には、信号名と同じ符号を使用し、電圧が供給される電圧線には、電圧名と同じ符号を使用する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る情報処理装置の一例を示すブロック図である。図１に示す情報処理装置１００は、電源供給部１０、充電制御部１２、２次電池１４、第２電源監視部１６、外部電源監視部１８、電圧生成部２０、１次電池２２および第１電源監視部２４を有する。また、情報処理装置１００は、システム制御部２６、給電フラグ記憶部２８およびスイッチ制御部３０を有する。

さらに、情報処理装置１００は、電圧生成部３２、３４、ＤＲＡＭ（Dynamic Random Access Memory）３６、ＳＲＡＭ（Static Random Access Memory）３８および不揮発性メモリ４０を有する。例えば、不揮発性メモリ４０は、フラッシュメモリまたはＨＤＤ（Hard Disk Drive）等である。また、情報処理装置１００は、スイッチＳＷ１、ＳＷ２、ＳＷ３およびダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５を有する。

ＤＲＡＭ３６は、第１揮発性メモリの一例である。ＳＲＡＭ３８は、第２揮発性メモリの一例である。スイッチＳＷ１は、第１スイッチの一例である。スイッチＳＷ２は、第２スイッチの一例である。スイッチＳＷ３は、第３スイッチの一例である。例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３は、ＦＥＴ（Field Effect Transistor）等のディスクリート部品が使用されてもよい。

例えば、情報処理装置１００は、コピー機能、プリンタ機能、スキャナ機能、ファクス機能等を有するＭＦＰ（Multi-Function Peripheral）内に制御基板の形態で搭載され、ファクス機能を実現する。図１は、制御基板に搭載される部品の一部を示している。なお、情報処理装置１００が搭載されるシステムは、ＭＦＰに限定されない。

電源供給部１０は、情報処理装置１００の起動時（パワーオン時）に生成されるパワーオン信号ＰＯＮのアサートに応答して、図示しない電源端子に供給される外部電源電圧ＥＶＣＣを電源電圧ＶＣＣとして充電制御部１２および電圧生成部２０、３２、３４等に出力する。電源供給部１０は、情報処理装置１００の遮断時（パワーオフ時）に生成されるパワーオン信号ＰＯＮのネゲートに応答して、電源電圧ＶＣＣの出力を停止する。

充電制御部１２は、電源電圧ＶＣＣを使用して２次電池１４を充電する。２次電池１４は、電源線ＶＢＡＴ２に１電源電圧ＶＢＡＴ２を出力する。電源線ＶＢＡＴ２は、第２電源線の一例であり、電源電圧ＶＢＡＴ２は、第２電源電圧の一例である。

第２電源監視部１６は、電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２（図４）より高いことを検出したときに監視信号ＶＢＡＴ２Ｍを論理０に設定する。第２電源監視部１６は、電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２以下であることを検出したときに監視信号ＶＢＡＴ２Ｍを論理１に設定する。なお、監視信号ＶＢＡＴ２Ｍの極性は、上記に限定されず、電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２より高いときに監視信号ＶＢＡＴ２Ｍが論理１に設定されてもよい。

外部電源監視部１８は、電源電圧ＶＣＣが第１閾値電圧ＶＴ１（図４）より高いことを検出したときに監視信号ＶＣＣＭを論理０に設定する。外部電源監視部１８は、電源電圧ＶＣＣが第１閾値電圧ＶＴ１以下であることを検出したときに監視信号ＶＣＣＭを論理１に設定する。なお、監視信号ＶＣＣＭの極性は、上記に限定されず、電源電圧ＶＣＣが第１閾値電圧ＶＴ１より高いときに監視信号ＶＣＣＭが論理１に設定されてもよい。

電圧生成部２０は、電源供給部１０から出力される電源電圧ＶＣＣを使用して、システム電源電圧ＶＳＹＳおよび他の電源電圧を生成する。システム電源電圧ＶＳＹＳは、第１電源監視部２４およびシステム制御部２６等の動作電圧として使用される。例えば、他の電源電圧は、ＰＣＩｅ（Peripheral Component Interconnect express）等の高速シリアルインタフェース、ＨＤＤまたはＵＳＢ（Universal Serial Bus）インタフェースの動作電圧として使用される。

１次電池２２は、電源線ＶＢＡＴ１に電源電圧ＶＢＡＴ１を出力する。例えば、電源電圧ＶＢＡＴ１の値は、電源電圧ＶＢＡＴ２の値と同じである。電源線ＶＢＡＴ１は、第１電源線の一例であり、電源電圧ＶＢＡＴ１は、第１電源電圧の一例である。第１電源監視部２４は、電源電圧ＶＢＡＴ１が所定の閾値電圧より高いときに監視信号ＶＢＡＴ１Ｍを論理０に設定する。第１電源監視部２４は、電源電圧ＶＢＡＴ１が所定の閾値電圧以下のときに監視信号ＶＢＡＴ１Ｍを論理１に設定する。なお、監視信号ＶＢＡＴ１Ｍの極性は、上記に限定されず、電源電圧ＶＢＡＴ１が所定の閾値電圧より高いときに監視信号ＶＢＡＴ１Ｍが論理１に設定されてもよい。

システム制御部２６は、ＡＳＩＣ（Application Specific Integrated Circuit）またはＳｏＣ（System on a Chip）等のチップの形態を有している。システム制御部２６は、ＣＰＵ（Central Processing Unit）２６１および汎用出力端子２６２を有する。ＣＰＵ２６１は、不揮発性メモリ４０に格納された制御プログラムを実行することで、情報処理装置１００の全体の動作を制御する。ＣＰＵ２６１は、情報処理装置１００の機能を実現するためにＤＲＡＭ３６およびＳＲＡＭ３８にアクセスし、データを読み書きする。また、ＣＰＵ２６１は、汎用出力端子２６２を介してデータ信号ＤＴおよびトリガ信号ＴＲＧを給電フラグ記憶部２８に出力する。

給電フラグ記憶部２８は、データ信号ＤＴをデータ端子Ｄで受信し、トリガ信号ＴＲＧをクロック端子ＣＬＫで受信し、フラグ信号ＶＦＬＧを出力端子Ｑから出力するフリップフロップＦＦである。給電フラグ記憶部２８は、トリガ信号ＴＲＧに同期して受信したデータ信号ＤＴの論理を起動フラグ信号ＶＦＬＧとしてスイッチ制御部３０に出力する。ＣＰＵ２６１、汎用出力端子２６２および給電フラグ記憶部２８は、起動フラグ信号ＶＦＬＧを起動レベルまたは停止レベルに設定するフラグ信号生成部の一例である。

スイッチ制御部３０は、監視信号ＶＣＣＭ、ＶＢＡＴ２Ｍおよび起動フラグ信号ＶＦＬＧの論理に応じてスイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＤＣＮＴを出力する。例えば、スイッチ制御部３０は、ディスクリート部品またはＰＬＤ（Programmable Logic Device）等を使用して設けられる。

スイッチＳＷ１は、スイッチ制御信号ＳＣＮＴ１が論理０のときにオフし、スイッチ制御信号ＳＣＮＴ１が論理１のときにオンする。スイッチＳＷ２は、スイッチ制御信号ＳＣＮＴ２が論理０のときにオフし、スイッチ制御信号ＳＣＮＴ２が論理１のときにオンする。スイッチＳＷ３は、スイッチ制御信号ＤＣＮＴが論理０のときにオフし、スイッチ制御信号ＤＣＮＴが論理１のときにオンする。なお、スイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＤＣＮＴの極性は、上記に限定されず、論理１のときにスイッチＳＷ１、ＳＷ２、ＳＷ３がそれぞれオンされてもよい。

ダイオードＤ１は、アノードがスイッチＳＷ１の一端に接続され、カソードが電源供給経路ＶＳに接続される。ダイオードＤ２は、アノードがスイッチＳＷ２の一端に接続され、カソードが電源供給経路ＶＳに接続される。ダイオードＤ３は、アノードが電源線ＶＣＣに接続され、カソードが電源供給経路ＶＳに接続される。

ダイオードＤ４は、アノードがスイッチＳＷ３の一端に接続され、カソードが電源供給経路ＶＤに接続される。ダイオードＤ５は、アノードが電源線ＶＣＣに接続され、カソードが電源供給経路ＶＤに接続される。

電圧生成部３２は、電源供給経路ＶＤを介してダイオードＤ４、Ｄ５のカソードに接続される。電源供給経路ＶＤは、第１電源供給経路の一例である。電圧生成部３２は、ダイオードＤ５および電源供給経路ＶＤを介して電源電圧ＶＣＣを受ける。電圧生成部３２は、スイッチＳＷ３、ダイオードＤ４および電源供給経路ＶＤを介して電源電圧ＶＢＡＴ２を受ける。

電圧生成部３２は、受けた電源電圧ＶＣＣまたは電源電圧ＶＢＡＴ２を使用して、ＤＲＡＭ３６の動作に使用する複数種の電源電圧ＶＣＣＤを生成し、生成した電源電圧ＶＣＣＤをＤＲＡＭ３６に出力する。例えば、複数種の電源電圧ＶＣＣＤは、ＤＲＡＭ３６の論理回路の動作電圧および入出力回路の動作電圧として使用される。電圧生成部３２により生成される複数種の電源電圧ＶＣＣＤのＤＲＡＭ３６への供給タイミングおよび遮断タイミングは、図示しないリセット制御回路により制御される。

電圧生成部３４は、電源供給経路ＶＳを介してダイオードＤ３、Ｄ４、Ｄ５のカソードに接続される。電源供給経路ＶＳは、第２電源供給経路の一例である。電圧生成部３４は、ダイオードＤ３および電源供給経路ＶＳを介して電源電圧ＶＣＣを受ける。電圧生成部３４は、スイッチＳＷ２、ダイオードＤ２および電源供給経路ＶＳを介して電源電圧ＶＢＡＴ２を受ける。

電圧生成部３４は、スイッチＳＷ１、ダイオードＤ１および電源供給経路ＶＳを介して電源電圧ＶＢＡＴ１を受ける。電圧生成部３４は、受けた電源電圧ＶＣＣ、電源電圧ＶＢＡＴ２または電源電圧ＶＢＡＴ１を使用して電源電圧ＶＣＣＳを生成し、生成した電源電圧ＶＣＣＳをＳＲＡＭ３８の動作電圧としてＳＲＡＭ３８に出力する。なお、電源電圧ＶＣＣＳは、第２電源監視部１６、外部電源監視部１８、給電フラグ記憶部２８およびスイッチ制御部３０の動作電圧としても使用される。

電源電圧ＶＣＣＳは、電源電圧ＶＣＣ、ＶＢＡＴ１、ＶＢＡＴ２のいずれかを使用して生成される。このため、１次電池２２が電源電圧ＶＢＡＴ１を生成可能な期間、第２電源監視部１６、外部電源監視部１８、給電フラグ記憶部２８およびスイッチ制御部３０を動作させることができる。また、情報処理装置１００のパワーオフ期間で、２次電池１４が電源電圧ＶＢＡＴ２を出力可能な期間、電源電圧ＶＣＣＳは、電源電圧ＶＢＡＴ２を使用して生成される。この期間、１次電池２２は使用されないため、１次電池２２の容量の減少を抑制することができ、情報処理装置１００の寿命を延ばすことができる。

特に限定されないが、例えば、ＤＲＡＭ３６は、ＤＤＲ（Double Data Rate）－ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。ＤＲＡＭ３６には、情報処理装置１００の動作中にワークデータが保持される。ＤＲＡＭ３６は、停電等により電源電圧ＶＣＣの供給が遮断された場合、２次電池１４からの電源電圧ＶＢＡＴ２によりワークデータを維持可能である。なお、ＤＲＡＭ３６は、セルフリフレッシュ機能を有しており、電源電圧ＶＣＣＤの供給を受けている間、システム制御部２６により制御を受けることなくデータを保持し続けることが可能である。

特に限定されないが、例えば、ＳＲＡＭ３８は、低電力タイプの汎用製品である。ＳＲＡＭ３８に保持されるデータには、停電等の電源異常時にも失われてはならない重要なデータが含まれる。このため、ＳＲＡＭ３８は、情報処理装置１００の停止中、２次電池１４からの電源電圧ＶＢＡＴ２または１次電池２２からの電源電圧ＶＢＡＴ１を受けて、データを保持し続ける。

また、ＳＲＡＭ３８は、停電等により電源電圧ＶＣＣの供給が遮断された場合、１次電池２２からの電源電圧ＶＢＡＴ１を受けてデータを保持し続ける。このため、ＳＲＡＭ３８は、停電等により電源電圧ＶＣＣの供給が遮断された場合にも、１次電池２２の寿命により電源電圧ＶＢＡＴ１の出力が停止されるまでデータを保持可能である。

図２は、図１のスイッチ制御部３０の一例を示す回路図である。スイッチ制御部３０は、インバータＩＶ１、ＩＶ２、２入力のアンド回路ＡＮＤ１、３入力のアンド回路ＡＮＤ２、ＡＮＤ３および２入力のオア回路ＯＲを有する。

インバータＩＶ１は、起動フラグ信号ＶＦＬＧの論理を反転してアンド回路ＡＮＤ２、ＡＮＤ３に出力する。インバータＩＶ２は、監視信号ＶＢＡＴ２Ｍの論理を反転してアンド回路ＡＮＤ３に出力する。アンド回路ＡＮＤ１は、起動フラグ信号ＶＦＬＧと監視信号ＶＣＣＭとのアンド論理を、スイッチＳＷ３を制御するスイッチ制御信号ＤＣＮＴとして出力する。

アンド回路ＡＮＤ３は、起動フラグ信号ＶＦＬＧの反転論理と監視信号ＶＣＣＭと監視信号ＶＢＡＴ２Ｍの反転論理とのアンド論理をスイッチ制御信号ＳＣＮＴ２として出力する。オア回路ＯＲは、スイッチ制御信号ＤＣＮＴとアンド回路ＡＮＤ２の出力とのオア論理をスイッチ制御信号ＳＣＮＴ１として出力する。

以上をまとめると、スイッチ制御信号ＤＣＮＴ、ＳＣＮＴ２、ＳＣＮＴ１は、式（１）、（２）、（３）により生成される。式（１）～（３）において、符号×は論理積を示し、符号＋は論理和を示し、符号／は否定を示す。

ＤＣＮＴ＝ＶＦＬＧ×ＶＣＣＭ ‥（１）
ＳＣＮＴ２＝／ＶＦＬＧ×ＶＣＣＭ×／ＶＢＡＴ２Ｍ ‥（２）
ＳＣＮＴ１＝ＤＣＮＴ＋／ＶＦＬＧ×ＶＣＣＭ×ＶＢＡＴ２Ｍ ‥（３）

図３は、図２のスイッチ制御部３０の入力と出力との関係を示す真理値表である。図３において、起動フラグ信号ＶＦＬＧの論理０は、外部電源電圧ＥＶＣＣが供給されていないとき、情報処理装置１００のパワーオンシーケンス中、または、情報処理装置１００のパワーオフシーケンス中を示す。すなわち、起動フラグ信号ＶＦＬＧの論理０は、情報処理装置１００が起動していないこと（ＯＦＦ）を示す。起動フラグ信号ＶＦＬＧの論理１は、情報処理装置１００の起動中（ＯＮ；パワーオンシーケンスの完了からパワーオフシーケンスの開始まで）を示す。

監視信号ＶＣＣＭの論理０は、電源供給部１０から出力される電源電圧ＶＣＣが正常値であることを示す。監視信号ＶＣＣＭの論理１は、電源供給部１０から出力される電源電圧ＶＣＣが正常値より低下していることを示す。監視信号ＶＢＡＴ２Ｍの論理０は、２次電池１４から出力される電源電圧ＶＢＡＴ２が正常値であることを示す。監視信号ＶＢＡＴ２Ｍの論理１は、２次電池１４から出力される電源電圧ＶＢＡＴ２が正常値より低下していることを示す。

電源電圧ＶＣＣが正常値の場合（Ｎｏ.１、Ｎｏ.２、Ｎｏ.５、Ｎｏ.６）、ＤＲＡＭ３６およびＳＲＡＭ３８には電源電圧ＶＣＣが供給されればよい。このため、スイッチ制御信号ＤＣＮＴ、ＳＣＮＴ２、ＳＣＮＴ１は、全て論理０に設定され、スイッチＳＷ１、ＳＷ２、ＳＷ３はオフされる。

一方、電源電圧ＶＣＣが正常値より低い場合、ＤＲＡＭ３６およびＳＲＡＭ３８には２次電池１４からの電源電圧ＶＢＡＴ２または１次電池２２からの電源電圧ＶＢＡＴ１を供給する必要がある。

起動フラグ信号ＶＦＬＧが論理０で監視信号ＶＣＣＭが論理１の場合（Ｎｏ．３、Ｎｏ．４）、情報処理装置１００はパワーオフ状態である。電源電圧ＶＣＣが生成されていないため、スイッチ制御信号ＤＣＮＴは論理０に設定され、スイッチＳＷ３はオフされる。

パワーオフ状態で起動フラグ信号ＶＦＬＧが論理０の場合、ＣＰＵ２６１は、パワーオフ状態になる前のパワーオフシーケンスにおいて、正規の手順によりＤＲＡＭ３６に保持されているデータのうち必要なデータをＳＲＡＭ３８等に退避済みである。

パワーオフ状態において、２次電池１４からの電源電圧ＶＢＡＴ２が正常な場合、ＳＲＡＭ３８のデータは、２次電池１４からの電源電圧ＶＢＡＴ２を使用して保持される。この場合、スイッチ制御信号ＳＣＮＴ２は論理１に設定されてスイッチＳＷ２がオンされ、スイッチ制御信号ＳＣＮＴ１は論理０に設定されてスイッチＳＷ１はオフされる（Ｎｏ．３）。

また、パワーオフ状態において、２次電池１４からの電源電圧ＶＢＡＴ２が正常値より低くなった場合、ＳＲＡＭ３８のデータは、１次電池２２からの電源電圧ＶＢＡＴ１を使用して保持される。この場合、スイッチ制御信号ＳＣＮＴ２は論理０に設定されてスイッチＳＷ２がオフされ、スイッチ制御信号ＳＣＮＴ１は論理１に設定されてスイッチＳＷ１はオンされる（Ｎｏ．４）。

このように、２次電池１４からの電源電圧ＶＢＡＴ２が正常な場合、１次電池２２からの電源電圧ＶＢＡＴ１を使用せずに、２次電池１４からの電源電圧ＶＢＡＴ２を使用してＳＲＡＭ３８のデータを保持することができる。電源電圧ＶＢＡＴ１は、電源電圧ＶＢＡＴ２が正常値より低くなった場合に使用される。これにより、１次電池２２の容量の減少を抑制することができ、１次電池２２の寿命を長くすることができる。したがって、より小さい放電容量の１次電池２２を使用することが可能になり、１次電池のコストを削減することができる。制御基板への１次電池２２の実装面積が小さくなる場合、制御基板のコストも削減することができる。この結果、情報処理装置１００のコストを削減することができる。

一方、起動フラグ信号ＶＦＬＧが論理１で監視信号ＶＣＣＭが論理１の場合（Ｎｏ．７、Ｎｏ．８）、情報処理装置１００の起動中に、停電等により外部電源電圧ＥＶＣＣの供給が遮断されたことを示す。この場合、ＤＲＡＭ３６およびＳＲＡＭ３８にはバックアップが必要なデータが残っている。

情報処理装置１００は、ＤＲＡＭ３６およびＳＲＡＭ３８に保持されているデータの消失を防止するために、２次電池１４からの電源電圧ＶＢＡＴ２をＤＲＡＭ３６に供給し、１次電池２２からの電源電圧ＶＢＡＴ１をＳＲＡＭ３８に供給する。このため、スイッチ制御信号ＤＣＮＴは論理１に設定されてスイッチＳＷ３はオンされ、スイッチ制御信号ＳＣＮＴ１は論理１に設定されてスイッチＳＷ１はオンされる。なお、Ｎｏ．７、Ｎｏ．８では、スイッチ制御信号ＳＣＮＴ２は、論理０に維持され、スイッチＳＷ２はオフ状態に維持される。

図４は、図１の情報処理装置１００の動作の一例を示すタイミング図である。すなわち、図４は、情報処理装置１００の制御方法の一例を示す。情報処理装置１００が起動される前、電源供給部１０は電源電圧ＶＣＣを出力しておらず、２次電池１４からの電源電圧ＶＢＡＴ２は正常値である。

また、前回のパワーオフシーケンスが正規の手順で正常に実行されたため、起動フラグ信号ＶＦＬＧは論理０に設定されている。電源電圧ＶＣＣが生成されていないため、監視信号ＶＣＣＭは論理１である。２次電池１４の電圧が正常であるため、監視信号ＶＢＡＴ２Ｍは論理０である。このため、スイッチ制御信号ＤＣＮＴ、ＳＣＮＴ２、ＳＣＮＴ１は、論理０、論理１、論理０にそれぞれ設定されている。

スイッチＳＷ３、ＳＷ２、ＳＷ１は、それぞれオフ、オン、オフされているため、電源電圧ＶＢＡＴ２がＳＲＡＭ３８に供給され、ＳＲＡＭ３８に保持されているデータが維持されている。ＤＲＡＭ３６は、給電されないため、データを保持していない。

情報処理装置１００が起動され、パワーオン信号ＰＯＮがアサートされると、電源供給部１０は、電源電圧ＶＣＣの出力を開始する。電圧生成部２０は、システム電源電圧ＶＳＹＳの生成を開始する。電圧生成部３２は、ＤＲＡＭ３６用の電源電圧ＶＣＣＤの生成を開始する。

タイミング（ａ）において、電源電圧ＶＣＣが第１閾値電圧ＶＴ１を超えると、監視信号ＶＣＣＭが論理０に変化するため、スイッチ制御信号ＳＣＮＴ２は論理０に変化する。これにより、スイッチＳＷ２がオフし、電圧生成部３４は、電源電圧ＶＢＡＴ２の使用と停止し、電源電圧ＶＣＣを使用してＳＲＡＭ３８用の電源電圧ＶＣＣＳを生成する。この後、ＣＰＵ２６１は、パワーオンシーケンスを実行する。

パワーオンシーケンスの完了後、タイミング（ｂ）において、ＣＰＵ２６１は、汎用出力端子２６２を介して給電フラグ記憶部２８に保持された論理を書き換え、起動フラグ信号ＶＦＬＧを論理１に設定する。すなわち、情報処理装置１００の内部状態は起動状態に設定され、情報処理装置１００は、データ処理等を実行する。スイッチ制御信号ＤＣＮＴ、ＳＣＮＴ２、ＳＣＮＴ１の状態は変化しないため、ＤＲＡＭ３６およびＳＲＡＭ３８への給電状態は変化しない。

ＣＰＵ２６１は、情報処理装置１００の電源を停止する場合、正規のパワーオフシーケンスを実行する。パワーオフシーケンスの完了後、タイミング（ｃ）において、ＣＰＵ２６１は、汎用出力端子２６２を介して給電フラグ記憶部２８に保持された論理を書き換え、起動フラグ信号ＶＦＬＧを論理０に設定する。すなわち、情報処理装置１００の内部状態は停止状態に設定される。スイッチ制御信号ＤＣＮＴ、ＳＣＮＴ２、ＳＣＮＴ１の状態は変化しないため、ＤＲＡＭ３６およびＳＲＡＭ３８への給電状態は、変化しない。

タイミング（ｄ）において、システム制御部２６は、パワーオフ信号ＰＯＦＦを論理０にアサートする。電源供給部１０は、パワーオフ信号ＰＯＦＦのアサートに基づいて、電源電圧ＶＣＣの生成を停止する。これにより、電源電圧ＶＣＣは、徐々に低下する。

タイミング（ｅ）において、スイッチ制御部３０は、電源電圧ＶＣＣが第１閾値電圧ＶＴ１以下になったときに起動フラグ信号ＶＦＬＧが論理０（停止レベル）であるため、電源供給部１０による電源電圧ＶＣＣの供給が正常に停止したと判断する。すなわち、スイッチ制御部３０は、論理０の起動フラグ信号ＶＦＬＧと電源電圧ＶＣＣの低下とに基づいて、正常な電源オフを判断することができる。

電源電圧ＶＣＣが第１閾値電圧ＶＴ１以下になると、監視信号ＶＣＣＭが論理１に変化するため、スイッチ制御信号ＳＣＮＴ２は論理１に変化する。これにより、スイッチＳＷ２がオンし、電圧生成部３４は、２次電池１４からの電源電圧ＶＢＡＴ２を使用してＳＲＡＭ３８用の電源電圧ＶＣＣＳを生成する。

２次電池１４の放電が進み、タイミング（ｆ）において２次電池１４からの電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２以下になると、監視信号ＶＢＡＴ２Ｍが論理１に変化する。これにより、スイッチ制御信号ＳＣＮＴ２、ＳＣＮＴ１は、それぞれ論理０、論理１に変化し、スイッチＳＷ２がオフし、スイッチＳＷ１がオンする。

そして、電圧生成部３４は、１次電池２２からの電源電圧ＶＢＡＴ１を使用してＳＲＡＭ３８用の電源電圧ＶＣＣＳを生成する。スイッチ制御信号ＤＣＮＴは論理０に維持されるため、スイッチＳＷ３はオフ状態を維持し、ＤＲＡＭ３６は給電されない。このように、スイッチＳＷ１は、２次電池１４の放電が進むまでオンしないため、１次電池２２からの電源電圧ＶＢＡＴ１の使用を最小限にすることができる。

なお、情報処理装置１００の最長のパワーオフ期間が、２次電池１４からの電源電圧ＶＢＡＴ２によりＳＲＡＭ３８のデータを保持可能な期間より短い場合、電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２以下になる前に２次電池１４の充電を開始することができる。この場合、最小限の放電容量の１次電池２２を使用することができ、情報処理装置１００のコストをさらに削減することができる。

図５は、図１の情報処理装置１００の動作の別の例を示すタイミング図である。すなわち、図５は、情報処理装置１００の制御方法の別の例を示す。図４と同様の動作については詳細な説明は省略する。図５（ｂ）までの動作は、図４（ｂ）までの動作と同じである。例えば、パワーオンシーケンスの完了により、起動フラグ信号ＶＦＬＧは論理１に設定される。

図５では、情報処理装置１００がデータ処理等を実行中に、タイミング（ｃ）において停電が発生し、外部電源電圧ＥＶＣＣの電源供給部１０への供給が停止される。これにより、電源電圧ＶＣＣは徐々に低下する。電圧生成部２０は、システム電源電圧ＶＳＹＳの生成を停止するため、システム制御部２６の動作が停止し、パワーオフ信号ＰＯＦＦが論理１から論理０に徐々に変化する。

タイミング（ｄ）において、スイッチ制御部３０は、電源電圧ＶＣＣが第１閾値電圧ＶＴ１以下になったときに起動フラグ信号ＶＦＬＧが論理１（起動レベル）であるため、停電等により電源供給部１０による電源電圧ＶＣＣの供給が異常に停止したと判断する。すなわち、スイッチ制御部３０は、論理１の起動フラグ信号ＶＦＬＧと電源電圧ＶＣＣの低下とに基づいて、異常な電源オフを判断することができる。

電源電圧ＶＣＣが第１閾値電圧ＶＴ１以下になると、監視信号ＶＣＣＭが論理１に変化する。起動フラグ信号ＶＦＬＧ、監視信号ＶＣＣＭ、ＶＢＡＴ２Ｍがそれぞれ論理１、論理１、論理０であるため、スイッチ制御信号ＤＣＮＴ、ＳＣＮＴ２はともに論理１に変化する。

これにより、スイッチＳＷ３がオンし、電圧生成部３２は、２次電池１４からの電源電圧ＶＢＡＴ２を使用してＤＲＡＭ３６用の電源電圧ＶＣＣＤを生成する。また、スイッチＳＷ１がオンし、電圧生成部３４は、１次電池２２からの電源電圧ＶＢＡＴ１を使用してＳＲＡＭ３８用の電源電圧ＶＣＣＳを生成する。

２次電池１４の放電が進み、タイミング（ｅ）において、２次電池１４からの電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２以下になると、監視信号ＶＢＡＴ２Ｍが論理１に変化する。しかしながら、図３（Ｎｏ．８）で説明したように、スイッチＳＷ３、ＳＷ２、ＳＷ１の状態は維持される。２次電池１４からの電源電圧ＶＢＡＴ２が低下することで、電圧生成部３２は、電源電圧ＶＣＣＤの生成を停止する。

一方、電圧生成部３４は、１次電池２２からの電源電圧ＶＢＡＴ１を使用してＳＲＡＭ３８用の電源電圧ＶＣＣＳを生成し続ける。このため、ＳＲＡＭ３８に保持されているデータは、消失することなく維持される。

以上、第１の実施形態では、情報処理装置１００のパワーオフ期間に、電源電圧ＶＢＡＴ２が正常な期間、１次電池２２からの電源電圧ＶＢＡＴ１を使用せずに、２次電池１４からの電源電圧ＶＢＡＴ２を使用してＳＲＡＭ３８のデータが保持することができる。電源電圧ＶＢＡＴ１は、電源電圧ＶＢＡＴ２が正常値より低くなった場合に使用される。これにより、１次電池２２の容量の減少を抑制することができ、１次電池２２の寿命を長くすることができる。したがって、小さい放電容量の１次電池２２を使用することが可能になり、１次電池のコストを削減することができる。制御基板への１次電池２２の実装面積が小さくなる場合、制御基板のコストも削減することができる。この結果、情報処理装置１００のコストを削減することができる。

スイッチ制御部３０は、電源電圧ＶＣＣの低下を監視信号ＶＣＣＭにより検出したときに、起動フラグ信号ＶＦＬＧの論理に基づいて、正常な電源オフであるか、停電等の異常な電源オフであるかを判断することができる。

電源電圧ＶＣＣＳは、電源電圧ＶＣＣ、ＶＢＡＴ１、ＶＢＡＴ２のいずれかを使用して生成され、１次電池２２の容量がなくなるまで生成される。このため、１次電池２２が電源電圧ＶＢＡＴ１を生成可能な期間、第２電源監視部１６、外部電源監視部１８、給電フラグ記憶部２８およびスイッチ制御部３０を動作させることができる。

また、情報処理装置１００のパワーオフ期間で、２次電池１４が電源電圧ＶＢＡＴ２を出力可能な期間、電源電圧ＶＣＣＳは、電源電圧ＶＢＡＴ２を使用して生成される。このため、情報処理装置１００のパワーオフ期間にＳＲＡＭ３８のデータを保持し続ける場合に、１次電池２２の容量の減少を抑制することができ、情報処理装置１００の寿命を延ばすことができる。

情報処理装置１００の最長のパワーオフ期間が、２次電池１４からの電源電圧ＶＢＡＴ２によりＳＲＡＭ３８のデータを保持可能な期間より短い場合、電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２以下になる前に２次電池１４の充電を開始することができる。この場合、最小限の放電容量の１次電池２２を使用することができ、情報処理装置１００のコストをさらに削減することができる。

（第２の実施形態）
図６は、本発明の第２の実施形態に係る情報処理装置の一例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図６に示す情報処理装置１００Ａは、システム制御部２６Ａが図１のシステム制御部２６と異なる。図１に示したＤＲＡＭ３６およびＳＲＡＭ３８は、ＤＲＡＭ３６ＡおよびＳＲＡＭ３８Ａとしてシステム制御部２６Ａに含まれる。情報処理装置１００Ａのその他の構成は、図１の情報処理装置１００と同様である。ＤＲＡＭ３６Ａは、第１揮発性メモリの一例であり、ＳＲＡＭ３８Ａは、第２揮発性メモリの一例である。

システム制御部２６Ａには、ＤＲＡＭ３６Ａが搭載された半導体チップＣＨＩＰ１と、ＣＰＵ２６１、汎用出力端子２６２およびＳＲＡＭ３８Ａが集積された半導体チップＣＨＩＰ２とが搭載される。システム制御部２６Ａは、ＳｉＰ（System in a Package）の形態を有している。半導体チップＣＨＩＰ１は、第１チップの一例であり、半導体チップＣＨＩＰ２は、第２チップの一例である。

例えば、半導体チップＣＨＩＰ１に搭載されるＤＲＡＭ３６Ａは、ベアチップでもよい。半導体チップＣＨＩＰ２内のＳＲＡＭ３８Ａは、ＣＰＵ２６１および汎用出力端子２６２とともに集積されたＳＲＡＭマクロ等である。ＣＰＵ２６１は、ＤＲＡＭ３６ＡおよびＳＲＡＭ３８Ａにアクセスし、データを読み書きする。ＳＲＡＭマクロは、図１に示した低電力タイプの汎用のＳＲＡＭ３８（ディスクリート部品）に比べて消費電力が大きい。なお、半導体チップＣＨＩＰ２は、マイコンチップでもよい。この場合、ＳＲＡＭ３８Ａは、マイコンの内蔵ＲＡＭである。

例えば、半導体チップＣＨＩＰ２に集積されたＳＲＡＭ３８Ａの消費電力が、図１に示したディスクリートのＳＲＡＭ３８の消費電力の６倍であるとする。情報処理装置１００、１００Ａの寿命が同じに設計される場合、図６の１次電池２２の放電容量は、図１の１次電池２２の放電容量の６倍必要になる。

例えば、ディスクリートのＳＲＡＭ３８を搭載して寿命が６年の情報処理装置を設計する場合、情報処理装置に搭載される１次電池２２および２次電池１４の放電容量が、それぞれ６００ｍＡｈおよび１００ｍＡｈであるとする。ここで、ＳＲＡＭ３８のデータは、情報処理装置の電源の遮断中、１次電池２２を使用して保持されるとし、ＳＲＡＭ３８のデータを１年間保持するために必要な１次電池２２の容量は１００ｍＡｈである。

寿命が６年のこの情報処理装置に、半導体チップに集積された、消費電力が６倍のＳＲＡＭ３８Ａを使用する場合、ＳＲＡＭ３８Ａのデータを１年間保持するために必要な１次電池２２の容量を６００ｍＡｈとして、１次電池２２の放電容量は３６００ｍＡｈになる。２次電池１４の放電容量は１００ｍＡｈである。

図６に示す情報処理装置１００Ａは、図３から図５と同様に動作する。情報処理装置１００Ａでは、電源の遮断中、２次電池１４を優先的に使用してＳＲＡＭ３８Ａのデータが保持される。例えば、停電が発生せず、２次電池１４の放電容量（１００ｍＡｈ）を、全てＳＲＡＭ３８Ａのバックアップに使用できるとする。この場合、ＳＲＡＭ３８Ａのデータは、２次電池１４の放電容量により２ヶ月保持可能であり、さらに、１次電池２２の放電容量により６年間（３６００ｍＡｈ／６００ｍＡｈ）保持可能である。

また、電源の最長の遮断期間が２ヶ月より短い場合、２次電池１４からの電源電圧ＶＢＡＴ２が第２閾値電圧ＶＴ２以下になる前に２次電池１４の充電を開始することができる。この場合、１次電池２２の放電容量をさらに削減することができる。

以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。例えば、情報処理装置１００Ａのパワーオフ期間に、電源電圧ＶＢＡＴ２が正常な期間、１次電池２２からの電源電圧ＶＢＡＴ１を使用しないことで、１次電池２２の寿命を長くすることができる。この結果、１次電池のコストを削減することができ、情報処理装置１００Ａのコストを削減することができる。

さらに、第２の実施形態では、ディスクリートのＳＲＡＭ３８に比べて消費電力が大きいＳＲＡＭ３８（半導体チップＣＨＩＰ２に集積）を使用する場合にも、１次電池２２の放電容量を小さくすることが可能になる。

（第３の実施形態）
図７は、本発明の第３の実施形態に係る情報処理装置の一例を示すブロック図である。図１および図６と同様の要素については、同じ符号を付し、詳細な説明は省略する。図７に示す情報処理装置１００Ｂは、システム制御部２６Ｂが図１のシステム制御部２６と異なる。図１に示したＤＲＡＭ３６、ＳＲＡＭ３８、給電フラグ記憶部２８およびスイッチ制御部３０は、ＤＲＡＭ３６Ａ、ＳＲＡＭ３８Ａ、給電フラグ記憶部２８Ｂおよびスイッチ制御部３０Ｂとしてシステム制御部２６Ｂに含まれる。情報処理装置１００Ｂのその他の構成は、図１の情報処理装置１００と同様である。

システム制御部２６Ｂには、ＤＲＡＭ３６Ａが搭載された半導体チップＣＨＩＰ１と、ＣＰＵ２６１Ｂ、ＳＲＡＭ３８Ａ、給電フラグ記憶部２８Ｂおよびスイッチ制御部３０Ｂが集積された半導体チップＣＨＩＰ２とが搭載される。システム制御部２６Ｂは、ＳｉＰの形態を有している。例えば、半導体チップＣＨＩＰ２は、ＡＳＩＣとして設計される。ＣＰＵ２６１Ｂおよび給電フラグ記憶部２８Ｂは、起動フラグ信号ＶＦＬＧを起動レベルまたは停止レベルに設定するフラグ信号生成部の一例である。

図７に示す情報処理装置１００Ｂは、図３から図５と同様に動作する。スイッチ制御部３０Ｂの回路構成は図２と同じであり、スイッチ制御部３０Ｂの動作は、図３に示す真理値表により示される。

ＣＰＵ２６１Ｂは、給電フラグ記憶部２８Ｂをレジスタとして制御する。これにより、ＣＰＵ２６１Ｂは、図１に示した汎用出力端子２６２を介することなく、給電フラグ記憶部２８に保持させる論理を簡易に書き換えることができる。

以上、第３の実施形態においても第１および第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、半導体チップＣＨＩＰ２内にＣＰＵ２６１Ｂ、ＳＲＡＭ３８Ａ、給電フラグ記憶部２８Ｂおよびスイッチ制御部３０Ｂが集積される。これにより、ＣＰＵ２６１Ｂは、給電フラグ記憶部２８Ｂをレジスタとして制御することができ、図４および図５に示したＤＲＡＭ３６およびＳＲＡＭ３８に保持されたデータの保持動作を簡易に実行することができる。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０ 電源供給部
１２ 充電制御部
１４ ２次電池
１６ 第２電源監視部
１８ 外部電源監視部
２０ 電圧生成部
２２ １次電池
２４ 第１電源監視部
２６、２６Ａ、２６Ｂ システム制御部
２８ 給電フラグ記憶部
２８、２８Ｂ 給電フラグ記憶部
３０、３０Ｂ スイッチ制御部
３２、３４ 電圧生成部
３６、３６Ａ ＤＲＡＭ
３８、３８Ａ ＳＲＡＭ
４０ 不揮発性メモリ
１００、１００Ａ、１００Ｂ 情報処理装置
２６１、２６１Ｂ ＣＰＵ
２６２ 汎用出力端子
ＣＨＩＰ１、ＣＨＩＰ２ 半導体チップ
ＤＣＮＴ スイッチ制御信号
ＥＶＣＣ 外部電源電圧
ＰＯＦＦ パワーオフ信号
ＰＯＮ パワーオン信号
ＳＣＮＴ１、ＳＣＮＴ２ スイッチ制御信号
ＳＷ１、ＳＷ２、ＳＷ３ スイッチ
ＶＢＡＴ１、ＶＢＡＴ２ 電源電圧
ＶＢＡＴ１Ｍ、ＶＢＡＴ２Ｍ 監視信号
ＶＣＣ、ＶＣＣＤ 電源電圧
ＶＣＣＭ 監視信号
ＶＣＣＳ 電源電圧
ＶＤ 電源供給経路
ＶＦＬＧ 起動フラグ信号
ＶＳ 電源供給経路
ＶＳＹＳ システム電源電圧
ＶＴ１ 第１閾値電圧
ＶＴ２ 第２閾値電圧

特開平１１－１８４５６９号公報 特開２０１３－６６２８９号公報

Claims (7)

1. 第１電源供給経路に供給される電源電圧により動作する第１揮発性メモリと、
   第２電源供給経路に供給される電源電圧により動作する第２揮発性メモリと、
   電源電圧の前記第１電源供給経路および前記第２電源供給経路への供給を制御する電源供給部と、
   第１電源電圧を第１電源線に出力する１次電池と、
   第２電源電圧を第２電源線に出力する２次電池と、
   前記第１電源線を前記第２電源供給経路に接続する第１スイッチと、
   前記第２電源線を前記第２電源供給経路に接続する第２スイッチと、
   前記第２電源線を前記第１電源供給経路に接続する第３スイッチと、
   前記電源供給部による制御により前記電源電圧の供給が正常に停止した場合、前記第１スイッチをオフし、前記第２スイッチをオンし、前記第３スイッチをオフし、前記電源供給部による制御によらず前記電源電圧の供給が異常に停止した場合、前記第１スイッチをオンし、前記第２スイッチをオフし、前記第３スイッチをオンするスイッチ制御部と、
   を有することを特徴とする情報処理装置。
2. 前記電源電圧を監視する外部電源監視部と、
   前記電源供給部により前記電源電圧が供給された場合に起動フラグ信号を起動レベルに設定し、前記電源供給部により前記電源電圧の供給が停止される場合に前記起動フラグ信号を停止レベルに設定するフラグ信号生成部と、を有し、
   前記スイッチ制御部は、前記起動フラグ信号の前記停止レベル中に前記外部電源監視部により第１閾値電圧以下の前記電源電圧が検出された場合、前記電源電圧の供給が正常に停止したと判断し、前記起動フラグ信号の前記起動レベル中に前記外部電源監視部により前記第１閾値電圧以下の前記電源電圧が検出された場合、前記電源電圧の供給が異常に停止したと判断すること
   を特徴とする請求項１に記載の情報処理装置。
3. 前記スイッチ制御部、前記外部電源監視部および前記フラグ信号生成部は、前記第２電源供給経路に供給される電源電圧に基づいて動作すること、
   を特徴とする請求項２に記載の情報処理装置。
4. 前記第２電源電圧を監視する第２電源監視部を有し、
   前記スイッチ制御部は、前記電源電圧の供給が正常に停止したと判断された後、前記第２電源監視部により第２閾値電圧以下の前記第２電源電圧が検出された場合、第１スイッチをオンし、前記第２スイッチをオフすること
   を特徴とする請求項２または請求項３に記載の情報処理装置。
5. 前記第１揮発性メモリが集積された第１チップと、前記第２揮発性メモリと前記第２揮発性メモリにアクセスする回路とが集積された第２チップとを搭載したパッケージを有すること
   を特徴とする請求項１ないし請求項４のいずれか１項に記載の情報処理装置。
6. 前記第１揮発性メモリが集積された第１チップと、前記第２揮発性メモリと前記スイッチ制御部とが集積された第２チップとを搭載されたパッケージを有すること
   を特徴とする請求項１ないし請求項４のいずれか１項に記載の情報処理装置。
7. 第１電源供給経路に供給される電源電圧により動作する第１揮発性メモリと、第２電源供給経路に供給される電源電圧により動作する第２揮発性メモリと、電源電圧の前記第１電源供給経路および前記第２電源供給経路への供給を制御する電源供給部と、第１電源電圧を第１電源線に出力する１次電池と、第２電源電圧を第２電源線に出力する２次電池と、前記第１電源線を前記第２電源供給経路に接続する第１スイッチと、前記第２電源線を前記第２電源供給経路に接続する第２スイッチと、前記第２電源線を前記第１電源供給経路に接続する第３スイッチと、を有する情報処理装置の制御方法であって、
   前記電源供給部による制御により前記電源電圧の供給が正常に停止した場合、前記第１スイッチをオフし、前記第２スイッチをオンし、前記第３スイッチをオフし、前記電源供給部による制御によらず前記電源電圧の供給が異常に停止した場合、前記第１スイッチをオンし、前記第２スイッチをオフし、前記第３スイッチをオンすること
   を特徴とする情報処理装置の制御方法。

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