JP6026270B2 - 半導体装置 - Google Patents

Description

この発明は、動作モードとしてアクティブモードおよびスタンバイモードを有する半導体装置の電源制御に関する。

マイクロコンピュータなどの半導体装置は、内部回路に供給する電源電圧（以下、内部電源電圧とも称する）を生成するための電源回路を備えている。このような半導体装置には、高速動作および低消費電力の実現のために、半導体装置の動作時（アクティブモード）と待機時（スタンバイモード）とで、動作させる電源回路を切替えるように構成したものが広く用いられている。

電源回路は、半導体装置のアクティブモードおよびスタンバイモードの両動作モードにおいて、安定した電源電圧を発生させる必要がある。このため、消費電力が大きく、電圧降下が起こりやすいアクティブモード時には、電力供給能力の高い電源回路が用いられる一方で、消費電力が小さいスタンバイモード時には、低消費電力化のため、消費電力を抑えた電源回路が用いられる。

特開２００８−２１７５０９号公報

多電源のチップにおいて、オンチップレギュレータの出力と外部電源との間をスイッチ制御している場合、電源投入時、各回路が順方向にバイアスされるといった不具合が生じないよう、予め定められた電源立ち上げシーケンスに従って複数の電源電圧を順次立ち上げる必要がある。この立ち上げシーケンス制御は、ユーザへの制約となってしまう。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、動作モードとして、アクティブモードとスタンバイモードとを有する。半導体装置は、アクティブモード時、外部電源回路から第１の内部電源電圧の供給を受ける第１の電源線と、外部電源電圧に基づいて第２の内部電源電圧を生成する内部電源回路と、内部電源回路から第２の内部電源電圧の供給を受ける第２の電源線と、第１の電源線および第２の電源線の間に接続されるＰＭＯＳスイッチと、ＰＭＯＳスイッチのオン／オフを制御する制御回路とを備える。ＰＭＯＳスイッチは、ソースおよびＮ型ウェルが第１の電源線に接続される第１のＰＭＯＳトランジスタと、ソースおよびＮ型ウェルが第２の電源線に接続され、ドレインが第１のＰＭＯＳトランジスタのドレインに接続される第２のＰＭＯＳトランジスタと、制御回路からの制御指令および第２の電源線の電圧に基づいて、第１のＰＭＯＳトランジスタのゲートに入力する第１の制御信号を生成するための第１の制御信号生成部と、制御指令および第１の電源線の電圧に基づいて、第２のＰＭＯＳトランジスタのゲートに入力する第２の制御信号を生成するための第２の制御信号生成部とを含む。

上記の一実施の形態によれば、アクティブモードとスタンバイモードとで動作させる電源回路を切替えるように構成された半導体装置において、電源立ち上げシーケンスをフリー化することができる。

実施の形態１による半導体装置の構成を示す回路図である。 実施の形態１による半導体装置における内部電源電圧の切替え動作を説明するためのタイミングチャートである。 図１におけるＰＭＯＳスイッチの構成を示す回路図である。 ＰＭＯＳスイッチの構成を模式的に示す断面図である。 実施の形態２による半導体装置に適用される内部電源回路の構成を示す回路図である。 実施の形態３による半導体装置に適用されるＰＭＯＳスイッチの構成の一例を示す回路図である。 実施の形態１による半導体装置の動作を示すタイミングチャートである。 実施の形態３による半導体装置の動作を示すタイミングチャートである。 関連技術の半導体装置の全体構成を示す回路図である。 関連技術の半導体装置における外部レギュレータおよび内部レギュレータの切替え動作を説明するためのタイミングチャートである。 一般的なＰＭＯＳスイッチの構成を模式的に示す断面図である。

以下、一実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
一実施の形態による半導体装置を説明するにあたり、最初に、関連技術の半導体装置における電源制御について説明する。次に、一実施の形態による半導体装置の主要部分について説明する。

［関連技術の半導体装置における電源制御］
図９は、関連技術の半導体装置の全体構成を示す回路図である。

図９を参照して、関連技術の半導体装置１０００は、半導体装置１０００の外部から供給される外部電源電圧ＶＣＣを受ける電源端子５と、外部電源電圧ＶＣＣを降圧して内部電源電圧を生成する内部電源回路２１０と、電源線１５とを備える。半導体装置１０００は、内部回路１２と、ＳＲＡＭ（Static Random Access Memory）メモリセル３２と、ＳＲＡＭ周辺回路１４と、システム制御回路２８とをさらに備える。

電源端子５は、半導体装置１０００の外部に設けられたレギュレータ（以下、「外部レギュレータ」とも称する）２によって生成された外部電源電圧ＶＣＣを受ける。内部電源回路２１０は、外部電源電圧ＶＣＣを降圧した内部電源電圧を生成し、生成した内部電源電圧を電源線３５に供給する。電源線３５にはＳＲＡＭメモリセル３２が接続される。ＳＲＡＭメモリセル３２は、電源線３５から供給される内部電源電圧を受けて駆動する。以下の説明では、ＳＲＡＭメモリセル３２を駆動するための内部電源電圧を「内部電源電圧ＶＤＤ＿ＲＡＭ」と表記する。また、内部電源電圧ＶＤＤ＿ＲＡＭを伝達する電源線３５を「ＶＤＤ＿ＲＡＭ線」と表記する。

内部電源回路２１０は、外部電源電圧ＶＣＣによって動作する。内部電源回路２１０は、基準電圧発生回路２２０と、内部レギュレータ２６とを含む。基準電圧発生回路２２０は、外部電源電圧ＶＣＣを降圧した基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆは、例えば１．２５Ｖ程度に設定される。内部レギュレータ２６は、基準電圧Ｖｒｅｆを参照して内部電源電圧ＶＤＤ＿ＲＡＭを生成する。

具体的には、内部レギュレータ２６は、誤差増幅器２６０と、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ２６２とを含む。誤差増幅器２６０は、反転入力端子（−端子）に基準電圧Ｖｒｅｆを受け、非反転入力端子（＋端子）に内部レギュレータ２６の出力端子からのフィードバック電圧を受ける。誤差増幅器２６０は、基準電圧Ｖｒｅｆとフィードバック電圧との電圧差に応じて制御電圧を生成し、生成した制御電圧をＰＭＯＳトランジスタ２６２の制御端子（ゲート端子）に供給する。

誤差増幅器２６０から出力される制御電圧は、フィードバック電圧が基準電圧Ｖｒｅｆよりも大きくなるにつれて増大する。この結果、ＰＭＯＳトランジスタ２６２を流れる電流が減少するので、フィードバック電圧の増大が抑制される。逆に、制御電圧は、フィードバック電圧が基準電圧Ｖｒｅｆよりも小さくなるにつれて減少する。この結果、ＰＭＯＳトランジスタ２６２を流れる電流が増大するので、フィードバック電圧の減少が抑制される。このようにして、フィードバック電圧は、基準電圧Ｖｒｅｆ（１．２５Ｖ）に等しくなる。

内部レギュレータ２６の出力端子はＶＤＤ＿ＲＡＭ線３５に接続される。これにより、ＶＤＤ＿ＲＡＭ線３５には、基準電圧Ｖｒｅｆに等しい出力電圧が内部電源電圧ＶＤＤ＿ＲＡＭとして供給される。

なお、誤差増幅器２６０は、システム制御回路２８から与えられる制御信号ｐｄ＿ｓｔｂｙに応じて活性状態（オン状態）または非活性状態（オフ状態）に制御される。具体的には、誤差増幅器２６０は、Ｌ（論理ロー）レベルに活性化された制御信号ｐｄ＿ｓｔｂｙを受けてオン状態となり、Ｈ（論理ハイ）レベルに非活性化された制御信号ｐｄ＿ｓｔｂｙを受けてオフ状態となる。

また、ＶＤＤ＿ＲＡＭ線３５には、内部電源電圧ＶＤＤ＿ＲＡＭを安定化するために、電源端子７を介して外部容量４が取り付けられている。

半導体装置１０００は、半導体装置１０００の外部から直接的に内部電源電圧の供給を受けるための構成として、電源端子６と、電源線１５と、ＰＭＯＳスイッチ４００と、レベルシフタ１６とをさらに備える。

電源端子６は、外部レギュレータ３によって生成された内部電源電圧を受ける。電源線１５には内部回路１２、ＳＲＡＭ周辺回路１４およびレベルシフタ１６が接続される。半導体装置１０００が例えばマイクロコンピュータの場合、内部回路１２は、ＣＰＵ（Central Processing Unit）、フラッシュメモリ等の書換え可能な不揮発性メモリ、論理回路および周辺回路などを含む。ＳＲＡＭ周辺回路１４は、センスアンプなどＳＲＡＭメモリセル３２の書込み・読出し動作に必要な周辺回路および制御回路などを含む。内部回路１２およびＳＲＡＭ周辺回路１４は、電源線１５から供給される内部電源電圧を受けて駆動する。以下の説明では、内部回路１２およびＳＲＡＭ周辺回路１４を駆動するための内部電源電圧を「内部電源電圧ＶＤＤ」と表記する。また、内部電源電圧ＶＤＤを伝達する電源線１５を「ＶＤＤ線」と表記する。内部電源電圧ＶＤＤは、内部電源電圧ＶＤＤ＿ＲＡＭと同じ電圧レベルであり、例えば１．２５Ｖ程度に設定される。

ＰＭＯＳスイッチ４００は、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５の間に接続される。ＰＭＯＳスイッチ４００のオン（導通）／オフ（非導通）は、システム制御回路２８によって生成され、かつ、レベルシフタ１６によってレベル変換された制御信号ｐｓｗｏｎによって制御される。具体的には、制御信号ｐｓｗｏｎがＬレベルに活性化されたとき、ＰＭＯＳスイッチ４００がオンされる。これにより、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５が電気的に接続される。一方、制御信号ｐｓｗｏｎがＨレベルに非活性化されたとき、ＰＭＯＳスイッチ４００がオフされる。これにより、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５が電気的に遮断される。

半導体装置１０００は、図９に示すように、内部電源電圧ＶＤＤによって動作する回路が配置された領域（以下、「ＶＤＤ電源領域」とも称する）１００と、外部電源電圧ＶＣＣによって動作する回路が配置された領域（以下、「ＶＣＣ電源領域」とも称する）２００と、内部電源電圧ＶＤＤ＿ＲＡＭによって動作する回路が配置された領域（以下、「ＶＤＤ＿ＲＡＭ電源領域」とも称する）３００とに分けられる。ＶＤＤ電源領域１００には、内部回路１２と、ＳＲＡＭ周辺回路１４と、レベルシフタ１６とが含まれる。ＶＣＣ電源領域２００には、内部電源回路２１０およびシステム制御回路２８が含まれる。ＶＤＤ＿ＲＡＭ電源領域３００には、ＳＲＡＭメモリセル３２が含まれる。

以上に示す半導体装置１０００は、動作モードとして、半導体装置の動作時に対応するアクティブモードと、半導体装置の待機時（非動作時とも称する）に対応するスタンバイモードとを有する。システム制御回路２８は、このアクティブモード時とスタンバイモード時とで内部電源電圧の供給源を切替える。

具体的には、種々の回路動作が行なわれるため、消費電力が大きく、電圧降下が起こりやすいアクティブモード時には、電流供給能力の高い外部レギュレータ３を用いて内部電源電圧ＶＤＤを発生させる。ＶＤＤ電源領域１００において、内部回路１２およびＳＲＡＭ周辺回路１４は、ＶＤＤ線１５から内部電源電圧ＶＤＤの供給を受けて駆動する。

このとき、システム制御回路２８は、Ｌレベルに活性化された制御信号ｐｓｗｏｎをレベルシフタ１６へ出力する。ＰＭＯＳスイッチ４００がレベル変換された制御信号ｐｓｗｏｎを受けてオンされることにより、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５が接続される。システム制御回路２８はさらに、Ｈレベルに非活性化された制御信号ｐｄ＿ｓｔｂｙを生成して内部レギュレータ２６へ出力する。誤差増幅器２６０がＨレベルの制御信号ｐｄ＿ｓｔｂｙを受けてオフ状態となるため、内部レギュレータ２６は内部電源電圧ＶＤＤ＿ＲＡＭを発生しない。したがって、ＶＤＤ＿ＲＡＭ線３５は、ＶＤＤ線１５からＰＭＯＳスイッチ４００を介して内部電源電圧ＶＤＤの供給を受ける。このようにして、アクティブモード時には、ＳＲＡＭメモリセル３２は、内部回路１２およびＳＲＡＭ周辺回路１４と同様に、外部レギュレータ３から供給される内部電源電圧ＶＤＤによって駆動する。

これに対して、種々の回路動作が行なわれない待機状態のため、消費電力が小さいスタンバイモード時には、低消費電力化対策として、消費電力を抑えた内部レギュレータ２６を用いて内部電源電圧ＶＤＤ＿ＲＡＭを発生させる。詳細には、スタンバイモード時は、内部回路１２およびＳＲＡＭ周辺回路１４への内部電源電圧ＶＤＤの供給が不要となる一方で、ＳＲＡＭメモリセル３２に対しては、データ保持のために内部電源電圧ＶＤＤ＿ＲＡＭを供給する必要がある。一方で、外部レギュレータ３を用いて内部電源電圧ＶＤＤ＿ＲＡＭを発生させると消費電力が大きくなる。そのため、外部レギュレータ３をオフ状態とし、内部レギュレータ２６をオン状態として内部電源電圧ＶＤＤ＿ＲＡＭを発生させる。

このとき、システム制御回路２８は、Ｈレベルに非活性化された制御信号ｐｓｗｏｎをレベルシフタ１６へ出力する。ＰＭＯＳスイッチ４００がレベル変換された制御信号ｐｓｗｏｎを受けてオフされることにより、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５が電気的に遮断される。システム制御回路２８はさらに、Ｌレベルに活性化された制御信号ｐｄ＿ｓｔｂｙを内部レギュレータ２６へ出力する。誤差増幅器２６０がＬレベルの制御信号ｐｄ＿ｓｔｂｙを受けてオン状態となると、内部レギュレータ２６は内部電源電圧ＶＤＤ＿ＲＡＭを発生する。この結果、ＶＤＤ＿ＲＡＭ線３５は、内部レギュレータ２６から内部電源電圧ＶＤＤ＿ＲＡＭの供給を受ける。このようにして、スタンバイモード時、ＳＲＡＭメモリセル３２は、内部レギュレータ２６から供給される内部電源電圧ＶＤＤ＿ＲＡＭによって駆動する。

（１）ＶＤＤ＿ＲＡＭ線の電圧ドロップの発生
以上に説明したように、関連技術の半導体装置１０００では、アクティブモード時とスタンバイモード時とで、電流供給能力の異なる２つのレギュレータ（外部レギュレータ３および内部レギュレータ２６）を切替えて用いることにより、低消費電力化を実現する。

しかしながら、一般に内部レギュレータ２６はできるだけ消費電力を抑えたいため、外部レギュレータ３に比べて出力電圧の反応が鈍い。このため、半導体装置１０００がアクティブモードからスタンバイモードに移行する際に、内部レギュレータ２６をオン状態にしてからＶＤＤ＿ＲＡＭ線３５に電圧が供給されるまでに時間差が生じてしまう。その結果、スタンバイモードへの移行直後において、ＶＤＤ＿ＲＡＭ線３５の電圧が一時的に低下する、いわゆる電圧ドロップが発生するという問題がある。

図１０は、関連技術の半導体装置１０００における外部レギュレータ３および内部レギュレータ２６の切替え動作を説明するためのタイミングチャートである。

図１０を参照して、半導体装置１０００がアクティブモードのときには（時刻ｔ０）、ＶＤＤ線１５に外部レギュレータ３から内部電源電圧ＶＤＤ（１．２５Ｖ）が供給される。ＰＭＯＳスイッチ４００は、Ｌレベルに活性化された制御信号ｐｓｗｏｎによってオンされる。一方、内部レギュレータ２６は、Ｈレベルに非活性された制御信号ｐｄ＿ｓｔｂｙによってオフ状態となる。ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５がＰＭＯＳスイッチ４００によって接続されることにより、ＶＤＤ＿ＲＡＭ線３５には内部電源電圧ＶＤＤが供給される。

アクティブモードからスタンバイモードへ移行するときには、制御信号ｐｄ＿ｓｔｂｙをＬレベルに活性化させて内部レギュレータ２６をオン状態とする（時刻ｔ１）。続いて、制御信号ｐｓｗｏｎをＨレベルに非活性化させてＰＭＯＳスイッチ４００をオフする（時刻ｔ２）。なお、スタンバイモードでは外部レギュレータ３がオフ状態となるため、ＶＤＤ線１５は、内部電源電圧ＶＤＤ（１．２５Ｖ）から接地電圧（０Ｖ）に向かって低下する。

ここで、内部レギュレータ２６からＶＤＤ＿ＲＡＭ線３５に内部電源電圧ＶＤＤ＿ＲＡＭが供給されるタイミングが、ＰＭＯＳスイッチ４００がオフされるタイミング（時刻ｔ２）よりも遅れると、ＶＤＤ＿ＲＡＭ線３５では電源供給が一時的に途絶える。このため、ＶＤＤ＿ＲＡＭ線３５に、図１０に示すように電圧ドロップが発生する。

なお、スタンバイモードからアクティブモードへ復帰するときには、制御信号ｐｓｗｏｎをＬレベルに活性化させてＰＭＯＳスイッチ４００をオンするとともに（時刻ｔ３）、制御信号ｐｄ＿ｓｔｂｙをＨレベルに非活性化させて内部レギュレータ２６をオフ状態とする。アクティブモードでは外部レギュレータ３がオン状態となるため、ＶＤＤ線１５は、接地電圧（０Ｖ）から再び内部電源電圧ＶＤＤ（１．２５Ｖ）に上昇する。外部レギュレータ３は応答性が良いため、ＶＤＤ＿ＲＡＭ線３５に電圧ドロップは生じない。

上記のように、スタンバイモードへの移行直後のＶＤＤ＿ＲＡＭ線３５の電圧ドロップは内部レギュレータ２６の応答性に起因したものであるため、内部レギュレータ２６を常時オン状態にしておくことで電圧ドロップを抑えることも考えられる。しかしながら、図９に示す構成のままでアクティブモード時に内部レギュレータ２６をオン状態にしておくと、内部レギュレータ２６から供給される内部電源電圧ＶＤＤ＿ＲＡＭと、外部レギュレータ３から供給される内部電源電圧ＶＤＤとの間に電圧差が生じたときに、内部レギュレータ２６に無駄に電力を消費させる可能性が生じてしまう。

例えば、内部電源電圧ＶＤＤが１．１５Ｖであって、内部電源電圧ＶＤＤ＿ＲＡＭが１．３５Ｖである場合、内部レギュレータ２６から外部レギュレータ３に向かって、内部レギュレータ２６が供給できる限界まで電流が流れ続ける。これは無駄な電力を消費させるとともに、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５にエレクトロマイグレーションが発生しやすくなり、半導体装置の信頼性にも影響を及ぼす。このため、内部レギュレータ２６を常時オン状態にしておくことは現実的でない。

（２）電源立ち上げシーケンスの制約
図９に示すように、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５は、ＰＭＯＳスイッチ４００を介して接続されている。図１１は、一般的なＰＭＯＳスイッチの構成を模式的に示す断面図である。

図１１を参照して、ＰＭＯＳスイッチ４００は、ＰＭＯＳトランジスタにより構成される。ＰＭＯＳトランジスタは、Ｐ型半導体基板ｐ−ｓｕｂに設けられたＮ型ウェルｎ−ｗｅｌｌに形成される。ＰＭＯＳトランジスタにおいて、ドレインＤはＶＤＤ線１５に接続され、ソースＳはＶＤＤ＿ＲＡＭ線３５に接続される。Ｎ型ウェルｎ−ｗｅｌｌはＶＤＤ＿ＲＡＭ線３５に接続される。ＶＤＤ＿ＲＡＭ線３５にはアクティブモード時およびスタンバイモード時の双方で電源が供給されるのに対して、ＶＤＤ線１５はスタンバイモード時に電源の供給が停止されるためである。

半導体装置１０００に電源が投入されると、外部レギュレータ３および内部電源回路２１０がそれぞれ起動されることによって、内部電源電圧ＶＤＤおよびＶＤＤ＿ＲＡＭがそれぞれ立ち上がる。ＰＭＯＳトランジスタは、ドレインＤに内部電源電圧ＶＤＤを受け、ソースＳおよびＮ型ウェルｎ−ｗｅｌｌに内部電源電圧ＶＤＤ＿ＲＡＭを受ける。

例えば、内部電源電圧ＶＤＤ＿ＲＡＭの立ち上がりが内部電源電圧ＶＤＤの立ち上がりよりも遅い場合を想定する。この場合、ドレインＤの電圧に対してＮ型ウェルｎ−ｗｅｌｌの電圧が低くなるため、ドレインＤおよびＮ型ウェルｎ−ｗｅｌｌ間のＰＮ接合が順方向にバイアスされる。このため、ＰＮ接合に電流が流れる可能性がある。

一方、内部電源電圧ＶＤＤの立ち上がりが内部電源電圧ＶＤＤ＿ＲＡＭの立ち上がりよりも遅い場合には、ドレインＤの電圧に対してＮ型ウェルｎ−ｗｅｌｌの電圧が高くなるため、ドレインＤおよびＮ型ウェルｎ−ｗｅｌｌ間のＰＮ接合が順方向にバイアスされず、ＰＮ接合に電流が流れない。

したがって、半導体装置１０００の電源投入時には、内部電源電圧ＶＤＤ＿ＲＡＭを内部電源電圧ＶＤＤよりも先に立ち上げなければならないという制約が生じる。

以上のように、関連技術の半導体装置１０００における電源制御には、スタンバイモードへの移行直後のＶＤＤ＿ＲＡＭ線３５の電圧ドロップ、および、電源立ち上げシーケンスの制約という課題があった。実施の形態１では、以下のように、内部レギュレータ２６を常時オン状態にすることを可能とすることにより、スタンバイモードへの移行直後の電圧ドロップを抑制する。また、ＰＭＯＳスイッチ４００を、電源投入時にＰＮ接合が順方向にバイアスされるのを防止可能な構造とすることにより、電源立ち上げシーケンスのフリー化を実現する。

［実施の形態１による半導体装置における電源制御］
以下、実施の形態１による半導体装置における電源制御について説明する。

図１は、実施の形態１による半導体装置の構成を示す回路図である。
図１を参照して、実施の形態１による半導体装置１は、図９に示す関連技術の半導体装置１０００において、内部電源回路２１０に代えて、内部電源回路２１を設けたものである。また、ＰＭＯＳスイッチ４００に代えて、ＰＭＯＳスイッチ４０およびレベルシフタ３４を設けたものである。半導体装置１の全体構成は、内部電源回路２１、ＰＭＯＳスイッチ４０およびレベルシフタ３４を除いて、図９と同様であるので、詳細な説明は繰り返さない。

（内部電源回路２１の構成）
内部電源回路２１は、外部電源電圧ＶＣＣによって動作する。内部電源回路２１は、基準電圧発生回路２２と、セレクタ２４と、内部レギュレータ２６とを含む。

基準電圧発生回路２２は、外部電源電圧ＶＣＣを降圧した基準電圧Ｖｒｅｆを生成する。基準電圧発生回路２２は、互いに電圧レベルの異なる２つの基準電圧Ｖ１，Ｖ２を生成可能に構成される。基準電圧Ｖ１は例えば１．０５Ｖ程度に設定され、基準電圧Ｖ２は例えば１．２５Ｖ程度に設定される。

セレクタ２４は、システム制御回路２８から与えられる制御信号ｓｅｌ＿ｒｅｆに従って、基準電圧発生回路２２が出力する電圧Ｖ１，Ｖ２のいずれか一方を選択する。セレクタ２４は、その選択した電圧を基準電圧Ｖｒｅｆとして内部レギュレータ２６へ出力する。

内部レギュレータ２６は、セレクタ２４から入力される基準電圧Ｖｒｅｆを参照して、内部電源電圧ＶＤＤ＿ＲＡＭを生成する。具体的には、内部レギュレータ２６は、誤差増幅器２６０およびＰＭＯＳトランジスタ２６２を含み、誤差増幅器２６０の反転入力端子に基準電圧Ｖｒｅｆを受ける。また、誤差増幅器２６０の非反転入力端子に内部レギュレータ２６の出力端子からのフィードバック電圧を受ける。

誤差増幅器２６０は、図９で説明したように、基準電圧Ｖｒｅｆとフィードバック電圧との電圧差に応じて制御電圧を生成し、生成した制御電圧をＰＭＯＳトランジスタ２６２の制御端子（ゲート端子）に供給する。これにより、ＶＤＤ＿ＲＡＭ線３５には、基準電圧Ｖｒｅｆに等しい出力電圧が内部電源電圧ＶＤＤ＿ＲＡＭとして供給される。上述のように、制御信号ｓｅｌ＿ｒｅｆに従って基準電圧Ｖｒｅｆを２値Ｖ１（１．０５Ｖ），Ｖ２（１．２５Ｖ）の間で切替えることにより、内部電源電圧ＶＤＤ＿ＲＡＭはこの２値Ｖ１，Ｖ２の間で切替えられる。

誤差増幅器２６０は、システム制御回路２８から与えられる制御信号ｐｄ＿ｓｔｂｙに応じてオン状態またはオフ状態に制御される。具体的には、誤差増幅器２６０は、Ｌレベルに活性化された制御信号ｐｄ＿ｓｔｂｙを受けてオン状態となり、Ｈレベルに非活性化された制御信号ｐｄ＿ｓｔｂｙを受けてオフ状態となる。

ＰＭＯＳスイッチ４０は、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５の間に接続される。ＰＭＯＳスイッチ４０は、システム制御回路２８によって生成され、かつ、レベルシフタ１６によってレベル変換された制御信号ｐｓｗｏｎ＿ｖｄｄを受ける。ＰＭＯＳスイッチ４０はさらに、システム制御回路２８によって生成され、かつ、レベルシフタ３４によってレベル変換された制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍを受ける。ＰＭＯＳスイッチ４０は、後述するように、これら２つの制御信号に応答してオン／オフが制御される。

具体的には、制御信号ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍがともにＬレベルに活性化されたとき、ＰＭＯＳスイッチ４０がオンされる。これにより、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５が電気的に接続される。一方、制御信号ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの少なくとも一方がＨレベルに非活性化されたとき、ＰＭＯＳスイッチ４０がオフされる。これにより、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５が電気的に遮断される。

半導体装置１は、図１に示すように、ＶＤＤ電源領域１０と、ＶＣＣ電源領域２０と、ＶＤＤ＿ＲＡＭ電源領域３０とに分けられる。ＶＤＤ電源領域１０には、内部回路１２と、ＳＲＡＭ周辺回路１４と、レベルシフタ１６とが含まれる。ＶＣＣ電源領域２０には、内部電源回路２１およびシステム制御回路２８が含まれる。ＶＤＤ＿ＲＡＭ電源領域３０には、ＳＲＡＭメモリセル３２およびレベルシフタ３４が含まれる。

ここで、ＶＣＣ電源領域２０に含まれる回路では、主として膜厚の厚い高耐圧用トランジスタが使用される。一方、ＶＤＤ電源領域１０およびＶＤＤ＿ＲＡＭ電源領域３０に含まれる回路では、主として高耐圧用トランジスタよりも膜厚の薄い低耐圧用トランジスタが使用される。

実施の形態１による半導体装置１は、関連技術の半導体装置１０００（図９）と同様に、動作モードとして、アクティブモードとスタンバイモードとを有する。システム制御回路２８は、アクティブモード時とスタンバイモード時とで内部電源電圧の供給源を切替える。

ここで、上述のように、関連技術に示した構成において、アクティブモード時とスタンバイモード時とで、電流供給能力の異なる２つのレギュレータ（外部レギュレータ３および内部レギュレータ２６）を切替えて用いると、内部レギュレータ２６の応答性に起因して、スタンバイモードへの移行直後にＶＤＤ＿ＲＡＭ線３５に電圧ドロップが生じてしまう（図１０参照）。

そのため、実施の形態１による半導体装置１では、内部電源回路２１が生成する内部電源電圧ＶＤＤ＿ＲＡＭの電圧レベルを、半導体装置１の動作モードに応じて切替える。これにより、内部電源電圧ＶＤＤおよびＶＤＤ＿ＲＡＭの電圧差による無駄な電力消費を抑制し、内部電源回路２１を常時オン状態とすることを可能とする。

図２は、実施の形態１による半導体装置１における内部電源電圧ＶＤＤ＿ＲＡＭの切替え動作を説明するためのタイミングチャートである。

図２を参照して、半導体装置１がアクティブモードのとき（時刻ｔ０）、ＶＤＤ線１５には外部レギュレータ３から内部電源電圧ＶＤＤ（１．２５Ｖ）が供給される。ＰＭＯＳスイッチ４０は、Ｌレベルに活性化された制御信号ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍによってオンされる。ＶＤＤ＿ＲＡＭ線３５は、ＰＭＯＳスイッチ４０によってＶＤＤ線１５に電気的に接続されるため、ＶＤＤ線１５から内部電源電圧ＶＤＤが供給される。

このとき、内部電源回路２１においては、Ｌレベルに活性化された制御信号ｐｄ＿ｓｔｂｙによって内部レギュレータ２６がオン状態となる。これにより、ＶＤＤ＿ＲＡＭ線３５には、内部レギュレータ２６から内部電源電圧ＶＤＤ＿ＲＡＭが供給される。

上述のように、内部電源電圧ＶＤＤ＿ＲＡＭが内部電源電圧ＶＤＤより高い場合、内部レギュレータ２６から外部レギュレータ３に向かって、内部レギュレータ２６が供給できる限界まで電流が流れ続けてしまう。

そこで、実施の形態１では、アクティブモード時に内部レギュレータ２６に与える基準電圧Ｖｒｅｆを、内部電源電圧ＶＤＤ（１．２５Ｖ）よりも低い電圧Ｖ１（１．０５Ｖ）とする。具体的には、セレクタ２４は、システム制御回路２８からの制御信号ｓｅｌ＿ｒｅｆに従って電圧Ｖ１を選択して内部レギュレータ２６に出力する。内部レギュレータ２６が電圧Ｖ１を基準電圧Ｖｒｅｆとして動作することにより、ＶＤＤ＿ＲＡＭ線３５には、電圧Ｖ１に等しい内部電源電圧ＶＤＤ＿ＲＡＭが供給される。なお、電圧Ｖ１は、内部電源電圧ＶＤＤのばらつきを考慮して、内部電源電圧ＶＤＤの下限値よりも低くなるように設定される。

このように、アクティブモード時に内部レギュレータ２６が発生する内部電源電圧ＶＤＤ＿ＲＡＭ（１．０５Ｖ）を内部電源電圧ＶＤＤ（１．２５Ｖ）より低くしたことにより、内部レギュレータ２６から外部レギュレータ３に向かって電流が流れるのを防止できる。これにより、内部レギュレータ２６の無駄な電力消費が抑制されるため、内部レギュレータ２６を常時オン状態にすることが可能となる。

アクティブモードからスタンバイモードへの移行するときには、セレクタ２４は、システム制御回路２８からの制御信号ｓｅｌ＿ｒｅｆに従って電圧Ｖ２（１．２５Ｖ）を選択して内部レギュレータ２６に出力する。内部レギュレータ２６が電圧Ｖ２を基準電圧Ｖｒｅｆとして動作することにより、ＶＤＤ＿ＲＡＭ線３５には、電圧Ｖ２に等しい内部電源電圧ＶＤＤ＿ＲＡＭが供給される。

なお、上述の説明では、電圧Ｖ２を内部電源電圧ＶＤＤ（１．２５Ｖ）と同じ電圧レベルとする構成について例示したが、電圧Ｖ２はＳＲＡＭメモリセル３２のデータ保持可能な電圧レベル（例えば１．１Ｖ程度）であればよい。

システム制御回路２８は、制御信号ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍをともにＨレベルに非活性化させてＰＭＯＳスイッチ４０をオフする（時刻ｔ２）。スタンバイモードでは外部レギュレータ３がオフ状態となるため、ＶＤＤ線１５は、内部電源電圧ＶＤＤ（１．２５Ｖ）から接地電圧（０Ｖ）に向かって低下する。一方、ＶＤＤ＿ＲＡＭ線３５は、内部レギュレータ２６が既にオン状態となっているため、電圧ドロップの発生が抑制される。

（ＰＭＯＳスイッチ４０の構成）
図３は、図１におけるＰＭＯＳスイッチ４０の構成を示す回路図である。

図３を参照して、ＰＭＯＳスイッチ４０は、直列に接続された２個のＰＭＯＳトランジスタＰ１，Ｐ２と、２個の制御信号生成部５０＿１，５０＿２とを含む。

ＰＭＯＳトランジスタＰ１，Ｐ２は、ＶＤＤ＿ＲＡＭ線３５およびＶＤＤ線１５の間に直列に接続される。ＰＭＯＳトランジスタＰ１は、ソースＳがＶＤＤ＿ＲＡＭ線３５に接続され、ドレインＤがＰＭＯＳトランジスタＰ２のドレインに接続される。ＰＭＯＳトランジスタＰ２は、ソースＳがＶＤＤ線１５に接続される。以下の説明では、ＰＭＯＳトランジスタＰ１およびＰ２の接続ノードを「中間ノードＶＤＤ＿ＭＩＤ」と表記する。

制御信号生成部５０＿１は、ＰＭＯＳトランジスタＰ１のオン／オフを制御するための制御信号を生成する。制御信号生成部５０＿１は、インバータ４２＿１と、ＮＡＮＤゲート４４−１と、バッファ４６＿１とを含む。インバータ４２＿１、ＮＡＮＤゲート４４＿１およびバッファ４６＿１は、内部電源電圧ＶＤＤ＿ＲＡＭによって動作する。また、バッファ４６＿１は、インバータ２段で構成されることが多い。

インバータ４２＿１は、システム制御回路２８（図１）から与えられる制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの反転信号をＮＡＮＤゲート４４＿１の一方入力ノードに出力する。ＮＡＮＤゲート４４＿１の他方入力ノードはＶＤＤ線１５に接続される。ＮＡＮＤゲート４４＿１は、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの反転信号と、ＶＤＤ線１５に供給される内部電源電圧ＶＤＤとの論理積を反転させた信号をバッファ４６＿１に出力する。バッファ４６＿１は、ＮＡＮＤゲート４４＿１の出力信号に応じた制御信号をＰＭＯＳトランジスタＰ１の制御端子（ゲート端子）に出力する。

制御信号生成部５０＿２はＰＭＯＳトランジスタＰ２のオン／オフを制御するための制御信号を生成する。制御信号生成部５０＿２は、インバータ４２＿２と、ＮＡＮＤゲート４４−２と、バッファ４６＿２とを含む。インバータ４２＿２、ＮＡＮＤゲート４４＿２およびバッファ４６＿２は、内部電源電圧ＶＤＤによって動作する。また、バッファ４６＿２は、インバータ２段で構成されることが多い。

インバータ４２＿２は、システム制御回路２８（図１）から与えられる制御信号ｐｓｗｏｎ＿ｖｄｄの反転信号をＮＡＮＤゲート４４＿２の一方入力ノードに出力する。ＮＡＮＤゲート４４＿２の他方入力ノードはＶＤＤ＿ＲＡＭ線３５に接続される。ＮＡＮＤゲート４４＿２は、制御信号ｐｓｗｏｎ＿ｖｄｄの反転信号と、ＶＤＤ＿ＲＡＭ線３５に供給される内部電源電圧ＶＤＤ＿ＲＡＭとの論理積を反転させた信号をバッファ４６＿２に出力する。バッファ４６＿２は、ＮＡＮＤゲート４４＿２の出力信号に応じた制御信号をＰＭＯＳトランジスタＰ２の制御端子（ゲート端子）に出力する。

ここで、ＰＭＯＳトランジスタＰ１およびその制御信号生成部５０＿１に着目する。
制御信号生成部５０＿１に入力される制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍは、ＰＭＯＳトランジスタＰ１をオンさせるときにＬレベルに活性化される一方で、ＰＭＯＳトランジスタＰ１をオフさせるときにＨレベルに非活性化される。ＮＡＮＤゲート４４＿１は、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの反転信号と、内部電源電圧ＶＤＤとの論理積を反転させた信号を出力する。

具体的には、内部電源電圧ＶＤＤがＨレベル（例えば１．２５Ｖ）のとき、ＮＡＮＤゲート４４＿１はインバータとして機能し、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの反転信号の論理を反転させて出力する。したがって、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍがＬレベルのときにＰＭＯＳトランジスタＰ１がオンされ、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍがＨレベルのときにＰＭＯＳトランジスタＰ１がオフされる。

一方、内部電源電圧ＶＤＤがＬレベル（０Ｖ）のときには、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの論理に拘わらず、ＮＡＮＤゲート４４＿１はＨレベルの信号を出力する。したがって、ＰＭＯＳトランジスタＰ１は、制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍの論理によらず、オフされる。

このように、ＰＭＯＳトランジスタＰ１は、内部電源電圧ＶＤＤがＨレベルに立ち上ることではじめてオン／オフの制御が可能となる。同様にして、ＰＭＯＳトランジスタＰ２およびその制御信号生成部５０＿２においても、ＰＭＯＳトランジスタＰ２は、内部電源電圧ＶＤＤ＿ＲＡＭがＨレベルに立ち上がることではじめてオン／オフの制御が可能となる。すなわち、ＰＭＯＳスイッチ４０は、内部電源電圧ＶＤＤ，ＶＤＤ＿ＲＡＭがともにＨレベル立ち上がった状態で、制御信号ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍに応じてオン／オフが制御される。

このような構成としたことにより、実施の形態１による半導体装置１では、内部電源電圧ＶＤＤ＿ＲＡＭの立ち上がりと内部電源電圧ＶＤＤの立ち上がりとの間に時間差が生じた場合であっても、各ＰＭＯＳトランジスタのドレインＤおよびＮ型ウェルｎ−ｗｅｌｌ間のＰＮ接合に電流が流れることがない。これにより、電源立ち上げシーケンスのフリー化が可能となる。以下、その理由について説明する。

図４は、ＰＭＯＳスイッチ４０の構成を模式的に示す断面図である。
図４を参照して、ＰＭＯＳトランジスタＰ１，Ｐ２は、Ｐ型半導体基板ｐ−ｓｕｂに設けられたＮ型ウェルｎ−ｗｅｌｌに形成される。ＰＭＯＳトランジスタＰ１は、ソースＳがＶＤＤ＿ＲＡＭ線３５に接続され、ドレインＤが中間ノードＶＤＤ＿ＭＩＤにおいてＰＭＯＳトランジスタＰ２のドレインＤに接続される。ＰＭＯＳトランジスタＰ１が形成されるＮ型ウェルｎ−ｗｅｌｌはＶＤＤ＿ＲＡＭ線３５に接続される。

ＰＭＯＳトランジスタＰ２は、ソースＳがＶＤＤ線１５に接続され、ドレインＤが中間ノードＶＤＤ＿ＭＩＤにおいてＰＭＯＳトランジスタＰ１のドレインＤに接続される。ＰＭＯＳトランジスタＰ２が形成されるＮ型ウェルｎ−ｗｅｌｌはＶＤＤ線１５に接続される。

半導体装置１に電源が投入されると、外部レギュレータ３および内部電源回路２１がそれぞれ起動されることによって、内部電源電圧ＶＤＤおよびＶＤＤ＿ＲＡＭがそれぞれ立ち上がる。ＰＭＯＳトランジスタＰ１は、ソースＳおよびＮ型ウェルｎ−ｗｅｌｌに内部電源電圧ＶＤＤ＿ＲＡＭを受ける。ＰＭＯＳトランジスタＰ２は、ソースＳおよびＮ型ウェルｎ−ｗｅｌｌに内部電源電圧ＶＤＤを受ける。

ここで、内部電源電圧ＶＤＤ＿ＲＡＭの立ち上がりが内部電源電圧ＶＤＤの立ち上がりよりも遅い場合を想定する。この場合、ＰＭＯＳトランジスタＰ２では、上述のように、内部電源電圧ＶＤＤがＨレベルとなっていても、内部電源電圧ＶＤＤ＿ＲＡＭがＨレベルに立ち上るまではＰＭＯＳトランジスタＰ２がオンされない。このため、ＰＭＯＳトランジスタＰ２のドレインＤおよび中間ノードＶＤＤ＿ＭＩＤは、ハイインピーダンス状態となる。

一方、ＰＭＯＳトランジスタＰ１では、内部電源電圧ＶＤＤがＨレベルとなっていても、内部電源電圧ＶＤＤ＿ＲＡＭがＨレベルに立ち上がるまでは制御信号生成部５０＿１がオン状態にならないため、ＰＭＯＳトランジスタＰ１がオンされない。このような状態であっても、中間ノードＶＤＤ＿ＭＩＤに接続されるＰＭＯＳトランジスタＰ１のドレインＤはハイインピーダンス状態となっているため、ドレインＤおよび対応のＮ型ウェルｎ―ｗｅｌｌ間のＰＮ接合が順方向にバイアスされることがない。よって、ＰＮ接合に電流が流れることがない。

なお、内部電源電圧ＶＤＤの立ち上がりが内部電源電圧ＶＤＤ＿ＲＡＭの立ち上がりよりも遅い場合においても同様のことがいえる。この場合は、ＰＭＯＳトランジスタＰ２において、ドレインＤおよび対応のＮ型ウェルｎ−ｗｅｌｌ間のＰＮ接合が順方向にバイアスされないため、ＰＮ接合に電流が流れることがない。

このように、内部電源電圧ＶＤＤおよびＶＤＤ＿ＲＡＭのいずれが先にＨレベルに立ち上がってもＰＭＯＳトランジスタＰ１，Ｐ２のＰＮ接合が順方向にバイアスされることがない。したがって、電源立ち上げシーケンスに対する制約が不要となるため、電源立ち上げシーケンスのフリー化を実現することができる。

なお、実施の形態１による半導体装置１では、内部電源回路２１が生成する内部電源電圧ＶＤＤ＿ＲＡＭの電圧レベルを、半導体装置１の動作モードに応じて切替える構成とした。しかしながら、関連技術に示したように、アクティブモード時とスタンバイモード時とで、電流供給能力の異なる２つのレギュレータ（外部レギュレータ３および内部レギュレータ２６）を切替えて用いる構成に対しても、図４に示すＰＭＯＳスイッチ４０の構成を適用することが可能である。そして、そのような構成においても、電源立ち上げシーケンスに対する制約を不要とすることができる。

さらに、実施の形態１による半導体装置１では、ＶＤＤ＿ＲＡＭ線３５およびＶＤＤ線１５の間のスイッチトランジスタを、高耐圧用トランジスタではなく、低耐圧用トランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２で構成することができる。これにより、スイッチトランジスタを高耐圧用トランジスタで構成する場合に比べて面積（トランジスタサイズＬ／Ｗ）の削減が図られる。

＜実施の形態２＞
上述の実施の形態１による半導体装置１では、内部電源回路２１が生成する内部電源電圧ＶＤＤ＿ＲＡＭを動作モードに応じて切替えるための構成として、互いに電圧レベルが異なる２つの基準電圧Ｖ１，Ｖ２を生成可能な基準電圧発生回路２２を用いる構成について説明したが、基準電圧を１つの電圧レベルのままで、内部レギュレータ２６側で内部電源電圧ＶＤＤ＿ＲＡＭを２値Ｖ１，Ｖ２の間で切替えるようにしてもよい。実施の形態２では、内部レギュレータ２６で内部電源電圧ＶＤＤ＿ＲＡＭを切替える構成について説明する。

図５は、実施の形態２による半導体装置に適用される内部電源回路２１Ａの構成を示す回路図である。実施の形態２による半導体装置の構成は、内部電源回路２１Ａを除いて、図１と同様であるので、詳細な説明は繰り返さない。

図５を参照して、実施の形態２による内部電源回路２１Ａは、基準電圧発生回路２２Ａと、内部レギュレータ２６Ａとを含む。

内部電源回路２１Ａは、外部電源電圧ＶＣＣによって動作する。内部電源回路２１Ａは、基準電圧発生回路２２Ａと、内部レギュレータ２６Ａとを含む。基準電圧発生回路２２Ａは、外部電源電圧ＶＣＣを降圧した基準電圧Ｖｒｅｆを生成する。

内部レギュレータ２６Ａは、基準電圧Ｖｒｅｆを参照して内部電源電圧ＶＤＤ＿ＲＡＭを生成する。具体的には、内部レギュレータ２６Ａは、誤差増幅器２６０と、ＰＭＯＳトランジスタ２６２と、ｎ個（ｎは２以上の自然数）の抵抗素子Ｒ１〜Ｒｎと、セレクタ２６４とを含む。

誤差増幅器２６０は、反転入力端子（−端子）が基準電圧発生回路２２Ａの出力ノードに接続され、非反転入力端子（＋端子）がセレクタ２６４の出力ノードに接続され、出力ノードがＰＭＯＳトランジスタ２６２の制御端子（ゲート端子）に接続される。

抵抗素子Ｒ１〜Ｒｎは、この順でＰＭＯＳトランジスタ２６２のドレインと接地ノードとの間に直列に接続される。セレクタ２６４は、抵抗素子Ｒ１〜Ｒｎの接続ノードｎｄ１〜ｎｄｎのうち、システム制御回路２８（図１）からの制御信号ｓｅｌ＿ｖｄｄ＿ｒａｍによって選択されたノード（以下、選択ノードと称する）の電圧を誤差増幅器２６０の非反転入力端子に出力する。

内部レギュレータ２６Ａにおいて、選択ノードと接地ノードとの間の抵抗値をＲｆとし、直列接続された抵抗素子Ｒ１〜Ｒｎの合成抵抗値をＲｏとすると、出力ノードの電圧（内部電源電圧ＶＤＤ＿ＲＡＭ）は、誤差増幅器２６０の反転入力端子への入力電圧（基準電圧Ｖｒｅｆ）のＲｏ／Ｒｆ倍になる。抵抗値Ｒｆは制御信号ｓｅｌ＿ｖｄｄ＿ｒａｍによって調整可能であるため、内部電源電圧ＶＤＤ＿ＲＡＭを高精度に調整することができる。

システム制御回路２８は、アクティブモード時とスタンバイモード時とで抵抗値Ｒｆを切替える。具体的には、システム制御回路２８は、アクティブモード時には、内部電源電圧ＶＤＤ＿ＲＡＭが内部電源電圧ＶＤＤ（１．２５Ｖ）よりも低くなるように（例えば１．０５Ｖ）、抵抗値Ｒｆを調整する。これにより、内部レギュレータ２６から外部レギュレータ３に向かって電流が流れるのを防止できる。

一方、スタンバイモード時には、システム制御回路２８は、内部電源電圧ＶＤＤ＿ＲＡＭがＳＲＡＭメモリセル３２がデータ保持可能な電圧（例えば１．１Ｖ）となるように抵抗値Ｒｆを調整する。

このように、実施の形態２によれば、内部レギュレータ２６Ａを、半導体装置の動作モードに応じて出力電圧（内部電源電圧ＶＤＤ＿ＲＡＭ）を切替え可能な構成としたことにより、上述の実施の形態１と同様の効果を得ることができる。

＜実施の形態３＞
上述の実施の形態１による半導体装置１では、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５の遮断を２つのＰＭＯＳトランジスタで構成された１個のＰＭＯＳスイッチ４０で行なう構成について説明した。しかしながら、このＰＭＯＳスイッチを複数個並列に接続し、これら複数個のＰＭＯＳスイッチを時間差を設けてオフするようにしてもよい。実施の形態３では、複数個のＰＭＯＳスイッチでＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５の遮断を行なう構成について説明する。

図６は、実施の形態３による半導体装置に適用されるＰＭＯＳスイッチ回路４０Ａの構成の一例を示す回路図である。実施の形態３による半導体装置の構成は、ＰＭＯＳスイッチ回路４０Ａを除いて、図１と同様であるので、詳細な説明は繰り返さない。

図６を参照して、実施の形態３によるＰＭＯＳスイッチ回路４０Ａは、ＶＤＤ線１５およびＶＤＤ＿ＲＡＭ線３５の間に並列に接続された複数個（例えば３個とする）のＰＭＯＳスイッチ４０＿１，４０＿２，４０＿３を含む。ＰＭＯＳスイッチ４０＿１，４０＿２，４０＿３の各々の回路構成は、図３に示すＰＭＯＳスイッチ４０と同様であるので詳細な説明は繰り返さない。

ＰＭＯＳスイッチ４０＿１は、システム制御回路２８から与えられる制御信号ｐｓｗｏｎ＿１に応じてオン／オフが制御される。図示は省略するが、制御信号ｐｓｗｏｎ＿１には、ＰＭＯＳスイッチ４０＿１を構成するＰＭＯＳトランジスタＰ１のオン／オフを制御するための制御信号ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍと、ＰＭＯＳトランジスタＰ２のオン／オフを制御するための制御信号ｐｓｗｏｎ＿ｖｄｄとが含まれる。

同様に、ＰＭＯＳスイッチ４０＿２は、システム制御回路２８から与えられる制御信号ｐｓｗｏｎ＿２に応じてオン／オフが制御される。ＰＭＯＳスイッチ４０＿３は、システム制御回路２８から与えられる制御信号ｐｓｗｏｎ＿３に応じてオン／オフが制御される。

実施の形態３による半導体装置では、アクティブモードからスタンバイモードへの移行時に、並列接続されたＰＭＯＳスイッチ４０＿１，４０＿２，４０＿３を時間差を設けてオフする。実施の形態３による半導体装置の作用効果について、図７に示す比較例を参照しながら説明する。

図７は、実施の形態１による半導体装置１（図１）の動作を示すタイミングチャートである。図７には、アクティブモードからスタンバイモードへの移行時における基準電圧Ｖｒｅｆ、制御信号ｐｓｗｏｎおよびＶＤＤ＿ＲＡＭ線３５の時間的変化が示される。

図７を参照して、半導体装置１がアクティブモードのとき（時刻ｔ０）、ＰＭＯＳスイッチ４０は、Ｌレベルに活性化された制御信号ｐｓｗｏｎ（ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍ）によってオンされる、ＶＤＤ＿ＲＡＭ線３５は、ＰＭＯＳスイッチ４０によってＶＤＤ線１５に電気的に接続されるため、ＶＤＤ線１５から内部電源電圧ＶＤＤ（１．２５Ｖ）の供給を受ける。

このとき、内部電源回路２１では、基準電圧発生回路２２から内部レギュレータ２６に与える基準電圧Ｖｒｅｆが、内部電源電圧ＶＤＤ（１．２５Ｖ）よりも低い電圧Ｖ１（１．０５Ｖ）に設定される。内部レギュレータ２６が電圧Ｖ１を基準電圧Ｖｒｅｆとして動作することにより、ＶＤＤ＿ＲＡＭ線３５には電圧Ｖ１に等しい内部電源電圧ＶＤＤ＿ＲＡＭが供給される。

アクティブモードからスタンバイモードへ移行するときには、内部電源回路２１は、基準電圧発生回路２２から内部レギュレータ２６に与える基準電圧Ｖｒｅｆを、電圧Ｖ１（１．０５Ｖ）から電圧Ｖ２（１．２５Ｖ）に切替える（時刻ｔ１１）。続いて、制御信号ｐｓｗｏｎをＨレベルに非活性化させてＰＭＯＳスイッチ４０をオフする（時刻ｔ１２）。

内部レギュレータ２６は、電圧Ｖ２を基準電圧Ｖｒｅｆとして動作することにより、電圧Ｖ２に等しい内部電源電圧ＶＤＤ＿ＲＡＭをＶＤＤ＿ＲＡＭ線３５に供給する。しかしながら、上述のように、内部レギュレータ２６は出力電圧の反応が鈍いため、ＰＭＯＳスイッチ４０がオンされるタイミング（時刻ｔ１２）に、内部電源電圧ＶＤＤ＿ＲＡＭが未だ電圧Ｖ２に達していない事態が起こり得る。そのような事態が生じると、図７に示すように、ＶＤＤ＿ＲＡＭ線３５に電圧ドロップが発生し、内部電源電圧ＶＤＤ＿ＲＡＭがＳＲＡＭメモリセル３２がデータ保持可能な電圧（例えば１．１Ｖ）を下回ってしまう可能性がある。

図８は、実施の形態３による半導体装置の動作を示すタイミングチャートである。図８には、アクティブモードからスタンバイモードへの移行時における基準電圧Ｖｒｅｆ、制御信号ｐｓｗｏｎおよびＶＤＤ＿ＲＡＭ線３５の時間的変化が示される。

図８を参照して、実施の形態３による半導体装置では、アクティブモードからスタンバイモードへ移行するときに、ＰＭＯＳスイッチ回路４０Ａを構成する複数個のＰＭＯＳスイッチ４０＿１，４０＿２，４０＿３を時間差を設けてオフする。具体的には、最初に制御信号ｐｓｗｏｎ＿１（ｐｓｗｏｎ＿ｖｄｄ，ｐｓｗｏｎ＿ｖｄｄ＿ｒａｍ）をＨレベルに非活性化させてＰＭＯＳスイッチ４０＿１をオフする（時刻ｔ１２）。次に、制御信号ｐｓｗｏｎ＿２をＨレベルに非活性化させてＰＭＯＳスイッチ４０＿２をオフする（時刻ｔ１３）。最後に、制御信号ｐｓｗｏｎ＿３をＨレベルに非活性化させてＰＭＯＳスイッチ４０＿３をオフする（時刻ｔ１４）。

このように、ＰＭＯＳスイッチ４０＿１，４０＿２，４０＿３を時間差を設けてオフすることにより、ＶＤＤ＿ＲＡＭ線３５の電圧は、ＰＭＯＳスイッチがオフされるごとに徐々に低下する。最初のＰＭＯＳスイッチ４０＿１がオフされてから最後のＰＭＯＳスイッチ４０＿３がオフされるまでのＶＤＤ＿ＲＡＭ線３５の電圧の降下量は、図７の比較例における電圧の降下量と比べて小さく抑えられている。したがって、内部電源電圧ＶＤＤ＿ＲＡＭが、ＳＲＡＭメモリセル３２がデータ保持可能な電圧（１．１Ｖ）を下回るのを回避できる。この結果、実施の形態３によれば、ＶＤＤ＿ＲＡＭ線３５の電圧ドロップをより効果的に抑制することが可能となる。

また、関連技術に示したように、アクティブモード時とスタンバイモード時とで電流供給能力の異なる２つのレギュレータ（外部レギュレータ３および内部レギュレータ２６）を切替えて用いる構成に対しても、図６に示されるＰＭＯＳスイッチ回路４０Ａの構成を適用することが可能であることはいうまでもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，１０００ 半導体装置、２，３ 外部レギュレータ、４ 外部容量、５，６，７ 電源端子、１０，１００ ＶＤＤ電源領域、１２ 内部回路、１４ ＳＲＡＭ周辺回路、１５ ＶＤＤ線、１６，３４ レベルシフタ、３５ ＶＤＤ＿ＲＡＭ線、４０，４０Ａ スイッチ回路、２００ ＶＣＣ電源領域、２１，２１Ａ，２１０ 内部電源回路、２２，２２Ａ，２２０ 基準電圧発生回路、２４，２６４ セレクタ、２６ 内部レギュレータ、２８ システム制御回路、３０，３００ ＶＤＤ＿ＲＡＭ電源領域、３２ ＳＲＡＭメモリセル、４０，４０＿１，４０＿２，４０＿３，４００ ＰＭＯＳスイッチ、４０Ａ ＰＭＯＳスイッチ回路、４２＿１，４２＿２ インバータ、４４＿１，４４＿２ ＮＡＮＤゲート、４６＿１，４６＿２ バッファ、５０＿１，５０＿２ 制御信号生成部、２６０ 誤差増幅器、２６２，Ｐ１，Ｐ２ ＰＭＯＳトランジスタ。

Claims (10)

1. 動作モードとして、アクティブモードとスタンバイモードとを有する半導体装置であって、
   前記アクティブモード時、外部電源回路から第１の内部電源電圧の供給を受ける第１の電源線と、
   外部電源電圧に基づいて第２の内部電源電圧を生成する内部電源回路と、
   前記内部電源回路から前記第２の内部電源電圧の供給を受ける第２の電源線と、
   前記第１の電源線および前記第２の電源線の間に接続されるスイッチ回路と、
   前記スイッチ回路のオン／オフを制御する制御回路とを備え、
   前記制御回路は、前記アクティブモード時、前記スイッチ回路をオンするための制御指令を出力する一方で、前記スタンバイモード時、前記スイッチ回路をオフするための制御指令を出力するように構成され、
   前記スイッチ回路は、
   ソースおよびＮ型ウェルが前記第１の電源線に接続される第１のＰＭＯＳトランジスタと、
   ソースおよびＮ型ウェルが前記第２の電源線に接続され、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続される第２のＰＭＯＳトランジスタと、
   前記制御指令および前記第２の電源線の電圧に基づいて、前記第１のＰＭＯＳトランジスタのゲートに入力する第１の制御信号を生成するための第１の制御信号生成部と、
   前記制御指令および前記第１の電源線の電圧に基づいて、前記第２のＰＭＯＳトランジスタのゲートに入力する第２の制御信号を生成するための第２の制御信号生成部とを含む、半導体装置。
2. 前記第１の制御信号生成部は、前記第２の電源線が前記第２の内部電源電圧に立ち上がった状態で前記制御指令に対応付けて前記第１の制御信号を生成し、
   前記第２の制御信号生成部は、前記第１の電源線が前記第１の内部電源電圧に立ち上がった状態で前記制御指令に対応付けて前記第２の制御信号を生成する、請求項１に記載の半導体装置。
3. 前記第１の制御信号生成部は、前記第２の電源線が前記第２の内部電源電圧に立ち上った状態で、前記オンするための制御指令に応じて前記第１のＰＭＯＳトランジスタをオンするように前記第１の制御信号を生成し、
   前記第２の制御信号生成部は、前記第１の電源線が前記第１の内部電源電圧に立ち上った状態で、前記オンするための制御指令に応じて前記第２のＰＭＯＳトランジスタをオンするように前記第２の制御信号を生成する、請求項２に記載の半導体装置。
4. 前記スイッチ回路は、前記第１の電源線および前記第２の電源線の間に複数個並列に接続され、
   前記制御回路は、前記アクティブモードから前記スタンバイモードへの移行時において、前記複数個のスイッチ回路を時間差を設けてオフする、請求項１に記載の半導体装置。
5. 前記内部電源回路は、前記アクティブモード時、前記第１の内部電源電圧よりも低電圧となるように前記第２の内部電源電圧を生成する、請求項１に記載の半導体装置。
6. 前記第１の電源線に接続され、前記アクティブモード時に前記第１の内部電源電圧によって動作し、前記スタンバイモード時に前記第１の内部電源電圧の供給が停止される第１の内部回路と、
   前記第２の電源線に接続され、前記アクティブモード時に前記第１の内部電源電圧によって動作し、前記スタンバイモード時に前記第２の内部電源電圧によって動作する第２の内部回路とをさらに備える、請求項５に記載の半導体装置。
7. 前記内部電源回路は、
   互いに電圧レベルの異なる複数の基準電圧を生成可能に構成され、前記動作モードに応じて前記複数の基準電圧のうちから選択された１つの基準電圧を出力する基準電圧発生部と、
   前記選択された１つの基準電圧を参照して前記第２の内部電源電圧を生成するレギュレータとを含む、請求項５または６に記載の半導体装置。
8. 前記内部電源回路は、
   基準電圧を生成する基準電圧発生回路と、
   前記基準電圧を参照して前記第２の内部電源電圧を生成するレギュレータとを含み、
   前記レギュレータは、互いに電圧レベルの異なる複数の前記第２の内部電源電圧を生成可能に構成され、前記動作モードに応じて前記複数の第２の内部電源電圧のうちから選択された１つの第２の内部電源電圧を出力する、請求項５または６に記載の半導体装置。
9. 動作モードとして、アクティブモードとスタンバイモードとを有する半導体装置であって、
   前記アクティブモード時に電源供給を受け、前記スタンバイモード時に電源供給を受けない第１の電源線と、
   前記アクティブモード時および前記スタンバイモード時に、共に電源供給を受ける第２の電源線と、
   前記第１の電源線から電源供給を受けて駆動される内部回路と、
   前記第２の電源線から電源供給を受けてデータを保持するメモリ回路と、
   前記アクティブモード時に前記第１の電源線と前記第２の電源線とを電気的に接続するスイッチ回路とを備え、
   前記スイッチ回路は、前記第１の電源線と前記第２の電源線との間に直列に接続された第１および第２のＰＭＯＳトランジスタを含み、
   前記第１のＰＭＯＳトランジスタは、ソースが前記第１の電源線に接続され、かつ、前記第１の電源線から電源供給を受ける第１のウェル領域に形成され、
   前記第２のＰＭＯＳトランジスタは、ソースが前記第２の電源線に接続され、かつ、前記第２の電源線から電源供給を受ける、前記第１のウェル領域とは異なる第２のウェル領域に形成される、半導体装置。
10. 前記半導体装置は、外部電源に基づいて前記第２の電源線に内部電圧を供給する内部電源回路をさらに備え、
    前記第１および第２のＰＭＯＳトランジスタは、前記内部電源回路に含まれるトランジスタより膜厚の薄いトランジスタで構成される、請求項９に記載の半導体装置。

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