JPH0514285B2 - - Google Patents
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- JPH0514285B2 JPH0514285B2 JP57197716A JP19771682A JPH0514285B2 JP H0514285 B2 JPH0514285 B2 JP H0514285B2 JP 57197716 A JP57197716 A JP 57197716A JP 19771682 A JP19771682 A JP 19771682A JP H0514285 B2 JPH0514285 B2 JP H0514285B2
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- JP
- Japan
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- memory
- power supply
- capacitor
- signal
- circuit
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- Expired - Lifetime
Links
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- 238000010586 diagram Methods 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は活線挿抜が要求されるカセツト式記憶
装置に関する。
装置に関する。
パーソナルコンピユータ等の小形情報処理装置
において、外部記憶装置として、あるいは主記憶
装置の拡張用記憶装置としてカセツト式の記憶装
置(以下、メモリパツクと称する)が頻繁に用い
られるようになつてきた。このメモリパツクはコ
ネクタを介して本体の接続あるいは取りはずしが
できる様に構成される。
において、外部記憶装置として、あるいは主記憶
装置の拡張用記憶装置としてカセツト式の記憶装
置(以下、メモリパツクと称する)が頻繁に用い
られるようになつてきた。このメモリパツクはコ
ネクタを介して本体の接続あるいは取りはずしが
できる様に構成される。
ところで、従来、本体にメモリパツクを活線挿
抜(本体の電源をONにしたままでメモリパツク
をコネクタに挿入したり抜いたりする)する場
合、電源を投入したままの状態でメモリパツクを
抜き差しする状態ではコネクタピンの接触状態を
あてにすることはできない。即ち、活線挿抜時の
本体インターフエースとのコネクタピンの接続状
態(順序)は、メモリパツクの挿入時の傾き、あ
るいは早さによりランダムとなつてしまう。
抜(本体の電源をONにしたままでメモリパツク
をコネクタに挿入したり抜いたりする)する場
合、電源を投入したままの状態でメモリパツクを
抜き差しする状態ではコネクタピンの接触状態を
あてにすることはできない。即ち、活線挿抜時の
本体インターフエースとのコネクタピンの接続状
態(順序)は、メモリパツクの挿入時の傾き、あ
るいは早さによりランダムとなつてしまう。
ところで上記メモリパツクはバツテリバツクア
ツプ手段を備えており、この電源回路のコンデン
サとして相当容量の大きなものを用いている。こ
れにより長時間電源電圧を保持し急激な電圧変化
を与えない様に設計されている。従つてパツク抜
去時、本体から受けている電圧を急激に下げるの
は困難であつた。このため、パツクデータは本体
電源の影響を受け、活線挿抜時におけるデータ保
護制御を確実に行なうことはできなかつた。
ツプ手段を備えており、この電源回路のコンデン
サとして相当容量の大きなものを用いている。こ
れにより長時間電源電圧を保持し急激な電圧変化
を与えない様に設計されている。従つてパツク抜
去時、本体から受けている電圧を急激に下げるの
は困難であつた。このため、パツクデータは本体
電源の影響を受け、活線挿抜時におけるデータ保
護制御を確実に行なうことはできなかつた。
本発明は上記欠点に鑑みてなされたものであ
り、平滑コンデンサと並列にプルダウン抵抗を挿
入することにより、電源電圧の過渡期における不
安定出力を抑え、これにより活線挿抜時における
データの保護制御を確実に行い得るカセツト式記
憶装置を提供することを目的とする。
り、平滑コンデンサと並列にプルダウン抵抗を挿
入することにより、電源電圧の過渡期における不
安定出力を抑え、これにより活線挿抜時における
データの保護制御を確実に行い得るカセツト式記
憶装置を提供することを目的とする。
本発明は、活線挿抜が要求され、バツテリバツ
クアツプを備えたカセツト式記憶装置であつて、
平滑コンデンサに並列にプルダウン抵抗を挿入す
ることにより、カセツト式記憶装置の抜去時、コ
ンデンサに残る電荷を速やかに放電し、コンデン
サ両端の電圧を短時間のうちに0ボルトに近ずけ
ることを特徴としたものである。
クアツプを備えたカセツト式記憶装置であつて、
平滑コンデンサに並列にプルダウン抵抗を挿入す
ることにより、カセツト式記憶装置の抜去時、コ
ンデンサに残る電荷を速やかに放電し、コンデン
サ両端の電圧を短時間のうちに0ボルトに近ずけ
ることを特徴としたものである。
このことにより、挿抜状態を電源電圧として短
時間のうちに反映させ、活線挿抜時におけるデー
タの保護制御を確実に行うものである。
時間のうちに反映させ、活線挿抜時におけるデー
タの保護制御を確実に行うものである。
以下、図面を使用して本発明に関し詳述する。
第1図は本発明が実現されるメモリパツクの内
部構成を機能ブロツクにて示したものである。図
において、1はメモリ部でありバツテリバツクア
ツプを行なう関係上、消費電力の少ないCMOS
が使用される。2はこのメモリ部1をコントロー
ルするメモリ制御回路であつて、データ・アドレ
スライン・チツプイネーブル(CE)等各種メモ
リコントロール信号生成のための回路が含まれ
る。
部構成を機能ブロツクにて示したものである。図
において、1はメモリ部でありバツテリバツクア
ツプを行なう関係上、消費電力の少ないCMOS
が使用される。2はこのメモリ部1をコントロー
ルするメモリ制御回路であつて、データ・アドレ
スライン・チツプイネーブル(CE)等各種メモ
リコントロール信号生成のための回路が含まれ
る。
3は電源電圧監視回路である。上述した様に活
線挿抜を行なう場合、本体電源を投入したままの
状態でメモリパツクを抜き差しする途中ではコネ
クタピンの接触状態をあてにすることはできな
い。従がつて、電源監視回路3はメモリパツクの
挿入が完了してから一定時間待つた後動作許可さ
れる様にして誤動作を防ぎ、抜去が始まつたら直
ちに動作を禁止し誤動作を防ぐと共に内部状態・
記憶の保護を行なう。詳細は後述する。
線挿抜を行なう場合、本体電源を投入したままの
状態でメモリパツクを抜き差しする途中ではコネ
クタピンの接触状態をあてにすることはできな
い。従がつて、電源監視回路3はメモリパツクの
挿入が完了してから一定時間待つた後動作許可さ
れる様にして誤動作を防ぎ、抜去が始まつたら直
ちに動作を禁止し誤動作を防ぐと共に内部状態・
記憶の保護を行なう。詳細は後述する。
4はスイツチ回路である。スイツチ回路4は本
体側から電源ライン10を介して伝達される電源
とバツクアツプ用電池6による電源の切替えを行
なうための回路である。5は電源ライン10への
電流の廻り込みを防ぐために設けられる逆流防止
回路である。7はゲート回路である。ゲート回路
7は電源電圧監視回路3から得られる信号(ライ
ン12)により、メモリ部1に供給される制御信
号の一部をゲートする。
体側から電源ライン10を介して伝達される電源
とバツクアツプ用電池6による電源の切替えを行
なうための回路である。5は電源ライン10への
電流の廻り込みを防ぐために設けられる逆流防止
回路である。7はゲート回路である。ゲート回路
7は電源電圧監視回路3から得られる信号(ライ
ン12)により、メモリ部1に供給される制御信
号の一部をゲートする。
尚、ライン11はメモリ部1の電源ライン、ラ
イン13は本体とのインターフエースラインであ
つて詳しくはデータ及び制御ラインから成る。
又、メモリ制御部2はライン11を介して供給さ
れる電源により動作する様に構成される。これに
ついても詳細は後述する。
イン13は本体とのインターフエースラインであ
つて詳しくはデータ及び制御ラインから成る。
又、メモリ制御部2はライン11を介して供給さ
れる電源により動作する様に構成される。これに
ついても詳細は後述する。
第2図は第1図に示した各機能ブロツクの具体
的回路構成を示す図である。
的回路構成を示す図である。
図において、41,42はダイオードである。
ダイオード41,42は電源ライン10を介して
供給されるVccとバツクアツプ用電池61出力と
の切替えを自動的に行なうものであり、メモリパ
ツクが本体に挿入されているときにはダイオード
41が、本体と切離されているときにはダイオー
ド42がそれぞれONとなり、電源Vcc及びVDD
をメモリ1ならびにメモリ制御回路21へ供給し
ている。電源VDDはライン11を介してメモリ制
御回路21、メモリ1へ供給される。この電圧は
メモリパツクを本体へ挿入したとき、ほぼVccと
同じ電圧(+5V)となり、その他はバツクアツ
プ用電池61の持つ電圧(2〜3V)と等しくな
る。
ダイオード41,42は電源ライン10を介して
供給されるVccとバツクアツプ用電池61出力と
の切替えを自動的に行なうものであり、メモリパ
ツクが本体に挿入されているときにはダイオード
41が、本体と切離されているときにはダイオー
ド42がそれぞれONとなり、電源Vcc及びVDD
をメモリ1ならびにメモリ制御回路21へ供給し
ている。電源VDDはライン11を介してメモリ制
御回路21、メモリ1へ供給される。この電圧は
メモリパツクを本体へ挿入したとき、ほぼVccと
同じ電圧(+5V)となり、その他はバツクアツ
プ用電池61の持つ電圧(2〜3V)と等しくな
る。
本発明実施例では、バツテリバツクアツプの範
囲を広くしメモリ1のみならずメモリ制御回路2
1も含めている。メモリ制御回路21はCMOS
素子で構成され、バツテリバツクアツプ時これら
の素子はスタンバイ状態となつてON/OFFが固
定されることにより非常に少ないリーク電流が流
れる。従がつてバツテリの寿命にはほとんど影響
を与えることをなくすることができる。
囲を広くしメモリ1のみならずメモリ制御回路2
1も含めている。メモリ制御回路21はCMOS
素子で構成され、バツテリバツクアツプ時これら
の素子はスタンバイ状態となつてON/OFFが固
定されることにより非常に少ないリーク電流が流
れる。従がつてバツテリの寿命にはほとんど影響
を与えることをなくすることができる。
このとき、CMOS素子はスタンバイされてい
るが、素子内部はGND又は電源のどちらかと低
インピーダンスにスイツチングされているので回
路自体は低インピーダンスに保たれる。
るが、素子内部はGND又は電源のどちらかと低
インピーダンスにスイツチングされているので回
路自体は低インピーダンスに保たれる。
メモリ制御回路21はアドレスのデコード、ラ
イト・イネーブル信号の発生、データの切替え等
メモリ制御に必要な信号の発生・処理を行なう。
22はメモリ1へ送出されるCEを制御する信号
を反転するインバータである。インバータ22出
力はナンドゲート71の一入力端子へ供給され
る。ナンドゲート71の他方の入力端子へはメモ
リ制御回路21出力及び後述する電源電圧監視回
路3より出力される動作許可信号(ライン12)
が供給されており、このゲート71によりメモリ
1に対し供給されるCE信号を制御する。ライン
12を伝播する信号は電源電圧監視回路3の出力
であり、Vccが正常(+5V)のときには
“HIGH”レベル、その他の時には“LOW”レベ
ルとなる。ライン13を伝播する信号はメモリ制
御回路21の出力でアドレスをデコードしたもの
である。又、ライン14を伝播する信号は同じく
メモリ制御回路21から出力される信号で、デー
タ・ライトイネーブル・アドレス等CE信号を除
く、メモリ制御のために必要な信号を全て含む。
ライン16,18も同様である。ライン17は
CS信号が伝播し、メモリ1のREAD/WRITE時
のみ“LOW”レベルとなり、その他の場合(活
線挿抜時も含む)は“HIGH”レベルかフローテ
イングの状態にある。ライン19も同様である。
ライン15を伝播する信号はその信号を反転させ
たもので、メモリ1のREAD/WRITE時にはバ
ツクアツプ用電池61としては本体電源Vccより
低電圧で且つメモリデータを保持するのに最小限
の電圧値のものが使用される。本発明実施例では
メモリパツクを挿入している以外の時はメモリ制
御回路21にも電源を供給している。そのため、
メモリ制御回路21は静的消費電流が少ない
CMOS素子で構成されるのが望ましいし、又、
電池で動作させる関係からも低電圧で動作し得る
CMOSが適している。
イト・イネーブル信号の発生、データの切替え等
メモリ制御に必要な信号の発生・処理を行なう。
22はメモリ1へ送出されるCEを制御する信号
を反転するインバータである。インバータ22出
力はナンドゲート71の一入力端子へ供給され
る。ナンドゲート71の他方の入力端子へはメモ
リ制御回路21出力及び後述する電源電圧監視回
路3より出力される動作許可信号(ライン12)
が供給されており、このゲート71によりメモリ
1に対し供給されるCE信号を制御する。ライン
12を伝播する信号は電源電圧監視回路3の出力
であり、Vccが正常(+5V)のときには
“HIGH”レベル、その他の時には“LOW”レベ
ルとなる。ライン13を伝播する信号はメモリ制
御回路21の出力でアドレスをデコードしたもの
である。又、ライン14を伝播する信号は同じく
メモリ制御回路21から出力される信号で、デー
タ・ライトイネーブル・アドレス等CE信号を除
く、メモリ制御のために必要な信号を全て含む。
ライン16,18も同様である。ライン17は
CS信号が伝播し、メモリ1のREAD/WRITE時
のみ“LOW”レベルとなり、その他の場合(活
線挿抜時も含む)は“HIGH”レベルかフローテ
イングの状態にある。ライン19も同様である。
ライン15を伝播する信号はその信号を反転させ
たもので、メモリ1のREAD/WRITE時にはバ
ツクアツプ用電池61としては本体電源Vccより
低電圧で且つメモリデータを保持するのに最小限
の電圧値のものが使用される。本発明実施例では
メモリパツクを挿入している以外の時はメモリ制
御回路21にも電源を供給している。そのため、
メモリ制御回路21は静的消費電流が少ない
CMOS素子で構成されるのが望ましいし、又、
電池で動作させる関係からも低電圧で動作し得る
CMOSが適している。
尚、メモリ1のCE入力は“HIGH”レベルで
スタンバイ状態となりデータの保持を行ない、
“LOW”レベルでメモリ1のREAD/WRITEが
可能となる。
スタンバイ状態となりデータの保持を行ない、
“LOW”レベルでメモリ1のREAD/WRITEが
可能となる。
ところで、活線挿抜される信号線は抜去される
前は非選択状態になつている。その後抜去される
とその信号ラインは開放状態となるから、その代
りとしてプルアツプあるいはプルダウン抵抗によ
り非選択状態を安定に継続する様にしてやる必要
がある。プルアツプすべき信号はバツテリバツク
アツプ電圧により行ない、プルダウンすべきもの
は本体から供給される電圧で行なうことにより自
然に成される。
前は非選択状態になつている。その後抜去される
とその信号ラインは開放状態となるから、その代
りとしてプルアツプあるいはプルダウン抵抗によ
り非選択状態を安定に継続する様にしてやる必要
がある。プルアツプすべき信号はバツテリバツク
アツプ電圧により行ない、プルダウンすべきもの
は本体から供給される電圧で行なうことにより自
然に成される。
図中、53,54は正常動作時の“HIGH”レ
ベルを保証するプルアツプ抵抗、55はプルダウ
ン抵抗である。抵抗55はVccが本体から供給さ
れていないとき電源ライン10を充分低い値に保
つために用いられる。メモリパツクを本体へ挿入
時、電源(Vcc;+5V)は電源ライン10を介
して本体から供給される。本体の電源がOFFの
とき、あるいはメモリパツクを本体へ挿入してい
ないときには抵抗55の存在により、ほぼ0ボル
トに保たれる。このことにより、挿抜状態を電源
電圧として短時間のうちに反映させ、これによ
り、活線挿抜時のデータ保護・制御を確実に行な
う。
ベルを保証するプルアツプ抵抗、55はプルダウ
ン抵抗である。抵抗55はVccが本体から供給さ
れていないとき電源ライン10を充分低い値に保
つために用いられる。メモリパツクを本体へ挿入
時、電源(Vcc;+5V)は電源ライン10を介
して本体から供給される。本体の電源がOFFの
とき、あるいはメモリパツクを本体へ挿入してい
ないときには抵抗55の存在により、ほぼ0ボル
トに保たれる。このことにより、挿抜状態を電源
電圧として短時間のうちに反映させ、これによ
り、活線挿抜時のデータ保護・制御を確実に行な
う。
一般的常識としてメモリパツク等電源回路のコ
ンデンサは容量の大きいものとしておき、なるべ
く長時間電源電圧を保持し、急激な電圧変化を与
えない様に設計されていたものである。本発明実
施例ではこの常識の逆を行なつており、非常にユ
ニークな方式となつている。
ンデンサは容量の大きいものとしておき、なるべ
く長時間電源電圧を保持し、急激な電圧変化を与
えない様に設計されていたものである。本発明実
施例ではこの常識の逆を行なつており、非常にユ
ニークな方式となつている。
即ち、本体から供給される電源電圧を平滑する
目的で設けられるコンデンサ81(第4図)に並
列にプルダウン抵抗55を挿入し、これにより、
抜去時コンデンサ81に残る電荷を速やかに放電
しコンデンサ81両端の電圧を短時間の内に0ボ
ルトに近ずけている。
目的で設けられるコンデンサ81(第4図)に並
列にプルダウン抵抗55を挿入し、これにより、
抜去時コンデンサ81に残る電荷を速やかに放電
しコンデンサ81両端の電圧を短時間の内に0ボ
ルトに近ずけている。
このプルダウン抵抗55により、挿抜状態を電
源電圧として短時間のうちに反映させ、これによ
り活線挿抜時のデータ保護制御を確実に行つてい
る。第4図a,bにはそれぞれ従来、本発明にお
ける電源回路の例が示されている。
源電圧として短時間のうちに反映させ、これによ
り活線挿抜時のデータ保護制御を確実に行つてい
る。第4図a,bにはそれぞれ従来、本発明にお
ける電源回路の例が示されている。
図中、81は平滑コンデンサであり、他、第4
図と同一番号の付されてあるブロツク乃至記号が
示すものは第2図のそれと同様であるとする。
図と同一番号の付されてあるブロツク乃至記号が
示すものは第2図のそれと同様であるとする。
51,52は逆流防止のために設けられるダイ
オードである。ダイオード51,52は活線挿抜
時、インターフエース信号ライン16,17によ
り電源Vccが持ち上げられるのを防ぐ。
オードである。ダイオード51,52は活線挿抜
時、インターフエース信号ライン16,17によ
り電源Vccが持ち上げられるのを防ぐ。
活線挿抜時、本体から供給される信号のうち、
“かなめ”となる選択信号(デバイスセレクト)
はネガテイブ(無信号)状態となつている。しか
し、信号線のうちの何本か、例えばデータライ
ン、アドレスライン、READ/WRITEライン
(インターフエースライン16,17)はアクテ
イブ状態のまま出力されているものがある。一
方、活線挿抜時、本体インターフエースとのコネ
クタピンの接続状態は装置の挿入時の傾き、早さ
によりランダムになつてしまうことは上述したと
おりであり、従がつて電源やグランドの接続が確
保されないため異常現象が起こることは目に見え
て明らかである。これに対処するため本発明実施
例では流入電流防止用として外向きにダイオード
51,52を挿入している。これらダイオード5
1,52を挿入することにより、正常動作時、入
力信号が“LOW”レベルから“HIGH”レベル
になる場合、ダイオード51,52が逆バイアス
となり、ライン18,19がカツトオフされてし
まうが、各々のプルアツプ抵抗53,54により
電圧は上昇するため、問題は発生しない。
“かなめ”となる選択信号(デバイスセレクト)
はネガテイブ(無信号)状態となつている。しか
し、信号線のうちの何本か、例えばデータライ
ン、アドレスライン、READ/WRITEライン
(インターフエースライン16,17)はアクテ
イブ状態のまま出力されているものがある。一
方、活線挿抜時、本体インターフエースとのコネ
クタピンの接続状態は装置の挿入時の傾き、早さ
によりランダムになつてしまうことは上述したと
おりであり、従がつて電源やグランドの接続が確
保されないため異常現象が起こることは目に見え
て明らかである。これに対処するため本発明実施
例では流入電流防止用として外向きにダイオード
51,52を挿入している。これらダイオード5
1,52を挿入することにより、正常動作時、入
力信号が“LOW”レベルから“HIGH”レベル
になる場合、ダイオード51,52が逆バイアス
となり、ライン18,19がカツトオフされてし
まうが、各々のプルアツプ抵抗53,54により
電圧は上昇するため、問題は発生しない。
次に電源電圧監視回路3につき詳細に説明す
る。第3図は電源電圧監視回路3による電圧監視
の様子をタイミングチヤートにて示したものであ
る。図中、第2図と同一番号あるいは同一記号の
付されてあるものは第2図のそれと同様のもので
あるとする。
る。第3図は電源電圧監視回路3による電圧監視
の様子をタイミングチヤートにて示したものであ
る。図中、第2図と同一番号あるいは同一記号の
付されてあるものは第2図のそれと同様のもので
あるとする。
活線挿抜を行なう場合、電源を投入したままの
状態でメモリパツクを抜き挿しする途中ではコネ
クタピンの接触状態をあてにすることはできな
い。従がつて内部回路はメモリパツクの挿入が完
了してから一定時間待つた後動作許可される様に
して誤動作を防ぎ、抜去が始まつたら直ちに動作
を禁止し、誤動作を防ぐと共に内部状態・記憶の
保護を行なう必要がある。このため、本発明実施
例ではコンデンサ302と抵抗303で構成され
る時定数回路によりメモリパツク挿入時の遅れ時
間を作り、抵抗306と307の分圧によりメモ
リパツクの抜去を検出し、これら信号をトランジ
スタ310と311で構成されるアンド回路によ
り動作禁止信号を作つている。
状態でメモリパツクを抜き挿しする途中ではコネ
クタピンの接触状態をあてにすることはできな
い。従がつて内部回路はメモリパツクの挿入が完
了してから一定時間待つた後動作許可される様に
して誤動作を防ぎ、抜去が始まつたら直ちに動作
を禁止し、誤動作を防ぐと共に内部状態・記憶の
保護を行なう必要がある。このため、本発明実施
例ではコンデンサ302と抵抗303で構成され
る時定数回路によりメモリパツク挿入時の遅れ時
間を作り、抵抗306と307の分圧によりメモ
リパツクの抜去を検出し、これら信号をトランジ
スタ310と311で構成されるアンド回路によ
り動作禁止信号を作つている。
ダイオード301はメモリパツクの再投入に備
え、上記コンデンサ302と抵抗303により決
定される時定数を早期に回復させるため、コンデ
ンサ302に残つた電荷を放電するために設けら
れる。尚、本発明実施例では、トランジスタ31
0,311とトランジスタ313の様に相補型の
トランジスタ(PNPに対するNPN,NPNに対
するPNP)でインバータを構成しているが、こ
れは同一型トランジスタでインバータを組む場合
における電源電圧の過渡期における不安定出力
(ハザード)が出ない様にするためのものである。
え、上記コンデンサ302と抵抗303により決
定される時定数を早期に回復させるため、コンデ
ンサ302に残つた電荷を放電するために設けら
れる。尚、本発明実施例では、トランジスタ31
0,311とトランジスタ313の様に相補型の
トランジスタ(PNPに対するNPN,NPNに対
するPNP)でインバータを構成しているが、こ
れは同一型トランジスタでインバータを組む場合
における電源電圧の過渡期における不安定出力
(ハザード)が出ない様にするためのものである。
いま、メモリパツクを本体から外してあるとす
ればVccはほぼ0ボルトであり、トランジスタ3
10,313は全てOFFとなつている。従つて、
ライン12を伝播する信号は抵抗314の存在に
より“LOW”レベルである。CS(Chip Select)
信号ライン17はそのときフローテイングの状態
にあり、ライン19を伝播する信号は抵抗54と
電源VDDにより“HIGH”レベルとなり、従がつ
てインバータ22を介しライン15を伝播する信
号は“LOW”レベルとなる。ゲート71はナン
ドゲートで構成されるため、その入力のうち1つ
以上が“LOW”レベルであると、その出力は
“HIGH”レベルとなり、従がつてメモリ部1は
スタンバイ状態に保たれデータは保持される。
ればVccはほぼ0ボルトであり、トランジスタ3
10,313は全てOFFとなつている。従つて、
ライン12を伝播する信号は抵抗314の存在に
より“LOW”レベルである。CS(Chip Select)
信号ライン17はそのときフローテイングの状態
にあり、ライン19を伝播する信号は抵抗54と
電源VDDにより“HIGH”レベルとなり、従がつ
てインバータ22を介しライン15を伝播する信
号は“LOW”レベルとなる。ゲート71はナン
ドゲートで構成されるため、その入力のうち1つ
以上が“LOW”レベルであると、その出力は
“HIGH”レベルとなり、従がつてメモリ部1は
スタンバイ状態に保たれデータは保持される。
本体にメモリパツクを差し込むときには信号線
16,17電源ライン10及びGNDライン20
のどれが最初に本体に接続され、又どれが最後に
接続されるかは上述した如く不明である。活線挿
抜時、本体側から送出されるCS信号は“HIGH”
レベルになつている。
16,17電源ライン10及びGNDライン20
のどれが最初に本体に接続され、又どれが最後に
接続されるかは上述した如く不明である。活線挿
抜時、本体側から送出されるCS信号は“HIGH”
レベルになつている。
電源・GNDが接続されるとVccラインの電位
が上昇し、トランジスタ310はVccがある設定
点に達するとONし、その後遅れて(この遅れ時
間は抵抗303,304,305、コンデンサ3
02により決定)トランジスタ311がONす
る。トランジスタ310,311の両方がONす
るとトランジスタ313がONし、トランジスタ
313のコレクタ出力(ライン12)はほぼVcc
の電圧と等しくなり、ゲート71を介して本体か
らのメモリアクセスが可能になる。
が上昇し、トランジスタ310はVccがある設定
点に達するとONし、その後遅れて(この遅れ時
間は抵抗303,304,305、コンデンサ3
02により決定)トランジスタ311がONす
る。トランジスタ310,311の両方がONす
るとトランジスタ313がONし、トランジスタ
313のコレクタ出力(ライン12)はほぼVcc
の電圧と等しくなり、ゲート71を介して本体か
らのメモリアクセスが可能になる。
本体からメモリパツクを抜くときにはVccの下
降につれてトランジスタ310のベース電位も下
降し、これによつてトランジスタ310をOFF
させる。トランジスタ310のOFFにより同じ
トランジスタ313もOFFし、従がつてライン
12を“LOW”レベルにしてゲート71を閉じ
る。Vccの下降に伴ないコンデンサ302の電荷
はダイオード301によりVccに放電される。
降につれてトランジスタ310のベース電位も下
降し、これによつてトランジスタ310をOFF
させる。トランジスタ310のOFFにより同じ
トランジスタ313もOFFし、従がつてライン
12を“LOW”レベルにしてゲート71を閉じ
る。Vccの下降に伴ないコンデンサ302の電荷
はダイオード301によりVccに放電される。
尚、電源電圧監視回路3はVccの上昇時CS信
号ライン19が追従しないとき、ライン21に正
の短かい信号が出る可能性があるのでその不要信
号の除去にも役立つ。
号ライン19が追従しないとき、ライン21に正
の短かい信号が出る可能性があるのでその不要信
号の除去にも役立つ。
以上説明の如く本発明によれば本体側に特別な
回路を持つことなく、又、特殊な接続構造を持た
ずに活線挿抜が行なえ、確実にデータ保持が可能
である。
回路を持つことなく、又、特殊な接続構造を持た
ずに活線挿抜が行なえ、確実にデータ保持が可能
である。
第1図は本発明が実現されるメモリパツクの内
部構成を機能的に示したブロツク図、第2図は第
1図に示した各機能ブロツクの具体的回路構成を
示す図、第3図は本発明の動作を示すタイミング
チヤート、第4図a,bはそれぞれ従来・本発明
における電源回路の例を示す。 1……メモリ、2,21……メモリ制御部、3
……電源電圧監視回路、302,303……時定
数回路、4……電源切替回路、41,42……電
源切替ダイオード、5……逆流防止回路、51,
52……逆流防止ダイオード、53,54……プ
ルアツプ抵抗、55……プルダウン抵抗、6,6
1……電池、7,71……ゲート。
部構成を機能的に示したブロツク図、第2図は第
1図に示した各機能ブロツクの具体的回路構成を
示す図、第3図は本発明の動作を示すタイミング
チヤート、第4図a,bはそれぞれ従来・本発明
における電源回路の例を示す。 1……メモリ、2,21……メモリ制御部、3
……電源電圧監視回路、302,303……時定
数回路、4……電源切替回路、41,42……電
源切替ダイオード、5……逆流防止回路、51,
52……逆流防止ダイオード、53,54……プ
ルアツプ抵抗、55……プルダウン抵抗、6,6
1……電池、7,71……ゲート。
Claims (1)
- 1 バツクアツプ電源を備えたメモリを内蔵し、
コンピユータ本体に着脱可能としたカード式記憶
装置において、前記コンピユータ本体に接続する
ための接続回路と、挿入時前記接続回路を介し前
記装置に電源電圧を供給する主電源と、前記主電
源とグランド端子の両端に接続され、前記主電源
から供給される電源電圧を平滑するコンデンサ
と、抜去時前記コンデンサに残る電荷を放電する
為に、前記コンデンサに並列に挿入されるプルダ
ウン抵抗と、前記接続回路を介し前記メモリのリ
ード/ライトを許可するための選択信号を供給す
る手段と、抜去時前記コンデンサの電圧値に基づ
き、前記主電源とグランド端子間の電圧値が所定
値以下に低下した場合前記選択信号の供給を遮断
する電源電圧監視回路とを具備することを特徴と
するカセツト式記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57197716A JPS5990277A (ja) | 1982-11-12 | 1982-11-12 | カセツト式記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57197716A JPS5990277A (ja) | 1982-11-12 | 1982-11-12 | カセツト式記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5990277A JPS5990277A (ja) | 1984-05-24 |
JPH0514285B2 true JPH0514285B2 (ja) | 1993-02-24 |
Family
ID=16379161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57197716A Granted JPS5990277A (ja) | 1982-11-12 | 1982-11-12 | カセツト式記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5990277A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2588911B2 (ja) * | 1987-10-27 | 1997-03-12 | 三菱電機株式会社 | メモリカード回路 |
JP3038358B2 (ja) * | 1989-02-16 | 2000-05-08 | 三菱電機株式会社 | メモリのアクセス方法 |
US5537584A (en) * | 1989-06-13 | 1996-07-16 | Hitachi Maxell, Ltd. | Power instability control of a memory card and a data processing device therefor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53131546A (en) * | 1977-04-20 | 1978-11-16 | Matsushita Electric Ind Co Ltd | High-frequency heating device |
JPS5645239A (en) * | 1979-09-22 | 1981-04-24 | Taiho Kogyo Co Ltd | Method and device of arc-shaped forming |
JPS57123600A (en) * | 1981-01-23 | 1982-08-02 | Hitachi Ltd | Protecting circuit for memory |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5935918Y2 (ja) * | 1979-05-04 | 1984-10-03 | カシオ計算機株式会社 | 電源供給制御装置 |
-
1982
- 1982-11-12 JP JP57197716A patent/JPS5990277A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53131546A (en) * | 1977-04-20 | 1978-11-16 | Matsushita Electric Ind Co Ltd | High-frequency heating device |
JPS5645239A (en) * | 1979-09-22 | 1981-04-24 | Taiho Kogyo Co Ltd | Method and device of arc-shaped forming |
JPS57123600A (en) * | 1981-01-23 | 1982-08-02 | Hitachi Ltd | Protecting circuit for memory |
Also Published As
Publication number | Publication date |
---|---|
JPS5990277A (ja) | 1984-05-24 |
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