JPS5990278A

JPS5990278A - カセツト式記憶装置

Info

Publication number: JPS5990278A
Application number: JP57197717A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿; Noboru Yamaguchi; 登山口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-11-12
Filing date: 1982-11-12
Publication date: 1984-05-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の詳細な説明〕本発明はバッテリバックアップ手段を備えたカセット式
記憶装置に関する。

〔発明の技術的背景とその問題点〕

パーンナルコンビーータ等の小形情報処理ｉｔ装置Ｎに
おいて、外部記憶装置として、あるいは主記憶装置なの
拡張用記憶装置としてカセット式の記憶装置（以下、メ
モリバックと称する）が頻繁に用いられるようになって
きた。このメモリパックはコネクタを介して本体と接続
あるいは取シはずしができる様に構成される。

ところで、従来、本体にメモリパックを活線挿抜（本体
の電源をＯＮにしたままでメモリパンクをコネクタに挿
入したり抜いたりする）する場合、電源を投入したまま
の状態でメモリパックを抜き・差しする状態ではコイ・
フタピンの接触状態をあてにすることはできない。即ち
、活線挿抜時の本体インターフェースとのコネクタピン
の接続状態（順序）は、メモリパックの挿入時の傾き、
あるいは早さによシランダムとなってしまう。

又、上記メモリパックはバッテリバックアンプ手段を有
し、データの保持を行なっている。

どころで、この様なバッテリバックアップ手段を持つ装
置では電池（バッテリ）の寿命を延ばすだめ、バックア
ップの範囲がなるべく少なくなる様に、メモリ素子とそ
の最小限の周辺ゲートに限定していた。しかしながら無
通電の半導体素子が制御回路（特に装置の入出力ピンに
直接継がっているゲート）があると、これらの素子は非
常に高インピーダンスになっているため静電気の誘起に
際しては高市圧がかかってしまうことになシ、素子の破
壊、あるいはメモリ素子内の記憶破壊を起こしてし゛ま
うことがあっ７乞。このだめ、静電耐圧の非常に弱い装
着となってし壕う。

〔発明の目的〕

本発明は上記欠点に鑑みてなされたものであシ、活線挿
抜が要求される装置においてデータの完全な保護を目ざ
すと共に、静電耐圧を強くし局部的なデータの破壊を防
いだカセット式記憶装置を提供することを目的とする。

〔発明の概要〕

本発明は静電耐圧を強くするため、周辺回路を低インピ
ータンスに保つことにある。

そのためバッテリバックアップの範囲を広くしメモリ制
御回路も含めてしまう、これらメモリ制御回路はＣＭＯ
８素子で構成され、バッテリバックアップｕｇ７これら
の素子はスタンバイ状態とな９．０１Ｎ１０Ｆ’Ｆが固
定されることによシ非常に少ないリーク電流が流れるの
で、バッテリの寿命にはほとんど影響を与えることをな
くすことができる。この時、ＣＭＯｆｆ′ｉ素子はスタ
ンバイぢれているが素子内部はグランド又は電源のどち
らかと低インピーダンスにス・イツチングされているの
で回路自体は低インピーダンスに保たれる。

これにより、静電気の誘起に除しても電荷を局部から電
源−グランド回路に逃がすことにより装置全体を同一電
位に保つことができ、局部的破壊を防ぐことが可能とな
シ、静電耐圧を強化できる。

〔発明の実施例〕

以下、図面を使用１〜で本発明に関し詳述する。

第１１ｚ（は本発明が実現されるメモリパックの内部構
成を様ｉ＋ｔ’＋、ブロックにて示したものである。

図において、■はメモリ部でｈ’）バッテリバックアッ
プを行なう１兎係上、消費′成力の少ないＣＭＯ８が使
用される５、２はこのメモリ部１をコントロールするメ
モリ制御回路であって、データ・アドレスライト・チッ
プイネーブル（ＣＥ）等各種メモリコントロール信号生
成のための回路が含まれる。

３はαＩＫ圧監親監視回路る。上述した様に活線挿抜全
行なう場合、本体電源を投入したままの状態でメモリパ
ンクを抜き差しする途中ではコネクタビンの接触状態を
あてにすることはできない。

従がって、電源監視回路３はメモリパックの挿入が完了
してから一定時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止し誤動作
を防ぐと共に内部状態、記憶の保護を行なう。詳細は後
述する。

４はスイッチ回路である。スイッチ回路４は本体側から
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうだめの回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）によシ、メモリ部１に供給される制御信
号の一部をゲートする。

尚、ライン１１はメモリ部１の電源ライン、ライン１２
は本体とのインターフェースラインであって詳しく（は
データ及び制御ラインから成る。又、メモリ制＃部２は
ライン１１を介して供給される屯（）躯により＃Ｊ作す
る様に構成される。これについても詳細は後述する。

第２図は第１図にボした各機能ブロックの具体的回路構
成を示す図である。

図において、４１．４２はダイオードである。ダイオー
ド４１．４２は４源ライン１０を介して供給されるＶＣ
Ｃとバックアップ用社池６１出力との切替えを自動的に
行なうものであり、メモリパックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダイオード４２がそれぞれＯＮとなり、′ｉｌｉ
　ｊｊ＠　Ｖ　ＣＣ及びＶｌ）Ｄをメモリ１ならびにメ
モ’）　ｎｔ制御回路２１へ供給している。１７３−’
ＲＶ　Ｄ　Ｄはう１ｚｌｌを介してメモリ制御回路２１
、メモリ１へ供給される。

この電圧はメモリパックを本体へ挿入したとき、はぼＶ
ｃｃと同じ電圧（＋５Ｖ）となυ、その他はバンクアッ
プ用電池６１の持つ電圧（２〜３Ｖ）と等しくなる。、本発明央力也世」では、バノテリバックアソプの範囲を
広くしメモり１のみならずメモ’）　ｉｌｉ制御回路２
１も含゛めている。メモリ制御回路２１（ｌ−１：Ｃ〜
１０Ｓ素子で何４成され、バツアリバソクアンプ時これ
らの素子はスタンバイ状態となって０Ｎ１０ＦＦが固定
されることにより非常に少ないリーク電流が流れる。

従がってバッテリの寿命にはほとんど影響を与えること
をなくすることができる。

このと＠、ＣＭＣＪＳ素子はスタンバイ芒れているが、
素子内部は（）　ｒｑ　Ｄ又は電源のどちらかと低イン
ピーダンスにスイッチングさｎているので回路自体は低
インピーダンスに保たれる。第４図（ａ）・（ｂ）にそ
れぞれ従来と本発明による電源分布の例を示す。

図中、第２図に示したブロックと同一番号の付されたブ
ロックあるいは記号は第２図のそれと同様であるものと
する。

メモリ制御回路′！、１はアドレスのデコード、ライ１
　・イネーブル信号の発生、データの切替え等メモリ制
御に必要な信号の発生・処理を行なう。

２２　！−、Ｌメモリ１へ送出されるＣＪうを制御する
信号を反＋ル０−るインバータである。イ〕／バータ２
２出力はナントゲート７１の一入力端子へ供給される。

ナノトゲ−ドア１の他方の入力端子へはメモリ制御回路
２１出力及び後述する電源電圧監視回路３より出力芒凡
る動作許可信号（ライン１２）が供給されており、この
ゲート７１によりメモリ１に対し供給されるＣＥ（ｉｊ
号を制御する。ライン１２を伝播する信号は′准源或圧
監視回路３の出力であり、ＶＣＣが正常（＋５Ｖ）のと
＠には°’Ｈ１（）、Ｈ”　　レベル、その他の時には
’ＬＯＷ”レベルとなる。ライン１３？ｌａ−伝播する
信号（−Ｊ：メそり制御回路２１の出力でアドレスをデ
コードしたものである　又、ライン１４を伝ｊτ１↑す
る信号は同じくメモリ制御回路２１から出力される信号
で、データ・ライトイイ、−プル・アドレス等Ｃ１う信
号を除く、メモリ制御のために必要な信号を全て含む。

ライン１６　・１８も同行である、ライン１７はＣ８信
号が伝播し、メモ’）　１　（Ｄ　ＲＥＡＤ、／ＮＶＲ
Ｉ　’Ｊ’　Ｅ　Ｒノミ”　ＬＯＷ　”　レベルとなり
、その他の場合（活線挿抜時も含む）［”　ＨＩ　ＧＨ
”　　レベルか７０−ティングの状態にるる。ライン１
９も同行である。

ライン１５を伝播する信号はその信号を反転させたもの
で、）ｌ−ｅす１のｆ＜ｈ；ＡｉＪ／〜ｖ　ｔ＜　ｌ　
Ｔ　、１４時には”’ＭＬ（））（”　レベルとなり、
その他の堀７．自は′１）ｏｖｖ”レベルとなる。

バックアップ用′４池（）１としては本体型ｖｊｔ、Ｖ
ｃｃより低電圧で且つメモリデータ忙保持するのに最小
限の＋ＩＬ圧値のものが使用される。不発明実施例では
メモリパックｆｆ１Ｔｆｉ＋人している以外の時はメモ
リ制御回路２１にも４碑を供給している。そのため、メ
モリ制御回路２１は静的消費電流が少ないＣＭＯ８素子
で構成されるのが望ましいし、又、電池で動作させる１
ダｊ係からも低−圧で動作し得るＣへ１ＯＳが７裔して
いる尚、メモリ１のＣＥ人力は°’　Ｊ−１１（）Ｈ”　　
レベルでスタンバイ状態表なｐデータの保持を行ないｔ
ｔＬＯＷＴ＋レベルでメモリ１のＬ＜ＷＡＤ／へ’Ｌ＜
Ｉ’Ｌ’ｋが可能となる。

ところで、活；腺挿抜される信号勝は抜去ぢれる前は非
選択状態になっ−Ｃいる、ぞのしご抜去ぢれるとそのイ
ト号ラインは開放状態となるから、その代りとしてプル
アンプあるいはプルダウンまＩ入りＬにより非選択状態
を女定に継続する様にしＣやる必要がある。プルアンプ
すへさ信号はノ（ツテリ／＜ツタアンプ、Ｃ圧によシ行
ない、プルダウンすべきものは本体から供給される１１
工圧で行なうことにより自然にｊＪｙ、される。

図中５３・５４は正常動作時の”　ｌ　ｉ　Ｉ　ＯＨ”
レベルを保〜し丈るグルアップ抵抗、５５はプルダウン
抵抗である。抵抗５５はＶＣＣが本体から供給されてい
ないと恥電昨ライン［０ケ充分低い１１ζ（に偉つため
に用いしれる。メモリバラ、りｔ本体へ挿入時、電源（
Ｖｃｃ；＋５Ｖ）は電源ライン１０を弁して本体から供
給ぢれる。本体の電源がＯＦ’　Ｐのとき、あるいはメ
モリバソクを本体へ神大していないときには抵抗５５の
存在によシ　ｆＪ　（＋丁Ｏボルトに保たれる。このこ
とにより、挿抜状態Ｆ電源屯田として短時間のうちに反
映させ、これにより、活線挿抜時のテータ保な・制御を
Ｖグ実に行なり５．５１・５２！・；ｉ：逆流防止のた
めに設けられるダイオ−ドである。ダイオード５１・５
２は活線挿抜時、インターフェース信号ライン１６・Ｉ
７により電源ＶＣＣが持ち上げられるのを防ぐ。

活線挿抜時、本体から供給される信号のうち、゛かなめ
″となる選択信号（デバイスセレクト）ハネガティブ（
無信号）状態となっている。しかし、信号線のうちの何
本か、例えばデータライン、アドレスライン、ＲＥＡＤ
　／ＷＲＩ　Ｔ　Ｅライン（インターフェースライン１
６・１７）はマクティブ状態のまま出力されているもの
がある。一方、活線挿抜時、本体インターフェースとの
コネクタピンの接続状態は装置の挿入時の傾き、早さに
よりランダムになってし貰うことは上述しまたとおシで
あり、従がって電源やグランドの接続が確保されないた
め異常現象が起こることは目に見えて明らかである。

これに対処するため本発明実施例では流入電流防止用と
して外向きにダイオード５１・５２を挿入している。こ
れらダイオード５１・５２を挿入することにより、正常
動作時、入力信号が”ＬＯＷ”レベルから’　）ｌ　Ｉ
　（）Ｈ”レベルになる場合、ダイオード５１・５２が
逆バイアスとな９、ライン１８・１９がカセットオフて
れてしまうが、各々のプルアンプ抵抗５３・５４により
電圧は上昇するため、問題は発生しない。

次に電源電圧監視回路３につき詳細に説明する。

第３図は電源電圧監視回路３による電圧監視の様子をタ
イミングチャートにて示したものでちる。

図中、第２図と同−管号あるいは同一記号の付されであ
るものは第２図のそれと同様のものであるとする。

活線挿抜全行なう場合、電源を投入した１まの状態でメ
モリパンクを抜き挿しする途中ではコネクタビンの接触
状態をあてにすることはできない。

１ｊ′ｆｌがって内部回路はメモリパンクの挿入が完了
してから一足時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止し、誤動
作を防ぐと共に内部状態・記憶の保護を行なう必要があ
る。このだめ、本発明実施例ではコンデンサ３０２と抵
抗３０３で構成される時定数回路によりメモリパック挿
入時の遅れ時間を作り、抵抗３０６と３０７の分圧によ
りメモリ部くツクの抜去を検出し、これら侶月をトラン
ジスタ３１０と３１１で肩、！成されるアンド回路によ
り動作禁止信号を作っている。

ダイオード３０１はメモリパックの再投入に備え、上記
コンデンサ３０２と抵抗３０３により決定さする時定数
を早期に回復させるため、コンデンサ３０２に沃った電
荷を放屯するために設けられる尚、本発明実施例では、
トランジスタ３１０．３１１とトランジスタ３１２の様
に相補型のトランジスタ（ＰへＰに対するＮＰＮ、ＮＰ
Ｎに対するＰＮＰ）でインバータ勿構成しているが、こ
れは同−型トランジスタでインバータを組む場合に２け
る電源電圧の過渡期に２ける不安定出力（）・サード）
が出ない様にするだめのものである。

いま、メモリパンクを本体から外しであるとすればＶＣ
Ｃはほぼ０ボルトであり、トランジスタ３１０・３１１
−３１３は全てＯＦＦとなっている。従って、ライン１
２を伝播する信号は抵抗３１４の存在により”Ｌ＋ＯＷ
”　Ｖへｉｂ　テ＠ル５ｃＳ　（ＣＩＩＩｐＳｅｌｅｃ
ｔ　）１ぎ号ライン１７はそのときフローティングの状
態にあり、ライン１９を伝播する信号は抵抗５４とｉ、
ｉｔ源’ＪＯｏＶＣＪ、　、Ｉ）　”Ｈ，Ｈ）Ｈ”　　
ｖヘルド７７　リ、従カッてインバータ２２を介しライ
ン１５を伝播する信号は”’ＬＯＷ”レベルとなる。ゲ
ート７１はナントゲートでり４成されるため、その入力
のうち１つ以上７５ｉ”ＬＯＷ”レベルであると、その
出力は”　ｋｉ　Ｉ　ＯＨ”レベルとなｐ１従がってメ
モリ部１はスタンノくイ・状態に保たれデータは保持さ
れる。

本体にメモリパックを差し込むときには信号線】６．１
７電源ライン１０及び（）ＮＤライン２０のどれが最初
に本体に接続され、又とれが最後洸接続されるかは」−
述した如く不明である。活線挿抜時、本体側から送出さ
れるＣ８信号は°’ＨＩ（）Ｈ”　レベルになっている
。電源（）ＮＤが接続されるとＶＣＣラインの電位が上
昇し、トランジスタ３１０はＶＣＣがある設定点に達す
るとＯＮし、その後遅れて（この遅れ時ｉ）１】は抵抗
３０３・３０４・３０５、コンデンサ３０２によシ決定
）トランジスタ３１１が０Ｎ−７−る。

トランジスタ３１０・３】１の両刃がＯＩＮするとトラ
ンジスタ３１３かりＮし、トランジスタ３１３のコレク
タ出力（ライン１２）はほぼＶＣＣの市川と宿しくなり
、ゲー用・７１を介して本体からのメモリアクセスが白
■能にな、／’、、。

本体からメモリバンクを抜くときにｉ’ｌｉ’、Ｖｃｃ
の下μ、１にり君て［・ランジスタ３１０のベース電位
も下［ヰし、これによってトランジスタ３１０？ｒＯＦ
Ｆさせる。トランジスタ３１０の０ＦＦｙＣよシ同じく
トランジスタ３１３もＯＦＦし、従がってライン１２を
’Ｌ（ＪＷ”レベルにしてゲート７１を閉じる。ＶＣＣ
の下降に１°Ｐないコンデンサ３０２の、挽荷はダイオ
ード：３０１によりＶＣＣに放［よされる。

尚、亀詠α圧監視回路３はＶｃｃの上昇時ＣＳ情信号イ
ン］９が追従しないとき、ライン２１に正の４、Ωかい
信号が出るｂ」１指性があるのでその不要信号の除去Ｖ
こも杖立つ。

〔発明の効果〕

以−ヒ説明化）如く本発明によれば本体側に特別な　・
１回路を持つことなく又、特殊な接続構造を持たずに活
線４１１ｊ抜が１−エンよえ、確実にデータ保持がｉ」
能である　本発明によれは他に以下に列挙する効果を有
する。

（１）メモリパックを活線挿抜する除電Ｗ状態を監視す
ることにより確実に有効信号を生成することができ従っ
て誤動作防止がｄ、かれる。

（２）　　メモリ素子のり−ならずメモリ周辺の制御回
路もバソテリバノクアップすることにより装置を低イン
ピーダンス状態に保ち、静電耐圧を増すことができる。

に３）逆流防止のだめのダイオードを外方向に挿入する
ことでメモリパックを活線押抜する際、抜き差しした場
合に発生する電圧異常と異常ポ流の蜘り込みを防止でき
る。

（４）　　プルダウン抵抗の挿入により、活線挿抜の際
本体から受けている上圧を［臼ちに下げ、内部回路及び
データの保護を確実に行ない得る。

【図面の簡単な説明】

第１図は本発明が実現されるメモリバンクの内部構成を
機能的に示したブロック図、第２図は第１図に示した各
条部ブロックの具体的１居路構成をボす１ン）、第；３
図は本発明の動作を示すタイミングチャート、第４図（
ａ）・１、ｂ）はそれぞれ従来と本発明による「伐諒分
イ■の例を示す図でψ〕る。（以下余白）１　　・・・・　メモリ２・２１・・・・　メモリ制御部３　・　　電源混圧監視回路３０２・３０３　　・・・　時定数回路４　・・・　　
電の切替回路５　　・、　逆流防止回路４１・４２・・・電源切替ダイオード５１・５２・・・逆流防止ダイオード５３・５４−・・プルアンプ抵抗５５　・・・・・　プルダウン抵抗６・６１−・・・電池７・７１・・・・・ゲート代理人弁理士　則近憲佑（ほか１名）

Claims

【特許請求の範囲】

バッテリバックアップ手段を備えだメモリを内蔵するカ
セット式記憶装置において、メモリ素子のみならずメモ
リ周辺の制御回路もバッテリバックアップすることによ
り装置を低インピーダンスに保ち静電耐圧を増すことを
特徴とするカセット式記憶装置。