JP2004295724A - 半導体処理装置 - Google Patents
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Abstract
【課題】カード引き抜きによる電源遮断による不都合を比較的容易に解消することができるカード型電子装置等の半導体処理装置を提供する。
【解決手段】半導体処理装置は、インタフェース制御回路（４）と処理回路（５）を有し外部装置例えばカードスロット（１１）に装着されて動作電源の供給を受ける。カード引き抜きによる電源遮断による不都合を解消する第１形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子（Ｐ１）から分離する第１外部端子（Ｈ１）に生ずる電位変化を検出し、動作状態の処理回路に終了処理を指示する。上記より、電源供給が完全に遮断される前に半導体処理装置は自らで終了処理を行うことができる。
【選択図】 図１
【解決手段】半導体処理装置は、インタフェース制御回路（４）と処理回路（５）を有し外部装置例えばカードスロット（１１）に装着されて動作電源の供給を受ける。カード引き抜きによる電源遮断による不都合を解消する第１形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子（Ｐ１）から分離する第１外部端子（Ｈ１）に生ずる電位変化を検出し、動作状態の処理回路に終了処理を指示する。上記より、電源供給が完全に遮断される前に半導体処理装置は自らで終了処理を行うことができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＡ（ＡＴアタッチメント）カード又はＣＦ（コンパクトフラッシュ）カード等の規格に準拠したフラッシュメモリカードに代表されるカード型電子装置等の半導体処理装置に関し、特に動作中における半導体処理装置の不所望な抜き取りによるデータ破壊の防止もしくはデータ復旧を可能にする技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
カードスロットに対するＡＴＡカード等の装着及び引き抜き検出にはカード内でプルダウンされた端子とカードスロット内部でプルアップされた端子との対応端子を用いる。カードスロットにカードが装着されて前記対応端子が接続されるとカードスロットの対応端子がグランドに引かれ、当該対応端子を監視するカードスロット内のインタフェース回路がカードの装着を検出してカードに動作電源の供給を開始する。カードの引き抜き時は先に前記対応端子が分離することによってカードスロットのインタフェース回路が当該端子が電源電圧にされるのを検出することによりカード引き抜きを検出する。カードスロットのインタフェース回路はカード引き抜きを検出して動作電源の供給を停止する（特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−９９２１５号公報（図５）
【０００４】
【発明が解決しようとする課題】
しかしながら上記従来技術はカード引き抜きによる電源遮断によってカード側で発生する不都合について考慮されていない。本発明者の検討によれば、フラッシュメモリカードにデータの書込みを行っている最中にカードが引き抜かれて動作電源の供給が遮断され、電源電圧が低下する中でメモリ部に単にデータ書き込み動作を続けるとメモリ部に悪影響を及ぼす場合がある。例えば、書込み処理前の消去処理を行ったところで動作電源が遮断されると、過消去状態の不揮発性メモリセルが残る場合がある。ここで過消去状態の不揮発性メモリセルとは、消去状態のメモリセルのしきい値電圧が含まれるべきしきい値電圧分布を超えて、メモリセルのしきい値電圧が変化している状態をいい、例えば消去状態のしきい値電圧分布が低電圧側にある場合、しきい値電圧がしきい値電圧分布よりも低い電圧になり負電圧状態になっている様なメモリセルを指す。しきい値電圧が負電圧になっている様なメモリセルではワード線に非選択レベルの電圧（例えば０Ｖ）を印可したとしても、メモリセルはオン状態となりチャネルに電流が流れてしまう。このような過消去メモリセルがノーマリ・オンの状態になると、これとビット線を共有するメモリセルは誤動作を生ずる。これに対しては、過消去メモリセルを残さないようにする、過消去メモリセルの発生の虞を把握して後から復旧や救済処理を可能にする、或は、誤動作の虞のある回路部分を後から切り離し可能にする、等の対策を講ずることが必要になる。
【０００５】
そのために、▲１▼予備バッテリを持つ、▲２▼容量の大きなコンデンサを持つ、▲３▼データ領域の２重化、▲４▼ユーザへの注意徹底等で対処することも可能である。しかしながら、▲１▼小型のカードでは予備バッテリを搭載する容積的な余裕はない。また原価も上昇する。▲２▼容量の大きなコンデンサも▲１▼と同様である。▲３▼データの管理方式が複雑になる。▲４▼全てのユーザへの徹底は不可能である。
【０００６】
本発明の目的は、カード引き抜きによる電源遮断による不都合を比較的容易に解消することができるカード型電子装置に代表される半導体処理装置を提供することにある。
【０００７】
本発明の別の目的は、カード引き抜きによる電源遮断による不都合をメモリやデータ管理方式等に応じて対策することが可能なカード型電子装置に代表される半導体処理装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕半導体処理装置例えばカード型電子装置（１）は、インタフェース制御回路（４）と処理回路（５）を有し外部装置例えばカードスロット（１１）に装着されて動作電源の供給を受ける。カード引き抜きによる電源遮断による不都合を解消する第１形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子（Ｐ１、Ｐｖｓ２）から分離する第１外部端子（Ｈ１、Ｆｖｓ２）に生ずる電位変化を検出し、動作状態の処理回路に終了処理を指示する。上記より、電源供給が完全に遮断される前にカード型電子装置は自らで終了処理を行うことができる。
【００１１】
第２形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子から分離する第１外部端子に生ずる電位変化を検出し、電源遮断の発生を示すフラグを不揮発性ラッチ回路（２５）に保持する。上記より、インタフェース制御回路は電源投入後にフラグをチェックし、電源遮断発生の有無を判別し、電源遮断が有ったときは、処理回路の異常を検出し、必要に応じて復旧処理を行えばよい。
【００１２】
第３形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子から分離する第１外部端子に生ずる電位変化を検出し、電源回路例えばチャージポンプ回路（３０）を起動させて処理回路の動作電源を補う。上記より、電源供給が完全に遮断されるまでの時間を引き延ばすことができ、その間に必要な処理を完了することが容易になる。チャージポンプ回路のような電源回路は元々処理回路に内蔵されているもの、或はそれ専用に増設されたもの、の何れであってもよい。
【００１３】
動作状態の処理回路に対する終了処理の指示状況を逸早くホスト装置にも知らせるには、前記第１外部端子に接続するモニタ端子（Ｈ２）を設ける。前記モニタ端子は前記第１外部端子に生ずる電位変化をホスト装置にモニタ可能にする端子である。
【００１４】
〔２〕電源遮断検出の第１形態として、前記第１外部端子（Ｈ１）はリセット指示の解除後に第１電圧にされるリセット端子であり、前記リセット端子は第２外部端子（Ｈｖｄ）に抵抗素子（７）を介して接続され、前記第２外部端子はカードスロットから前記第１電圧とは逆極性の第２電圧が供給される。
【００１５】
第２形態として、前記第１外部端子は処理回路の動作状態において第１電圧にされる外部端子であり、前記外部端子は第２外部端子に抵抗素子を介して接続され、前記第２外部端子はカードスロットから前記第１電圧とは逆極性の第２電圧が供給される。前記外部端子は、例えば処理回路が動作中であることを間接的に示し得る信号端子である。
【００１６】
上記第１及び第２形態において、前記第１電圧は回路の接地電圧（ＧＮＤ）であり第２電圧は電源電圧（Ｖｄｄ）であり、第２外部端子は外部電源端子（Ｈｖｄ）である。その逆であってもよい。即ち、前記第１電圧は電源電圧（Ｖｄｄ）であり第２電圧は回路の接地電圧（ＧＮＤ）であり、第２外部端子はグランド源端（Ｈｖｓ）である。
【００１７】
電源遮断検出の第３形態として、第１外部端子は複数のグランド端子（Ｆｖｓ１，Ｆｖｓ２）の内の一つ（Ｆｖｓ２）であり、前記一つのグランド端子は抵抗素子（７）を介して電源端子（Ｆｖｄ）に接続される。
【００１８】
電源遮断検出の何れの形態であっても、電源供給端子はカードスロットの対応端子に対し第１外部端子が分離された後に分離される。
【００１９】
〔３〕本発明が不揮発性メモリカードに適用される場合、前処理回路は電気的に消去及び書き込み可能な不揮発性メモリ（５）であり、前記インタフェース制御回路は外部インタフェース制御と前記不揮発性メモリに対すメモリ制御を行う制御回路（４）である。
【００２０】
このとき、前記終了処理は、例えば消去及び書き込み処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理である。データの書込み途中で不所望な電源遮断が発生しても過消去状態のメモリセルが残らない。
【００２１】
別の例として前記終了処理は、消去及び書き込み処理途中の不揮発性メモリセルのブロック（消去及び書き込み単位）を識別可能な識別フラグをフラッシュメモリにセットして保存する処理である。これにより、インタフェース制御回路は電源投入後に不揮発性メモリ上の識別フラグをチェックし、消去及び書き込み処理途中で電源遮断が発生したメモリブロックの有無を判別し、そのようなメモリブロックに対しては過消去による不都合を生じないように、データ管理方式等に応じてメモリブロックの代替などの復旧処理を行えばよい。
【００２２】
識別フラグのセットと共に消去及び書き込み処理途中の不揮発性メモリセルに対する完全遂行処理を併用してもよい。
【００２３】
〔４〕本発明の別の観点による半導体処理装置例えばカード型電子装置は、外部装置例えばカードスロットの対応端子に着脱可能な複数の外部端子と、前記複数の外部端子に接続する第１処理回路（４）と、前記第１処理回路の制御を受ける第２処理回路（５）と、前記複数の外部端子の内の第１外部端子と第２外部端子とを接続する抵抗素子（７）と、を有する。前記第１外部端子は第２処理回路の動作状態において第１電圧にされる。前記第２外部端子は第２電圧を受ける。前記第１処理回路は、前記カードスロットから離脱するときカードスロットからの電源供給が遮断される前に前記第１外部端子が前記第１電圧から第２圧に変化するのを検出してそれに応答する処理を行う。応答する処理は前記終了処理の指示などである。
【００２４】
前記第１外部端子は、例えば、リセット指示の解除後に第１電圧にされるリセット端子である。
【００２５】
例えば前記第２処理回路は電気的に消去及び書き込み可能な不揮発性メモリであり、前記第１処理回路は外部インタフェース制御と前記不揮発性メモリに対すメモリ制御を行う制御回路である。
【００２６】
本発明の更に別の観点による半導体処理装置例えばカード型電子装置は、外部装置例えばカードスロットの対応端子に着脱可能な複数の外部端子と、前記複数の外部端子に接続する第１処理回路と、前記第１処理回路の制御を受ける第２処理回路と、前記複数の外部端子の内の第１外部端子と第２外部端子とを接続する抵抗素子と、を有する。前記第１外部端子は複数のグランド端子の内の一つである。前記第２端子は電源端子である。前記第１処理回路は、前記カードスロットから離脱するときカードスロットからの電源供給が遮断される前に前記第１外部端子が回路の接地電圧から電源電圧に変化するのを検出してそれに応答する処理を行う。例えば、前記第１外部端子は、カードスロットから引き抜かれるとき他のグランド端子に比べてカードスロットの対応端子からの早く分離される配置を有する。
【００２７】
【発明の実施の形態】
図１には本発明に係る半導体処理装置の一例であるフラッシュメモリカードが例示される。同図に示されるフラッシュメモリカードは例えばＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）の規格に準拠したＰＣカードの一種である。
【００２８】
フラッシュメモリカード１はカード基板２にインタフェース端子部３、コントローラ４及び電気的に消去及び書込み可能な不揮発性メモリの一種であるフラッシュメモリメモリ５が搭載されて構成される。インタフェース端子部３はパーソナルコンピュータなどのカードホスト装置１０に設けられているカードスロット１１に着脱される。インタフェース端子の種類及び物理的構成はメモリカードが準拠する規格に従って決定される。例えば、インタフェース端子部３には電源端子Ｈｖｄ、接地端子Ｈｖｓ、カードディテクト端子Ｈｃｄ、及び複数の信号端子Ｈ１〜Ｈｎが設けられる。信号端子Ｈ１〜Ｈｎにはクロック信号端子を含んでいる。カードスロット１１にはそれらに対応する端子として、電源端子Ｐｖｄ、接地端子Ｐｖｓ、カードディテクト端子Ｐｃｄ、及び複数の信号端子Ｐ１〜Ｐｎが設けられる。例えばカードスロット１１側のインタフェース端子Ｐｖｄ、Ｐｖｓ、Ｐｃｄ、Ｐ１〜Ｐｎはピン、メモリカード側のインタフェース端子Ｈｖｄ、Ｈｖｓ、Ｈｃｄ、Ｈ１〜Ｈｎはピンが挿入されるホールによって構成される。ホールで構成されるインタフェース端子Ｈｖｄ、Ｈｖｓ、Ｈｃｄ、Ｈ１〜Ｈｎの先端部は揃えられている。ピンで構成されるインタフェース端子Ｐｖｄ、Ｐｖｓ、Ｐｃｄ、Ｐ１〜Ｐｎは電源系端子Ｐｖｄ，Ｐｖｓの先端部が最も突出され、その次に信号端子Ｐ１〜Ｐｎ、カードディテクト端子Ｐｃｄの順に短くされる。
【００２９】
カードスロット１１のインタフェース端子Ｐｖｄ，Ｐｖｓ，Ｐｃｄ，Ｐ１〜Ｐｎは図示を省略するカード制御部に接続され、カード装着分離の検出、カード装着分離検出に応ずる電源の供給と停止の制御、信号インタフェース制御を行う。特に図示はしないが、メモリカード内でカードディテクト端子Ｈｃｄはプルダウンされ、カードスロット内部でカードディテクト端子Ｐｃｄはプルアップされる。カードスロット１１にメモリカード１が装着されて前記対応端子ＨｃｄとＰｃｄが接続されるとカードスロット１１の端子Ｐｃｄが回路の接地電圧（グランド電圧）ＧＮＤに引かれ、当該対応端子を監視するカードスロット１１内のインタフェース回路がカードの装着を検出してメモリカード１に動作電源の供給を開始する。メモリカード１の引き抜き時は先に前記カードディテクト端子ＰｃｄとＨｃｄが分離することによってカードスロット１１のインタフェース回路が当該端子が電源電圧にされるのを検出することによりカード引き抜きを検出する。カードスロット１１のインタフェース回路はカード引き抜きを検出して動作電源の供給を停止する。
【００３０】
メモリカード１においてコントローラ４及びフラッシュメモリ５は電源端子Ｈｖｄとグランド端子Ｈｖｓに接続され、カードスロット１１より動作電源の供給を受ける。コントローラ４はホスト装置とのインタフェース制御を行い、またフラッシュメモリ５に対しメモリインタフェース制御を行う。
【００３１】
フラッシュメモリ５は、電気的に消去及び書き込み可能な多数の不揮発性メモリセルがマトリクス配置されたメモリマットを有する。前記不揮発性メモリセルは、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる。例えばワード線に負の高電圧を印加してフローティングゲートから電子をウェル領域に引き抜くことによって消去処理が行なわれ、また、ワード線電圧に正の高電圧を印加してドレイン領域からフローティングゲートへホットキャリアを注入して書込み処理が行なわれる。消去処理と書込み処理ではその後のコントロールゲートから見た閾値電圧が相違され、この相違により情報記憶を行う。
【００３２】
コントローラ４はフラッシュメモリ５をハードディスク互換のファイルメモリとしてアクセス制御する。例えば、フラッシュメモリ５のデータ領域をセクタ単位でアクセス可能にアドレス管理すると共に、不良セクタに対する代替セクタの割り当て制御などを行う。フラッシュメモリ５に対するアクセスでは、物理アドレスを用いて、消去処理、書込み処理、読み出し処理のアクセス制御を行う。
【００３３】
メモリカード１自らがカードスロット１１からの引き抜きを検出する構成について説明する。図１の例では信号端子Ｈ１が電源端子Ｈｖｄに抵抗素子７でプルアップされる。信号端子Ｈ１は、カードホスト装置１０の対応端子Ｐ１に接続されているとき、カードホスト装置１０からのリセット指示の解除後に接地電圧ＧＮＤにされるリセット端子である。リセット端子Ｐ１は出力端子であり、カードホスト装置１０はメモリカード１の装着を検出すると、リセット端子Ｐ１をハイレベルのパルス状に変化させてコントローラ４を初期化する。その後リセット端子Ｐ１は常時ローレベルを維持する。この意味において、コントローラ４からの指示に応答してフラッシュメモリ５が消去及び書込み処理等を行っているビジー状態においてローレベルにされる信号の一つと位置付けることができる。
【００３４】
図２にはメモリカード１がカードホスト装置１０に装着されている状態を示す。図２においてリセット端子Ｐ１とグランド端子Ｐｖｓの間にスイッチが図示されているが、このスイッチはリセット解除後にオン状態にされてリセット端子Ｐ１をローレベルにするための回路要素を模式的に示すものである。
【００３５】
図２の状態において、リセット端子Ｈ１は接地電圧ＧＮＤを維持する。カードホスト装置１０からメモリカード１を引き抜こうとすると、先ず最初にカードディテクト端子Ｈｃｄがカードスロット１１の対応端子Ｐｃｄから分離し、カードホスト装置１０のカードコントローラは端子Ｐｖｄに対する動作電源の供給を停止する。動作電源の供給が停止されてもカードホスト装置１０側の電源供給系における寄生容量成分により、実際に端子Ｐｖｄ，Ｈｖｄの電源電圧が低下するには比較的時間がかかる。この間に、先ず、リセット端子Ｈ１がカードホスト装置１０の信号端子Ｐ１から離脱する。これにより、リセット端子Ｈ１は抵抗素子７を介して電源電圧Ｖｄｄが印加され、ハイレベルに反転される。リセット端子Ｈ１のハイレベルはラッチ回路２２に保持され、ラッチ回路２２の出力信号２３によってフラッシュメモリ５に終了処理が指示される。この後、更にメモリカード１が引き抜かれてカードスロット１１の端子Ｐｖｄ，Ｐｖｓからメモリカード１の端子Ｈｖｄ，Ｈｖｓが離脱するまでには時間が有り、この間に、フラッシュメモリ５は前記指示に応答して終了処理を完了する。
【００３６】
前記終了処理は、例えば消去及び書き込み処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理（書き上げ処理とも称する）である。ここでは終了処理の指示信号２３はフラッシュメモリ５のリセット信号（ｒｅｓｅｔ）である。フラッシュメモリ５は消去処理又は書き込み処理の途中でリセット信号がアサートされると、書き上げ処理を行う。例えばフラッシュメモリにおいて消去及び書込みがワード線単位のメモリセルに対して行なわれるとすると、書き上げ処理とは過消去もしくはそれに近い消去状態のメモリセルに対して軽い書き込みを行う処理である。軽い書き込みとは、書き込み高電圧印加時間を通常の書き込み処理よりも短くする書き込み処理であり、消去対象のメモリセルのうち、しきい値電圧が負電圧となっているメモリセルのしきい値電圧を正電圧にまで高くする処理である。ワード線単位に消去及び書込が行われる場合に、ワード線に書込電圧を印可した場合、しきい値電圧が負電圧となっているメモリセルでは電荷を蓄積する電荷蓄積層に印可される電位差が、しきい値電圧が正電圧となっているメモリセルの電荷蓄積層に印可される電位差に比べて大きくなるため、しきい値電圧が負電圧となっているメモリセル程、早く書込が行われることになる。書き上げ処理では過消去状態特にしきい値電圧が負電圧状態になっているメモリセルのしきい値電圧を正電圧にすることが目的であるため、通常の書込処理よりも書込電圧の印加時間は短くて良い。これにより、フラッシュメモリカード１は、電源供給が完全に遮断される前に、データの書込み途中で不所望な電源遮断が発生しても過消去状態のメモリセルが残らないように、自らで処理を行うことができる。
【００３７】
別の終了処理として、消去及び書き込み処理途中の不揮発性メモリセルのブロックを識別可能な識別フラグをセットして保存する。識別フラグの格納場所はフラッシュメモリの識別フラグ専用領域であっても、或はセクタ管理領域であってもよい。セクタ管理領域の場合には、その後の電源投入によって読み出し可能であることが保証されなければならない。この意味では、識別フラグ専用領域を用いた方が高い信頼性を得る。この時の終了処理の指示もフラッシュメモリ５に対するリセット信号（ｓｅｓｅｔ）として与えられればよい。このリセット信号（ｒｅｓｅｔ）がアサートされたとき消去処理又は書き込み処理中であれば上記識別フラグを格納する終了処理を行えばよい。これにより、コントローラ４は電源投入後にフラッシュメモリ５上の識別フラグをチェックし、消去及び書き込み処理途中で電源遮断が発生したメモリブロックの有無を判別し、そのようなメモリブロックに対しては過消去による不都合を生じないように、データ管理方式等に応じてメモリブロックの代替などの復旧処理を行えばよい。
【００３８】
識別フラグのセットと共に消去及び書き込み処理途中の不揮発性メモリセルに対する完全遂行処理を併用してもよい。セクタの代替を減らすことができ、代替セクタの消費を抑えることが可能になる。
【００３９】
図４には終了処理の指示経路の別の例が示される。コントローラ４にはインタフェース制御及びメモリ制御用のマイクロコンピュータ２０が設けられている。マイクロコンピュータ２０のコントロールレジスタ（図示を省略）の１ビットはカード引き抜き検出機能を有効にするか否かを設定するための設定ビットを有する。この設定ビットは論理値“１”でカード引き抜き検出機能を有効とする。この有効ビット信号は端子Ｈ１の信号と共に２入力論理積（ＡＮＤ）ゲート２１に入力され、その出力をＤ型ラッチ回路２２のクロック端子で受ける。Ｄ型ラッチ回路２２のデータ端子Ｄは接地端子Ｖｓｓに接続され、その出力端子Ｑからフラッシュメモリに対するリセット信号２３（ｒｅｓｅｔ）が出力される。フラッシュメモリーカード１はカードスロット１１に対して任意の着脱を許容しない、ハードディスクと完全互換の用途もあり、その時は終了処理の指示は全く不用になる。このとき設定ビットは論理値“０”固定されればよい。
【００４０】
図５には終了処理のモニタ端子を設けた例が示される。フラッシュメモリ５に対する終了処理の指示状況を逸早くカードホスト装置１０にも知らせるには、前記外部端子Ｈ１に接続するモニタ端子Ｈ２を設ける。前記モニタ端子Ｈ２は前記外部端子Ｈ１に生ずる電位変化をカードホスト装置１０にモニタ可能にする端子である。これにより、カードホスト装置１０は書き込みデータの待避などを行って電源遮断時のデータを再度書き込みを可能にすることが可能になる。また、消去及び書き込み処理中のカード引き抜き禁止についてユーザに注意を促すことができる。
【００４１】
カードスロット１１からの引き抜き検出の別の構成について説明する。図６の例では信号端子Ｈ１がグランド端子Ｈｖｓに抵抗素子７でプルダウンされる。信号端子Ｈ１に供給されるリセット信号ＲＳＴは上記とは逆にローレベルパルスでリセット処理を指示し、その後ハイレベルに維持される。図６にはメモリカード１がカードホスト装置１０に装着されている状態を示す。この状態において、信号端子Ｈ１は電源電圧Ｖｄｄを維持する。図７のようにカードホスト装置１０からメモリカード１を引き抜こうとすると、先ず最初にカードディテクト端子Ｈｃｄがカードスロット１１の対応端子Ｐｃｄから分離し、カードホスト装置１０のカードコントローラ４は端子Ｐｖｄに対する動作電源の供給を停止する。動作電源の供給が停止されてもカードホスト装置１０側の電源供給系における寄生容量成分により、実際に端子Ｐｖｄ，Ｈｖｄの電源電圧が低下するには比較的時間がかかる。この間に、先ず、信号端子Ｈ１がカードホスト装置１０の信号端子Ｐ１から離脱する。これにより、信号端子Ｈ１は抵抗素子７を介して接地電圧ＧＮＤが印加され、ローレベルに反転される。端子Ｈ１のローレベルはラッチ回路２２に保持され、ラッチ回路２２の出力信号２３によってフラッシュメモリ５に終了処理が指示される。この後、更にメモリカード１が引き抜かれてカードスロット１１の端子Ｐｖｄ，Ｐｖｓからカードの端子Ｈｖｄ，Ｈｖｓが離脱するまでには時間が有り、この間に、フラッシュメモリ５は前記指示に応答して前記同様の終了処理を完了する。
【００４２】
カードスロット１１からの引き抜き検出の別の構成について説明する。図８の例ではカードの引き抜きによる信号端子Ｈ１の電位変化を検出する点は上記の例と同様であり、コントローラ４はその電位変化に応答して電源遮断発生を示すフラグを保存する。保存先はフラッシュメモリ５ではなく、コントローラ４内部の不揮発性ラッチ回路２５である。不揮発性ラッチ回路２５は各ビットにフラッシュメモリ５と同様の不揮発性メモリセルを採用して構成される。コントローラ４は、カードホスト装置１０からメモリカード１が引き抜かれようとするとき、信号端子Ｈ１のレベルが反転されると、前記不揮発性ラッチ回路２５に電源遮断の発生を示すフラグとセクタアドレスを保存する。コントローラ４は電源投入後に前記フラグをチェックし、電源遮断発生の有無を判別し、電源遮断が有ったときは、フラッシュメモリ５の電源遮断発生セクタの異常を判別し、必要に応じてセクタ代替などの復旧処理を行えばよい。
【００４３】
カードスロット１１からの引き抜き検出の別の構成について説明する。図９の例ではメモリカード１の引き抜きによる信号端子Ｈ１の電位変化を検出する点は上記の例と同様であり、コントローラ４はその電位変化に応答して、チャージポンプ回路３０を起動させてフラッシュメモリ５の動作電源を補う。上記より、電源供給が完全に遮断されるまでの時間を引き延ばすことができ、その間に必要な処理を完了することが容易になる。チャージポンプ回路３０は元々フラッシュ５に内蔵されているもの、或はそれ専用に増設されたもの、の何れであってもよい。
【００４４】
図１０には本発明に係るカード型電子装置の別の例であるフラッシュメモリカードが例示される。同図に示されるフラッシュメモリカードは例えばＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉｕｍ Ｃａｒｄ）の規格に準拠する。
【００４５】
フラッシュメモリカード１はカード基板２にインタフェース端子部３、コントローラ４及び電気的に消去及び書込み可能な不揮発性メモリの一種であるフラッシュメモリメモリ５が搭載されて構成される。インタフェース端子部３はパーソナルコンピュータなどのカードホスト装置１０に設けられているカードスロット１１に着脱される。インタフェース端子の種類及び物理的構成はメモリカードが準拠する規格に従って決定される。例えば、インタフェース端子部３には電源端子Ｆｖｄ、接地端子Ｆｖｓ１、Ｆｖｓ２、及び複数の信号端子Ｆ１〜Ｆ４が設けられる。カードスロット１１にはそれらに対応する端子として、電源端子Ｐｖｄ、接地端子Ｐｖｓ１、Ｐｖｓ２、及び複数の信号端子Ｐ１〜Ｐｎが設けられる。例えばカードスロット１１側のインタフェース端子Ｐｖｄ、Ｐｖｓ１、Ｐｖｓ２、Ｐ１〜Ｐｎはピン、メモリカード側のインタフェース端子Ｆｖｄ、Ｆｖｓ１、Ｆｖｓ２、Ｆ１〜Ｆ４はピンが接触される平面よって構成される。平面で構成される電源系端子Ｆｖｄ、Ｆｖｓ１、Ｆｖｓ２と、これに対応する電源系インタフェース端子Ｐｖｄ、Ｐｖｓ１、Ｐｖｓ２との接続分離は、Ｆｖｄ、Ｆｖｓ１とＰｖｄ，Ｐｖｓ１との接続分離がＦｖｓ２とＰｖｓ２の接続分離に比べて先とされる。要するに、メモリカード１をカードスロット１１に挿入するとき、Ｐｖｓ１、Ｐｖｄが先にＦｖｓ１、Ｆｖｄに接続し、その後にＰｖｓ２がＦｖｓ２に接続する。引き抜くときはその逆で、Ｐｖｓ２がＦｖｓ２から分離した後に、Ｐｖｓ１、ＰｖｄがＦｖｓ１、Ｆｖｄから分離する。例えば端子Ｐｖｓ２は端子Ｐｖｄ、Ｐｖｓ１よりも１ｍｍ短い。
【００４６】
カードスロット１１のインタフェース端子Ｐｖｄ，Ｐｖｓ１，Ｐｖｓ２，Ｐ１〜Ｐ４は図示を省略するカード制御部に接続され、カード装着分離の検出、カード装着分離検出に応ずる電源の供給と停止の制御、信号インタフェース制御を行う。
【００４７】
メモリカード１においてコントローラ４及びフラッシュメモリ５は電源端子Ｆｖｄとグランド端子Ｆｖｓに接続され、カードスロット１１より動作電源の供給を受ける。コントローラ４はカードホスト装置１０とのインタフェース制御を行い、またフラッシュメモリ５に対しメモリインタフェース制御を行う。
【００４８】
フラッシュメモリ５は、上記同様に電気的に消去及び書き込み可能な多数の不揮発性メモリセルがマトリクス配置されたメモリマットを有し、前記不揮発性メモリセルに高電圧が印加されて消去及び書き込みが可能にされる。
【００４９】
コントローラ４はフラッシュメモリ５をハードディスク互換のファイルメモリとしてアクセス制御する。例えば、フラッシュメモリ５のデータ領域をセクタ単位でアクセス可能にアドレス管理すると共に、不良セクタに対する代替セクタの割り当て制御などを行う。フラッシュメモリ５に対するアクセスでは、物理アドレスを用いて、消去処理、書込み処理、読み出し処理のアクセス制御を行う。
【００５０】
メモリカード１自らがカードスロット１１からの引き抜きを検出する構成について説明する。図１０の例では端子Ｆｖｄが電源端子Ｆｖｓ１に抵抗素子７でプルアップされる。
【００５１】
メモリカード１がカードホスト１１に装着されている状態において、端子Ｆｖｓ１は接地電圧ＧＮＤを維持する。カードホスト装置１０からメモリカード１を引き抜こうとすると、端子Ｆｖｓ１がカードホスト装置１０の信号端子Ｐ１から離脱する。これにより、信号端子Ｆｖｓ１は抵抗素子７を介して電源電圧Ｖｄｄが印加され、ハイレベルに反転される。端子Ｆｖｓ１のハイレベルはラッチ回路２２に保持され、ラッチ回路２２の出力信号２３によってフラッシュメモリ５に終了処理が指示される。この後、更にメモリカード１が引き抜かれてカードスロット１１の端子Ｐｖｄ，Ｐｖｓ２からメモリカード１の端子Ｆｖｄ，Ｆｖｓ２が離脱するまでには時間が有り、この間に、フラッシュメモリ５は前記指示に応答して終了処理を完了する。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、不揮発性メモリセルには、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（ワード線接続）及びメモリゲート（メモリゲート制御線接続）を持つスプリットゲート構造等を採用してもよい。不揮発性メモリの情報記憶は閾値電圧の相違の他に、シリコン窒化膜などの電荷トラップ膜に対するキャリアのトラップ位置の相違によって記憶情報を決定する形式であってもよい。また、一つの不揮発性メモリセルが記憶する情報量は１ビットに限定されず、２ビット以上であってもよい。
【００５４】
カード型電子装置をフラッシュメモリカードに適用する場合にはカードの規格は上記の例に限定されず、その他種々の規格のカードに適用可能である。
【００５５】
カード型電子装置はフラッシュメモリカードに限定されず、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）カード、ＬＡＮ（Ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）カード、モデムカード、グラフィックカード等であってもよい。この場合、制御情報を記憶する不揮発性記憶装置が有れば、その部分に対してはフラッシュメモリカードと同様に前記終了処理を指示すればよい。本発明は不揮発性メモリを搭載しないカード型電子装置にも適用可能である。例えば通信カードにおいて送信途中で不所望なカードの抜き出しが行なわれるときに送信先に電源遮断エラーコードを送信したり、また、通信カードにおいて受信途中で不所望なカードの抜き出しが行なわれるときには送信元に受信エラーコードを送信して、再送処理の円滑化を図るようにしてもよい。
【００５６】
本発明はリムーバブルメディアなど種々のカード型電子装置等の半導体処理装置に広く適用することができる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５８】
すなわち、電源供給が完全に遮断される前にカード型電子装置に代表される半導体処理装置それ自体で引き抜きを検出し、電源遮断に至る前にそれに対所することができる。したがって、メモリカードであれば、メモリやデータ管理方式に応じて遮断対策を講ずることができる。これにより、予備バッテリを備えたり、大きなコンデンサを持たなくても済み、原価低減と小型軽量化に寄与することができる。電源遮断による不良が減り、カード型電子装置等の半導体処理装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体処理装置の一例であるフラッシュメモリカードとカードスロットを示す概略ブロック図である。
【図２】メモリカードがカードホストに装着されている状態を示す概略ブロック図である。
【図３】カードホストに装着されたメモリカードの引く抜きによって電源端子の接続が保たれたままリセット端子が分離した過渡状態を示す概略ブロック図である。
【図４】終了処理の指示経路の別の例を示すメモリカードの概略ブロック図である。
【図５】終了処理のモニタ端子を設けた例を示すメモリカードの概略ブロック図である。
【図６】図１と信号端子Ｈ１の極性が異なる場合の例を示すメモリカードの概略ブロック図である。
【図７】カードホストに装着された図６のメモリカードの引く抜きによって電源端子の接続が保たれたままリセット端子が分離した過渡状態を示す概略ブロック図である。
【図８】カードスロットからの引き抜き検出の別の構成を備えたメモリカードの概略ブロック図である。
【図９】カードスロットからの引き抜き検出の更に別の構成を備えたメモリカードの概略ブロック図である。
【図１０】本発明に係る半導体処理装置の別の例として図１とは異なるカード規格に準拠するフラッシュメモリカードの概略ブロック図である。
【符号の説明】
１ フラッシュメモリカード
２ カード基板
３ インタフェース端子部
４ コントローラ
５ フラッシュメモリ
１０ ホスト装置
１１ カードスロット
Ｈｖｄ、Ｐｖｄ 電源端子
Ｈｖｓ、Ｐｖｓ 接地端子
Ｈｃｄ、Ｐｃｄ カードディテクト端子
Ｈ１〜Ｈｎ、Ｐ１〜Ｐｎ 信号端子
７ 抵抗素子
ＧＮＤ 接地電圧（グランド電圧）
Ｖｄｄ 電源電圧
２０ マイクロコンピュータ
２２ Ｄ型ラッチ回路
【発明の属する技術分野】
本発明は、ＡＴＡ（ＡＴアタッチメント）カード又はＣＦ（コンパクトフラッシュ）カード等の規格に準拠したフラッシュメモリカードに代表されるカード型電子装置等の半導体処理装置に関し、特に動作中における半導体処理装置の不所望な抜き取りによるデータ破壊の防止もしくはデータ復旧を可能にする技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
カードスロットに対するＡＴＡカード等の装着及び引き抜き検出にはカード内でプルダウンされた端子とカードスロット内部でプルアップされた端子との対応端子を用いる。カードスロットにカードが装着されて前記対応端子が接続されるとカードスロットの対応端子がグランドに引かれ、当該対応端子を監視するカードスロット内のインタフェース回路がカードの装着を検出してカードに動作電源の供給を開始する。カードの引き抜き時は先に前記対応端子が分離することによってカードスロットのインタフェース回路が当該端子が電源電圧にされるのを検出することによりカード引き抜きを検出する。カードスロットのインタフェース回路はカード引き抜きを検出して動作電源の供給を停止する（特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−９９２１５号公報（図５）
【０００４】
【発明が解決しようとする課題】
しかしながら上記従来技術はカード引き抜きによる電源遮断によってカード側で発生する不都合について考慮されていない。本発明者の検討によれば、フラッシュメモリカードにデータの書込みを行っている最中にカードが引き抜かれて動作電源の供給が遮断され、電源電圧が低下する中でメモリ部に単にデータ書き込み動作を続けるとメモリ部に悪影響を及ぼす場合がある。例えば、書込み処理前の消去処理を行ったところで動作電源が遮断されると、過消去状態の不揮発性メモリセルが残る場合がある。ここで過消去状態の不揮発性メモリセルとは、消去状態のメモリセルのしきい値電圧が含まれるべきしきい値電圧分布を超えて、メモリセルのしきい値電圧が変化している状態をいい、例えば消去状態のしきい値電圧分布が低電圧側にある場合、しきい値電圧がしきい値電圧分布よりも低い電圧になり負電圧状態になっている様なメモリセルを指す。しきい値電圧が負電圧になっている様なメモリセルではワード線に非選択レベルの電圧（例えば０Ｖ）を印可したとしても、メモリセルはオン状態となりチャネルに電流が流れてしまう。このような過消去メモリセルがノーマリ・オンの状態になると、これとビット線を共有するメモリセルは誤動作を生ずる。これに対しては、過消去メモリセルを残さないようにする、過消去メモリセルの発生の虞を把握して後から復旧や救済処理を可能にする、或は、誤動作の虞のある回路部分を後から切り離し可能にする、等の対策を講ずることが必要になる。
【０００５】
そのために、▲１▼予備バッテリを持つ、▲２▼容量の大きなコンデンサを持つ、▲３▼データ領域の２重化、▲４▼ユーザへの注意徹底等で対処することも可能である。しかしながら、▲１▼小型のカードでは予備バッテリを搭載する容積的な余裕はない。また原価も上昇する。▲２▼容量の大きなコンデンサも▲１▼と同様である。▲３▼データの管理方式が複雑になる。▲４▼全てのユーザへの徹底は不可能である。
【０００６】
本発明の目的は、カード引き抜きによる電源遮断による不都合を比較的容易に解消することができるカード型電子装置に代表される半導体処理装置を提供することにある。
【０００７】
本発明の別の目的は、カード引き抜きによる電源遮断による不都合をメモリやデータ管理方式等に応じて対策することが可能なカード型電子装置に代表される半導体処理装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕半導体処理装置例えばカード型電子装置（１）は、インタフェース制御回路（４）と処理回路（５）を有し外部装置例えばカードスロット（１１）に装着されて動作電源の供給を受ける。カード引き抜きによる電源遮断による不都合を解消する第１形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子（Ｐ１、Ｐｖｓ２）から分離する第１外部端子（Ｈ１、Ｆｖｓ２）に生ずる電位変化を検出し、動作状態の処理回路に終了処理を指示する。上記より、電源供給が完全に遮断される前にカード型電子装置は自らで終了処理を行うことができる。
【００１１】
第２形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子から分離する第１外部端子に生ずる電位変化を検出し、電源遮断の発生を示すフラグを不揮発性ラッチ回路（２５）に保持する。上記より、インタフェース制御回路は電源投入後にフラグをチェックし、電源遮断発生の有無を判別し、電源遮断が有ったときは、処理回路の異常を検出し、必要に応じて復旧処理を行えばよい。
【００１２】
第３形態として、前記インタフェース制御回路は、カードスロットから引き抜かれるときカードスロットからの電源供給遮断前にカードスロットの所定の端子から分離する第１外部端子に生ずる電位変化を検出し、電源回路例えばチャージポンプ回路（３０）を起動させて処理回路の動作電源を補う。上記より、電源供給が完全に遮断されるまでの時間を引き延ばすことができ、その間に必要な処理を完了することが容易になる。チャージポンプ回路のような電源回路は元々処理回路に内蔵されているもの、或はそれ専用に増設されたもの、の何れであってもよい。
【００１３】
動作状態の処理回路に対する終了処理の指示状況を逸早くホスト装置にも知らせるには、前記第１外部端子に接続するモニタ端子（Ｈ２）を設ける。前記モニタ端子は前記第１外部端子に生ずる電位変化をホスト装置にモニタ可能にする端子である。
【００１４】
〔２〕電源遮断検出の第１形態として、前記第１外部端子（Ｈ１）はリセット指示の解除後に第１電圧にされるリセット端子であり、前記リセット端子は第２外部端子（Ｈｖｄ）に抵抗素子（７）を介して接続され、前記第２外部端子はカードスロットから前記第１電圧とは逆極性の第２電圧が供給される。
【００１５】
第２形態として、前記第１外部端子は処理回路の動作状態において第１電圧にされる外部端子であり、前記外部端子は第２外部端子に抵抗素子を介して接続され、前記第２外部端子はカードスロットから前記第１電圧とは逆極性の第２電圧が供給される。前記外部端子は、例えば処理回路が動作中であることを間接的に示し得る信号端子である。
【００１６】
上記第１及び第２形態において、前記第１電圧は回路の接地電圧（ＧＮＤ）であり第２電圧は電源電圧（Ｖｄｄ）であり、第２外部端子は外部電源端子（Ｈｖｄ）である。その逆であってもよい。即ち、前記第１電圧は電源電圧（Ｖｄｄ）であり第２電圧は回路の接地電圧（ＧＮＤ）であり、第２外部端子はグランド源端（Ｈｖｓ）である。
【００１７】
電源遮断検出の第３形態として、第１外部端子は複数のグランド端子（Ｆｖｓ１，Ｆｖｓ２）の内の一つ（Ｆｖｓ２）であり、前記一つのグランド端子は抵抗素子（７）を介して電源端子（Ｆｖｄ）に接続される。
【００１８】
電源遮断検出の何れの形態であっても、電源供給端子はカードスロットの対応端子に対し第１外部端子が分離された後に分離される。
【００１９】
〔３〕本発明が不揮発性メモリカードに適用される場合、前処理回路は電気的に消去及び書き込み可能な不揮発性メモリ（５）であり、前記インタフェース制御回路は外部インタフェース制御と前記不揮発性メモリに対すメモリ制御を行う制御回路（４）である。
【００２０】
このとき、前記終了処理は、例えば消去及び書き込み処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理である。データの書込み途中で不所望な電源遮断が発生しても過消去状態のメモリセルが残らない。
【００２１】
別の例として前記終了処理は、消去及び書き込み処理途中の不揮発性メモリセルのブロック（消去及び書き込み単位）を識別可能な識別フラグをフラッシュメモリにセットして保存する処理である。これにより、インタフェース制御回路は電源投入後に不揮発性メモリ上の識別フラグをチェックし、消去及び書き込み処理途中で電源遮断が発生したメモリブロックの有無を判別し、そのようなメモリブロックに対しては過消去による不都合を生じないように、データ管理方式等に応じてメモリブロックの代替などの復旧処理を行えばよい。
【００２２】
識別フラグのセットと共に消去及び書き込み処理途中の不揮発性メモリセルに対する完全遂行処理を併用してもよい。
【００２３】
〔４〕本発明の別の観点による半導体処理装置例えばカード型電子装置は、外部装置例えばカードスロットの対応端子に着脱可能な複数の外部端子と、前記複数の外部端子に接続する第１処理回路（４）と、前記第１処理回路の制御を受ける第２処理回路（５）と、前記複数の外部端子の内の第１外部端子と第２外部端子とを接続する抵抗素子（７）と、を有する。前記第１外部端子は第２処理回路の動作状態において第１電圧にされる。前記第２外部端子は第２電圧を受ける。前記第１処理回路は、前記カードスロットから離脱するときカードスロットからの電源供給が遮断される前に前記第１外部端子が前記第１電圧から第２圧に変化するのを検出してそれに応答する処理を行う。応答する処理は前記終了処理の指示などである。
【００２４】
前記第１外部端子は、例えば、リセット指示の解除後に第１電圧にされるリセット端子である。
【００２５】
例えば前記第２処理回路は電気的に消去及び書き込み可能な不揮発性メモリであり、前記第１処理回路は外部インタフェース制御と前記不揮発性メモリに対すメモリ制御を行う制御回路である。
【００２６】
本発明の更に別の観点による半導体処理装置例えばカード型電子装置は、外部装置例えばカードスロットの対応端子に着脱可能な複数の外部端子と、前記複数の外部端子に接続する第１処理回路と、前記第１処理回路の制御を受ける第２処理回路と、前記複数の外部端子の内の第１外部端子と第２外部端子とを接続する抵抗素子と、を有する。前記第１外部端子は複数のグランド端子の内の一つである。前記第２端子は電源端子である。前記第１処理回路は、前記カードスロットから離脱するときカードスロットからの電源供給が遮断される前に前記第１外部端子が回路の接地電圧から電源電圧に変化するのを検出してそれに応答する処理を行う。例えば、前記第１外部端子は、カードスロットから引き抜かれるとき他のグランド端子に比べてカードスロットの対応端子からの早く分離される配置を有する。
【００２７】
【発明の実施の形態】
図１には本発明に係る半導体処理装置の一例であるフラッシュメモリカードが例示される。同図に示されるフラッシュメモリカードは例えばＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）の規格に準拠したＰＣカードの一種である。
【００２８】
フラッシュメモリカード１はカード基板２にインタフェース端子部３、コントローラ４及び電気的に消去及び書込み可能な不揮発性メモリの一種であるフラッシュメモリメモリ５が搭載されて構成される。インタフェース端子部３はパーソナルコンピュータなどのカードホスト装置１０に設けられているカードスロット１１に着脱される。インタフェース端子の種類及び物理的構成はメモリカードが準拠する規格に従って決定される。例えば、インタフェース端子部３には電源端子Ｈｖｄ、接地端子Ｈｖｓ、カードディテクト端子Ｈｃｄ、及び複数の信号端子Ｈ１〜Ｈｎが設けられる。信号端子Ｈ１〜Ｈｎにはクロック信号端子を含んでいる。カードスロット１１にはそれらに対応する端子として、電源端子Ｐｖｄ、接地端子Ｐｖｓ、カードディテクト端子Ｐｃｄ、及び複数の信号端子Ｐ１〜Ｐｎが設けられる。例えばカードスロット１１側のインタフェース端子Ｐｖｄ、Ｐｖｓ、Ｐｃｄ、Ｐ１〜Ｐｎはピン、メモリカード側のインタフェース端子Ｈｖｄ、Ｈｖｓ、Ｈｃｄ、Ｈ１〜Ｈｎはピンが挿入されるホールによって構成される。ホールで構成されるインタフェース端子Ｈｖｄ、Ｈｖｓ、Ｈｃｄ、Ｈ１〜Ｈｎの先端部は揃えられている。ピンで構成されるインタフェース端子Ｐｖｄ、Ｐｖｓ、Ｐｃｄ、Ｐ１〜Ｐｎは電源系端子Ｐｖｄ，Ｐｖｓの先端部が最も突出され、その次に信号端子Ｐ１〜Ｐｎ、カードディテクト端子Ｐｃｄの順に短くされる。
【００２９】
カードスロット１１のインタフェース端子Ｐｖｄ，Ｐｖｓ，Ｐｃｄ，Ｐ１〜Ｐｎは図示を省略するカード制御部に接続され、カード装着分離の検出、カード装着分離検出に応ずる電源の供給と停止の制御、信号インタフェース制御を行う。特に図示はしないが、メモリカード内でカードディテクト端子Ｈｃｄはプルダウンされ、カードスロット内部でカードディテクト端子Ｐｃｄはプルアップされる。カードスロット１１にメモリカード１が装着されて前記対応端子ＨｃｄとＰｃｄが接続されるとカードスロット１１の端子Ｐｃｄが回路の接地電圧（グランド電圧）ＧＮＤに引かれ、当該対応端子を監視するカードスロット１１内のインタフェース回路がカードの装着を検出してメモリカード１に動作電源の供給を開始する。メモリカード１の引き抜き時は先に前記カードディテクト端子ＰｃｄとＨｃｄが分離することによってカードスロット１１のインタフェース回路が当該端子が電源電圧にされるのを検出することによりカード引き抜きを検出する。カードスロット１１のインタフェース回路はカード引き抜きを検出して動作電源の供給を停止する。
【００３０】
メモリカード１においてコントローラ４及びフラッシュメモリ５は電源端子Ｈｖｄとグランド端子Ｈｖｓに接続され、カードスロット１１より動作電源の供給を受ける。コントローラ４はホスト装置とのインタフェース制御を行い、またフラッシュメモリ５に対しメモリインタフェース制御を行う。
【００３１】
フラッシュメモリ５は、電気的に消去及び書き込み可能な多数の不揮発性メモリセルがマトリクス配置されたメモリマットを有する。前記不揮発性メモリセルは、特に制限されないが、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、チャネル上に相互に絶縁されて積み上げられたフローティングゲート及びコントロールゲート（ワード線接続）を持つスタックドゲート構造とされる。例えばワード線に負の高電圧を印加してフローティングゲートから電子をウェル領域に引き抜くことによって消去処理が行なわれ、また、ワード線電圧に正の高電圧を印加してドレイン領域からフローティングゲートへホットキャリアを注入して書込み処理が行なわれる。消去処理と書込み処理ではその後のコントロールゲートから見た閾値電圧が相違され、この相違により情報記憶を行う。
【００３２】
コントローラ４はフラッシュメモリ５をハードディスク互換のファイルメモリとしてアクセス制御する。例えば、フラッシュメモリ５のデータ領域をセクタ単位でアクセス可能にアドレス管理すると共に、不良セクタに対する代替セクタの割り当て制御などを行う。フラッシュメモリ５に対するアクセスでは、物理アドレスを用いて、消去処理、書込み処理、読み出し処理のアクセス制御を行う。
【００３３】
メモリカード１自らがカードスロット１１からの引き抜きを検出する構成について説明する。図１の例では信号端子Ｈ１が電源端子Ｈｖｄに抵抗素子７でプルアップされる。信号端子Ｈ１は、カードホスト装置１０の対応端子Ｐ１に接続されているとき、カードホスト装置１０からのリセット指示の解除後に接地電圧ＧＮＤにされるリセット端子である。リセット端子Ｐ１は出力端子であり、カードホスト装置１０はメモリカード１の装着を検出すると、リセット端子Ｐ１をハイレベルのパルス状に変化させてコントローラ４を初期化する。その後リセット端子Ｐ１は常時ローレベルを維持する。この意味において、コントローラ４からの指示に応答してフラッシュメモリ５が消去及び書込み処理等を行っているビジー状態においてローレベルにされる信号の一つと位置付けることができる。
【００３４】
図２にはメモリカード１がカードホスト装置１０に装着されている状態を示す。図２においてリセット端子Ｐ１とグランド端子Ｐｖｓの間にスイッチが図示されているが、このスイッチはリセット解除後にオン状態にされてリセット端子Ｐ１をローレベルにするための回路要素を模式的に示すものである。
【００３５】
図２の状態において、リセット端子Ｈ１は接地電圧ＧＮＤを維持する。カードホスト装置１０からメモリカード１を引き抜こうとすると、先ず最初にカードディテクト端子Ｈｃｄがカードスロット１１の対応端子Ｐｃｄから分離し、カードホスト装置１０のカードコントローラは端子Ｐｖｄに対する動作電源の供給を停止する。動作電源の供給が停止されてもカードホスト装置１０側の電源供給系における寄生容量成分により、実際に端子Ｐｖｄ，Ｈｖｄの電源電圧が低下するには比較的時間がかかる。この間に、先ず、リセット端子Ｈ１がカードホスト装置１０の信号端子Ｐ１から離脱する。これにより、リセット端子Ｈ１は抵抗素子７を介して電源電圧Ｖｄｄが印加され、ハイレベルに反転される。リセット端子Ｈ１のハイレベルはラッチ回路２２に保持され、ラッチ回路２２の出力信号２３によってフラッシュメモリ５に終了処理が指示される。この後、更にメモリカード１が引き抜かれてカードスロット１１の端子Ｐｖｄ，Ｐｖｓからメモリカード１の端子Ｈｖｄ，Ｈｖｓが離脱するまでには時間が有り、この間に、フラッシュメモリ５は前記指示に応答して終了処理を完了する。
【００３６】
前記終了処理は、例えば消去及び書き込み処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理（書き上げ処理とも称する）である。ここでは終了処理の指示信号２３はフラッシュメモリ５のリセット信号（ｒｅｓｅｔ）である。フラッシュメモリ５は消去処理又は書き込み処理の途中でリセット信号がアサートされると、書き上げ処理を行う。例えばフラッシュメモリにおいて消去及び書込みがワード線単位のメモリセルに対して行なわれるとすると、書き上げ処理とは過消去もしくはそれに近い消去状態のメモリセルに対して軽い書き込みを行う処理である。軽い書き込みとは、書き込み高電圧印加時間を通常の書き込み処理よりも短くする書き込み処理であり、消去対象のメモリセルのうち、しきい値電圧が負電圧となっているメモリセルのしきい値電圧を正電圧にまで高くする処理である。ワード線単位に消去及び書込が行われる場合に、ワード線に書込電圧を印可した場合、しきい値電圧が負電圧となっているメモリセルでは電荷を蓄積する電荷蓄積層に印可される電位差が、しきい値電圧が正電圧となっているメモリセルの電荷蓄積層に印可される電位差に比べて大きくなるため、しきい値電圧が負電圧となっているメモリセル程、早く書込が行われることになる。書き上げ処理では過消去状態特にしきい値電圧が負電圧状態になっているメモリセルのしきい値電圧を正電圧にすることが目的であるため、通常の書込処理よりも書込電圧の印加時間は短くて良い。これにより、フラッシュメモリカード１は、電源供給が完全に遮断される前に、データの書込み途中で不所望な電源遮断が発生しても過消去状態のメモリセルが残らないように、自らで処理を行うことができる。
【００３７】
別の終了処理として、消去及び書き込み処理途中の不揮発性メモリセルのブロックを識別可能な識別フラグをセットして保存する。識別フラグの格納場所はフラッシュメモリの識別フラグ専用領域であっても、或はセクタ管理領域であってもよい。セクタ管理領域の場合には、その後の電源投入によって読み出し可能であることが保証されなければならない。この意味では、識別フラグ専用領域を用いた方が高い信頼性を得る。この時の終了処理の指示もフラッシュメモリ５に対するリセット信号（ｓｅｓｅｔ）として与えられればよい。このリセット信号（ｒｅｓｅｔ）がアサートされたとき消去処理又は書き込み処理中であれば上記識別フラグを格納する終了処理を行えばよい。これにより、コントローラ４は電源投入後にフラッシュメモリ５上の識別フラグをチェックし、消去及び書き込み処理途中で電源遮断が発生したメモリブロックの有無を判別し、そのようなメモリブロックに対しては過消去による不都合を生じないように、データ管理方式等に応じてメモリブロックの代替などの復旧処理を行えばよい。
【００３８】
識別フラグのセットと共に消去及び書き込み処理途中の不揮発性メモリセルに対する完全遂行処理を併用してもよい。セクタの代替を減らすことができ、代替セクタの消費を抑えることが可能になる。
【００３９】
図４には終了処理の指示経路の別の例が示される。コントローラ４にはインタフェース制御及びメモリ制御用のマイクロコンピュータ２０が設けられている。マイクロコンピュータ２０のコントロールレジスタ（図示を省略）の１ビットはカード引き抜き検出機能を有効にするか否かを設定するための設定ビットを有する。この設定ビットは論理値“１”でカード引き抜き検出機能を有効とする。この有効ビット信号は端子Ｈ１の信号と共に２入力論理積（ＡＮＤ）ゲート２１に入力され、その出力をＤ型ラッチ回路２２のクロック端子で受ける。Ｄ型ラッチ回路２２のデータ端子Ｄは接地端子Ｖｓｓに接続され、その出力端子Ｑからフラッシュメモリに対するリセット信号２３（ｒｅｓｅｔ）が出力される。フラッシュメモリーカード１はカードスロット１１に対して任意の着脱を許容しない、ハードディスクと完全互換の用途もあり、その時は終了処理の指示は全く不用になる。このとき設定ビットは論理値“０”固定されればよい。
【００４０】
図５には終了処理のモニタ端子を設けた例が示される。フラッシュメモリ５に対する終了処理の指示状況を逸早くカードホスト装置１０にも知らせるには、前記外部端子Ｈ１に接続するモニタ端子Ｈ２を設ける。前記モニタ端子Ｈ２は前記外部端子Ｈ１に生ずる電位変化をカードホスト装置１０にモニタ可能にする端子である。これにより、カードホスト装置１０は書き込みデータの待避などを行って電源遮断時のデータを再度書き込みを可能にすることが可能になる。また、消去及び書き込み処理中のカード引き抜き禁止についてユーザに注意を促すことができる。
【００４１】
カードスロット１１からの引き抜き検出の別の構成について説明する。図６の例では信号端子Ｈ１がグランド端子Ｈｖｓに抵抗素子７でプルダウンされる。信号端子Ｈ１に供給されるリセット信号ＲＳＴは上記とは逆にローレベルパルスでリセット処理を指示し、その後ハイレベルに維持される。図６にはメモリカード１がカードホスト装置１０に装着されている状態を示す。この状態において、信号端子Ｈ１は電源電圧Ｖｄｄを維持する。図７のようにカードホスト装置１０からメモリカード１を引き抜こうとすると、先ず最初にカードディテクト端子Ｈｃｄがカードスロット１１の対応端子Ｐｃｄから分離し、カードホスト装置１０のカードコントローラ４は端子Ｐｖｄに対する動作電源の供給を停止する。動作電源の供給が停止されてもカードホスト装置１０側の電源供給系における寄生容量成分により、実際に端子Ｐｖｄ，Ｈｖｄの電源電圧が低下するには比較的時間がかかる。この間に、先ず、信号端子Ｈ１がカードホスト装置１０の信号端子Ｐ１から離脱する。これにより、信号端子Ｈ１は抵抗素子７を介して接地電圧ＧＮＤが印加され、ローレベルに反転される。端子Ｈ１のローレベルはラッチ回路２２に保持され、ラッチ回路２２の出力信号２３によってフラッシュメモリ５に終了処理が指示される。この後、更にメモリカード１が引き抜かれてカードスロット１１の端子Ｐｖｄ，Ｐｖｓからカードの端子Ｈｖｄ，Ｈｖｓが離脱するまでには時間が有り、この間に、フラッシュメモリ５は前記指示に応答して前記同様の終了処理を完了する。
【００４２】
カードスロット１１からの引き抜き検出の別の構成について説明する。図８の例ではカードの引き抜きによる信号端子Ｈ１の電位変化を検出する点は上記の例と同様であり、コントローラ４はその電位変化に応答して電源遮断発生を示すフラグを保存する。保存先はフラッシュメモリ５ではなく、コントローラ４内部の不揮発性ラッチ回路２５である。不揮発性ラッチ回路２５は各ビットにフラッシュメモリ５と同様の不揮発性メモリセルを採用して構成される。コントローラ４は、カードホスト装置１０からメモリカード１が引き抜かれようとするとき、信号端子Ｈ１のレベルが反転されると、前記不揮発性ラッチ回路２５に電源遮断の発生を示すフラグとセクタアドレスを保存する。コントローラ４は電源投入後に前記フラグをチェックし、電源遮断発生の有無を判別し、電源遮断が有ったときは、フラッシュメモリ５の電源遮断発生セクタの異常を判別し、必要に応じてセクタ代替などの復旧処理を行えばよい。
【００４３】
カードスロット１１からの引き抜き検出の別の構成について説明する。図９の例ではメモリカード１の引き抜きによる信号端子Ｈ１の電位変化を検出する点は上記の例と同様であり、コントローラ４はその電位変化に応答して、チャージポンプ回路３０を起動させてフラッシュメモリ５の動作電源を補う。上記より、電源供給が完全に遮断されるまでの時間を引き延ばすことができ、その間に必要な処理を完了することが容易になる。チャージポンプ回路３０は元々フラッシュ５に内蔵されているもの、或はそれ専用に増設されたもの、の何れであってもよい。
【００４４】
図１０には本発明に係るカード型電子装置の別の例であるフラッシュメモリカードが例示される。同図に示されるフラッシュメモリカードは例えばＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉｕｍ Ｃａｒｄ）の規格に準拠する。
【００４５】
フラッシュメモリカード１はカード基板２にインタフェース端子部３、コントローラ４及び電気的に消去及び書込み可能な不揮発性メモリの一種であるフラッシュメモリメモリ５が搭載されて構成される。インタフェース端子部３はパーソナルコンピュータなどのカードホスト装置１０に設けられているカードスロット１１に着脱される。インタフェース端子の種類及び物理的構成はメモリカードが準拠する規格に従って決定される。例えば、インタフェース端子部３には電源端子Ｆｖｄ、接地端子Ｆｖｓ１、Ｆｖｓ２、及び複数の信号端子Ｆ１〜Ｆ４が設けられる。カードスロット１１にはそれらに対応する端子として、電源端子Ｐｖｄ、接地端子Ｐｖｓ１、Ｐｖｓ２、及び複数の信号端子Ｐ１〜Ｐｎが設けられる。例えばカードスロット１１側のインタフェース端子Ｐｖｄ、Ｐｖｓ１、Ｐｖｓ２、Ｐ１〜Ｐｎはピン、メモリカード側のインタフェース端子Ｆｖｄ、Ｆｖｓ１、Ｆｖｓ２、Ｆ１〜Ｆ４はピンが接触される平面よって構成される。平面で構成される電源系端子Ｆｖｄ、Ｆｖｓ１、Ｆｖｓ２と、これに対応する電源系インタフェース端子Ｐｖｄ、Ｐｖｓ１、Ｐｖｓ２との接続分離は、Ｆｖｄ、Ｆｖｓ１とＰｖｄ，Ｐｖｓ１との接続分離がＦｖｓ２とＰｖｓ２の接続分離に比べて先とされる。要するに、メモリカード１をカードスロット１１に挿入するとき、Ｐｖｓ１、Ｐｖｄが先にＦｖｓ１、Ｆｖｄに接続し、その後にＰｖｓ２がＦｖｓ２に接続する。引き抜くときはその逆で、Ｐｖｓ２がＦｖｓ２から分離した後に、Ｐｖｓ１、ＰｖｄがＦｖｓ１、Ｆｖｄから分離する。例えば端子Ｐｖｓ２は端子Ｐｖｄ、Ｐｖｓ１よりも１ｍｍ短い。
【００４６】
カードスロット１１のインタフェース端子Ｐｖｄ，Ｐｖｓ１，Ｐｖｓ２，Ｐ１〜Ｐ４は図示を省略するカード制御部に接続され、カード装着分離の検出、カード装着分離検出に応ずる電源の供給と停止の制御、信号インタフェース制御を行う。
【００４７】
メモリカード１においてコントローラ４及びフラッシュメモリ５は電源端子Ｆｖｄとグランド端子Ｆｖｓに接続され、カードスロット１１より動作電源の供給を受ける。コントローラ４はカードホスト装置１０とのインタフェース制御を行い、またフラッシュメモリ５に対しメモリインタフェース制御を行う。
【００４８】
フラッシュメモリ５は、上記同様に電気的に消去及び書き込み可能な多数の不揮発性メモリセルがマトリクス配置されたメモリマットを有し、前記不揮発性メモリセルに高電圧が印加されて消去及び書き込みが可能にされる。
【００４９】
コントローラ４はフラッシュメモリ５をハードディスク互換のファイルメモリとしてアクセス制御する。例えば、フラッシュメモリ５のデータ領域をセクタ単位でアクセス可能にアドレス管理すると共に、不良セクタに対する代替セクタの割り当て制御などを行う。フラッシュメモリ５に対するアクセスでは、物理アドレスを用いて、消去処理、書込み処理、読み出し処理のアクセス制御を行う。
【００５０】
メモリカード１自らがカードスロット１１からの引き抜きを検出する構成について説明する。図１０の例では端子Ｆｖｄが電源端子Ｆｖｓ１に抵抗素子７でプルアップされる。
【００５１】
メモリカード１がカードホスト１１に装着されている状態において、端子Ｆｖｓ１は接地電圧ＧＮＤを維持する。カードホスト装置１０からメモリカード１を引き抜こうとすると、端子Ｆｖｓ１がカードホスト装置１０の信号端子Ｐ１から離脱する。これにより、信号端子Ｆｖｓ１は抵抗素子７を介して電源電圧Ｖｄｄが印加され、ハイレベルに反転される。端子Ｆｖｓ１のハイレベルはラッチ回路２２に保持され、ラッチ回路２２の出力信号２３によってフラッシュメモリ５に終了処理が指示される。この後、更にメモリカード１が引き抜かれてカードスロット１１の端子Ｐｖｄ，Ｐｖｓ２からメモリカード１の端子Ｆｖｄ，Ｆｖｓ２が離脱するまでには時間が有り、この間に、フラッシュメモリ５は前記指示に応答して終了処理を完了する。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、不揮発性メモリセルには、ソース（ソース線接続）、ドレイン（ビット線接続）、チャネル、前記チャネル上で隣合って相互に絶縁形成された選択ゲート（ワード線接続）及びメモリゲート（メモリゲート制御線接続）を持つスプリットゲート構造等を採用してもよい。不揮発性メモリの情報記憶は閾値電圧の相違の他に、シリコン窒化膜などの電荷トラップ膜に対するキャリアのトラップ位置の相違によって記憶情報を決定する形式であってもよい。また、一つの不揮発性メモリセルが記憶する情報量は１ビットに限定されず、２ビット以上であってもよい。
【００５４】
カード型電子装置をフラッシュメモリカードに適用する場合にはカードの規格は上記の例に限定されず、その他種々の規格のカードに適用可能である。
【００５５】
カード型電子装置はフラッシュメモリカードに限定されず、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）カード、ＬＡＮ（Ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）カード、モデムカード、グラフィックカード等であってもよい。この場合、制御情報を記憶する不揮発性記憶装置が有れば、その部分に対してはフラッシュメモリカードと同様に前記終了処理を指示すればよい。本発明は不揮発性メモリを搭載しないカード型電子装置にも適用可能である。例えば通信カードにおいて送信途中で不所望なカードの抜き出しが行なわれるときに送信先に電源遮断エラーコードを送信したり、また、通信カードにおいて受信途中で不所望なカードの抜き出しが行なわれるときには送信元に受信エラーコードを送信して、再送処理の円滑化を図るようにしてもよい。
【００５６】
本発明はリムーバブルメディアなど種々のカード型電子装置等の半導体処理装置に広く適用することができる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５８】
すなわち、電源供給が完全に遮断される前にカード型電子装置に代表される半導体処理装置それ自体で引き抜きを検出し、電源遮断に至る前にそれに対所することができる。したがって、メモリカードであれば、メモリやデータ管理方式に応じて遮断対策を講ずることができる。これにより、予備バッテリを備えたり、大きなコンデンサを持たなくても済み、原価低減と小型軽量化に寄与することができる。電源遮断による不良が減り、カード型電子装置等の半導体処理装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体処理装置の一例であるフラッシュメモリカードとカードスロットを示す概略ブロック図である。
【図２】メモリカードがカードホストに装着されている状態を示す概略ブロック図である。
【図３】カードホストに装着されたメモリカードの引く抜きによって電源端子の接続が保たれたままリセット端子が分離した過渡状態を示す概略ブロック図である。
【図４】終了処理の指示経路の別の例を示すメモリカードの概略ブロック図である。
【図５】終了処理のモニタ端子を設けた例を示すメモリカードの概略ブロック図である。
【図６】図１と信号端子Ｈ１の極性が異なる場合の例を示すメモリカードの概略ブロック図である。
【図７】カードホストに装着された図６のメモリカードの引く抜きによって電源端子の接続が保たれたままリセット端子が分離した過渡状態を示す概略ブロック図である。
【図８】カードスロットからの引き抜き検出の別の構成を備えたメモリカードの概略ブロック図である。
【図９】カードスロットからの引き抜き検出の更に別の構成を備えたメモリカードの概略ブロック図である。
【図１０】本発明に係る半導体処理装置の別の例として図１とは異なるカード規格に準拠するフラッシュメモリカードの概略ブロック図である。
【符号の説明】
１ フラッシュメモリカード
２ カード基板
３ インタフェース端子部
４ コントローラ
５ フラッシュメモリ
１０ ホスト装置
１１ カードスロット
Ｈｖｄ、Ｐｖｄ 電源端子
Ｈｖｓ、Ｐｖｓ 接地端子
Ｈｃｄ、Ｐｃｄ カードディテクト端子
Ｈ１〜Ｈｎ、Ｐ１〜Ｐｎ 信号端子
７ 抵抗素子
ＧＮＤ 接地電圧（グランド電圧）
Ｖｄｄ 電源電圧
２０ マイクロコンピュータ
２２ Ｄ型ラッチ回路
Claims (18)
- インタフェース制御回路と処理回路を有し外部装置に装着されて動作電源の供給を受ける半導体処理装置であって、
前記インタフェース制御回路は、外部装置から引き抜かれるとき外部装置からの電源供給遮断前に外部装置の所定の端子から分離する第１外部端子に生ずる電位変化を検出し、動作状態の処理回路に終了処理を指示することを特徴とする半導体処理装置。 - インタフェース制御回路と処理回路を有し外部装置に装着されて動作電源の供給を受ける半導体処理装置であって、
前記インタフェース制御回路は、外部装置から引き抜かれるとき外部装置からの電源供給遮断前に外部装置の所定の端子から分離する第１外部端子に生ずる電位変化を検出し、電源遮断の発生を示すフラグを保存することを特徴とする半導体処理装置。 - インタフェース制御回路と処理回路を有し外部装置に装着されて動作電源の供給を受ける半導体処理装置であって、
前記インタフェース制御回路は、外部装置から引き抜かれるとき外部装置からの電源供給遮断前に外部装置の所定の端子から分離する第１外部端子に生ずる電位変化を検出し、電源回路を起動させて処理回路の動作電源を補うことを特徴とする半導体処理装置。 - 前記第１外部端子に接続するモニタ端子を有し、前記モニタ端子は前記第１外部端子に生ずる電位変化をホスト装置にモニタ可能にする端子であることを特徴とする請求項１乃至３の何れか１項記載の半導体処理装置。
- 前記第１外部端子はリセット指示の解除後に第１電圧にされるリセット端子であり、前記リセット端子は第２外部端子に抵抗素子を介して接続され、前記第２外部端子は外部装置から前記第１電圧とは逆極性の第２電圧が供給されることを特徴とする請求項１乃至３の何れか１項記載の半導体処理装置。
- 前記第１外部端子は処理回路の動作動作状態において第１電圧にされる外部端子であり、前記外部端子は第２外部端子に抵抗素子を介して接続され、前記第２外部端子は外部装置から前記第１電圧とは逆極性の第２電圧が供給されることを特徴とする請求項１乃至３の何れか１項記載の半導体処理装置。
- 前記第１電圧は回路の接地電圧であり第２電圧は電源電圧であり、第２外部端子は外部電源端子であることを特徴とする請求項５又は６記載の半導体処理装置。
- 前記第１電圧は電源電圧であり第２電圧は回路の接地電圧であり、第２外部端子はグランド源端であることを特徴とする請求項５又は６記載の半導体処理装置。
- 第１外部端子は複数のグランド端子の内の一つであり、前記一つのグランド端子は抵抗素子を介して電源端子に接続されることを特徴とする請求項１乃至３の何れか１項記載の半導体処理装置。
- 前処理回路は電気的に消去及び書き込み可能な不揮発性メモリであり、前記インタフェース制御回路は外部インタフェース制御と前記不揮発性メモリに対すメモリ制御を行う制御回路であることを特徴とする請求項１記載の半導体処理装置。
- 前記終了処理は、消去及び書き込み処理途中の不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に揃える処理であることを特徴とする請求項１０記載の半導体処理装置。
- 前記終了処理は、消去及び書き込み処理途中の不揮発性メモリセルのブロックを識別可能な識別フラグをセットして保存する処理であることを特徴とする請求項１０記載の半導体処理装置。
- 前記終了処理は、消去及び書き込み処理の途中の不揮発性メモリセルに対する完全遂行処理を含むことを特徴とする請求項１２記載の半導体処理装置。
- 外部装置の対応端子に着脱可能な複数の外部端子と、前記複数の外部端子に接続する第１処理回路と、前記第１処理回路の制御を受ける第２処理回路と、前記複数の外部端子の内の第１外部端子と第２外部端子とを接続する抵抗素子と、を有し、
前記第１外部端子は第２処理回路の動作状態において第１電圧にされ、
前記第２外部端子は第２電圧を受け、
前記第１処理回路は、前記外部装置から離脱するとき外部装置からの電源供給が遮断される前に前記第１外部端子が前記第１電圧から第２電圧に変化するのを検出してそれに応答する処理を行うことを特徴とする半導体処理装置。 - 前記第１外部端子はリセット指示の解除後に第１電圧にされるリセット端子であることを特徴とする請求項１４記載の半導体処理装置。
- 外部装置の対応端子に着脱可能な複数の外部端子と、前記複数の外部端子に接続する第１処理回路と、前記第１処理回路の制御を受ける第２処理回路と、前記複数の外部端子の内の第１外部端子と第２外部端子とを接続する抵抗素子と、を有し、
前記第１外部端子は複数のグランド端子の内の一つであり、
前記第２端子は電源端子であり
前記第１処理回路は、前記外部装置から離脱するとき外部装置からの電源供給が遮断される前に前記第１外部端子が回路の接地電圧から電源電圧に変化するのを検出してそれに応答する処理を行うことを特徴とするする半導体処理装置。 - 外部装置から引き抜かれるとき前記第１外部端子は他のグランド端子に比べて外部装置の対応端子から早く分離される配置を有することを特徴とする請求項１６記載の半導体処理装置。
- 前記第２処理回路は電気的に消去及び書き込み可能な不揮発性メモリであり、前記第１処理回路は外部インタフェース制御と前記不揮発性メモリに対すメモリ制御を行う制御回路であることを特徴とする請求項１４又は１６記載の半導体処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003089691A JP2004295724A (ja) | 2003-03-28 | 2003-03-28 | 半導体処理装置 |
| TW092130969A TW200419335A (en) | 2003-03-28 | 2003-11-05 | Semiconductor processing device |
| US10/712,996 US7269748B2 (en) | 2003-03-28 | 2003-11-17 | System for preventing errors upon ejection of a memory card from a slot |
| CNA2004100035670A CN1534426A (zh) | 2003-03-28 | 2004-01-30 | 存储装置/半导体处理系统 |
| KR1020040006046A KR101074231B1 (ko) | 2003-03-28 | 2004-01-30 | 반도체 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003089691A JP2004295724A (ja) | 2003-03-28 | 2003-03-28 | 半導体処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008144035A Division JP4803757B2 (ja) | 2008-06-02 | 2008-06-02 | 半導体処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004295724A true JP2004295724A (ja) | 2004-10-21 |
Family
ID=32985251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003089691A Pending JP2004295724A (ja) | 2003-03-28 | 2003-03-28 | 半導体処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7269748B2 (ja) |
| JP (1) | JP2004295724A (ja) |
| KR (1) | KR101074231B1 (ja) |
| CN (1) | CN1534426A (ja) |
| TW (1) | TW200419335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7360713B2 (en) | 2004-09-24 | 2008-04-22 | Renesas Technology Corp. | Semiconductor device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0516450D0 (en) * | 2005-08-10 | 2005-09-14 | Symbian Software Ltd | Data storage on writeable removable media in a computing device |
| JP5412644B2 (ja) * | 2008-04-30 | 2014-02-12 | 日本電産サンキョー株式会社 | 電子機器装置の不正取り外し検知方法 |
| US8335913B2 (en) * | 2008-09-08 | 2012-12-18 | Dell Products, LLP | Method and system for restoring system configuration after disorderly shutdown |
| JP5329249B2 (ja) * | 2009-02-04 | 2013-10-30 | 京セラドキュメントソリューションズ株式会社 | 画像形成システム |
| US20140082406A1 (en) * | 2012-09-18 | 2014-03-20 | Sandisk Technologies Inc. | Data protection through power loss prediction |
| KR102081923B1 (ko) | 2013-02-04 | 2020-02-26 | 삼성전자주식회사 | 메모리 시스템 및 메모리 컨트롤러의 동작 방법 |
| KR102284655B1 (ko) | 2014-07-02 | 2021-08-03 | 삼성전자 주식회사 | 메모리 카드 |
| CN105589542A (zh) * | 2014-11-13 | 2016-05-18 | 鸿富锦精密工业(武汉)有限公司 | 接口供电电路 |
| CN110176269B (zh) * | 2019-04-16 | 2020-11-17 | 华中科技大学 | 一种精确调控非易失性存储单元状态的方法及系统 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970001201B1 (ko) * | 1992-04-02 | 1997-01-29 | 사또오 후미오 | 메모리 카드 장치 |
| US5805473A (en) * | 1995-08-30 | 1998-09-08 | International Business Machines Corporation | PCMCIA voltage loss detection |
| US5862393A (en) * | 1996-10-07 | 1999-01-19 | Lxe, Inc. | System for managing power of a computer with removable devices |
| US5964855A (en) * | 1997-04-07 | 1999-10-12 | International Business Machines Corporation | Method and system for enabling nondisruptive live insertion and removal of feature cards in a computer system |
| US6062480A (en) * | 1998-07-20 | 2000-05-16 | Vlsi Technologies, Inc. | Hot docking system and methods for detecting and managing hot docking of bus cards |
| JP2000099215A (ja) | 1998-09-25 | 2000-04-07 | Ricoh Co Ltd | Ｐｃカードのインタフェース |
| JP2003316664A (ja) * | 2002-04-24 | 2003-11-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
2003
- 2003-03-28 JP JP2003089691A patent/JP2004295724A/ja active Pending
- 2003-11-05 TW TW092130969A patent/TW200419335A/zh not_active IP Right Cessation
- 2003-11-17 US US10/712,996 patent/US7269748B2/en not_active Expired - Fee Related
-
2004
- 2004-01-30 CN CNA2004100035670A patent/CN1534426A/zh active Pending
- 2004-01-30 KR KR1020040006046A patent/KR101074231B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7360713B2 (en) | 2004-09-24 | 2008-04-22 | Renesas Technology Corp. | Semiconductor device |
| US7543757B2 (en) | 2004-09-24 | 2009-06-09 | Renesas Technology Corp. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7269748B2 (en) | 2007-09-11 |
| KR101074231B1 (ko) | 2011-10-14 |
| US20040193928A1 (en) | 2004-09-30 |
| CN1534426A (zh) | 2004-10-06 |
| KR20040086517A (ko) | 2004-10-11 |
| TW200419335A (en) | 2004-10-01 |
| TWI328158B (ja) | 2010-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080317 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080602 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090428 |