KR20040086517A

KR20040086517A - 반도체 처리 장치

Info

Publication number: KR20040086517A
Application number: KR1020040006046A
Authority: KR
Inventors: 슈또신이찌; 다무라다까유끼; 구마하라찌아끼
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-03-28
Filing date: 2004-01-30
Publication date: 2004-10-11
Also published as: JP2004295724A; CN1534426A; US7269748B2; US20040193928A1; TWI328158B; KR101074231B1; TW200419335A

Abstract

카드 제거(eject)에 따른 전원 차단에 의한 문제점을 비교적 용이하게 해소할 수 있는 카드형 전자 장치 등의 반도체 처리 장치를 제공한다.

반도체 처리 장치는 인터페이스 제어 회로(4)와 처리 회로(5)를 갖고 외부 장치, 예를 들면 카드 슬롯(11)에 장착되어 동작 전원의 공급을 받는다. 카드 제거에 따른 전원 차단에 의한 문제점을 해소하는 제1 형태로서, 상기 인터페이스 제어 회로는 카드 슬롯으로부터 제거될 때 카드 슬롯으로부터의 전원 공급 차단 전에 카드 슬롯의 소정의 단자(P1)로부터 분리하는 제1 외부 단자(H1)에 생기는 전위 변화를 검출하고, 동작 상태의 처리 회로에 종료 처리를 지시한다. 이상에 의해, 전원 공급이 완전하게 차단되기 전에 반도체 처리 장치는 스스로 종료 처리를 행할 수 있다.

Description

반도체 처리 장치{SEMICONDUCTOR PROCESSING DEVICE}

본 발명은, ATA(AT 어태치먼트) 카드 또는 CF(컴팩트 플래시) 카드 등의 규격에 준거한 플래시 메모리 카드로 대표되는 카드형 전자 장치 등의 반도체 처리 장치에 관한 것으로, 특히 동작 중에서의 반도체 처리 장치의 원하지 않는 제거에 의한 데이터 파괴의 방지 혹은 데이터 복구를 가능하게 하는 기술에 적용하기에 유효한 기술에 관한 것이다.

카드 슬롯에 대한 ATA 카드 등의 장착 및 제거 검출에는 카드 내에서 풀다운된 단자와 카드 슬롯 내부에서 풀-업된 단자와의 대응 단자를 이용한다. 카드 슬롯에 카드가 장착되어 상기 대응 단자가 접속되면 카드 슬롯의 대응 단자가 접지로 되어, 해당 대응 단자를 감시하는 카드 슬롯 내의 인터페이스 회로가 카드의 장착을 검출하여 카드에 동작 전원의 공급을 개시한다. 카드의 제거 시에는 먼저 상기 대응 단자가 분리됨으로써 카드 슬롯의 인터페이스 회로가 해당 단자가 전원 전압으로 되는 것을 검출함으로써 카드 제거를 검출한다. 카드 슬롯의 인터페이스 회로는 카드 제거를 검출하여 동작 전원의 공급을 정지한다(일본 특개 2000-99215호 공보(도 5) 참조).

그러나, 상기 종래 기술은 카드 제거에 따른 전원 차단에 의해서 카드측에서발생하는 문제점에 대하여 고려되어 있지 않다. 본 발명자의 검토에 따르면, 플래시 메모리 카드에 데이터의 기입을 한창 행하고 있을 때에 카드가 제거되어 동작 전원의 공급이 차단되어, 전원 전압이 저하하는 중에 메모리부에 단순히 데이터 기입 동작을 계속하면 메모리부에 악영향을 끼치는 경우가 있다. 예를 들면, 기입 처리 전의 소거 처리를 행한 직후에 동작 전원이 차단되면, 과소거 상태의 불휘발성 메모리 셀이 남는 경우가 있다. 여기서, 과소거 상태의 불휘발성 메모리 셀이란 소거 상태의 메모리 셀의 임계치 전압이 포함되어야 할 임계치 전압 분포를 초과하여, 메모리 셀의 임계치 전압이 변화하고 있는 상태를 말하며, 예를 들면 소거 상태의 임계치 전압 분포가 저전압측에 있는 경우, 임계치 전압이 임계치 전압 분포보다도 낮은 전압으로 되어 부전압(negative voltage) 상태로 되어 있는 것과 같은 메모리 셀을 가리킨다. 임계치 전압이 부전압으로 되어 있는 것과 같은 메모리 셀에서는 워드선에 비선택 레벨의 전압(예를 들면 0V)을 인가했다고 해도, 메모리 셀은 온 상태가 되어 채널에 전류가 흐르게 된다. 이러한 과소거 메모리 셀이 노멀리 온의 상태가 되면, 이것과 비트선을 공유하는 메모리 셀은 오동작을 일으킨다. 이에 대해서는, 과소거 메모리 셀을 남기지 않도록 하는, 과소거 메모리 셀의 발생의 우려를 파악하여 이후에 복구나 구제 처리를 가능하게 하거나, 혹은 오동작의 우려가 있는 회로 부분을 이후에 분리할 수 있게 하는 등의 대책을 강구하는 것이 필요하다.

이를 위하여, ① 예비 배터리를 갖는다, ② 용량이 큰 컨덴서를 갖는다, ③ 데이터 영역의 2중화, ④ 사용자에게의 주의 철저 등으로 대처하는 것도 가능하다.그러나, ① 소형 카드에서는 예비 배터리를 탑재하는 용적인 여유는 없다. 또한 원가도 상승한다. ② 용량이 큰 컨덴서도 ①과 마찬가지이다. ③ 데이터의 관리 방식이 복잡해진다. ④ 모든 사용자에게의 주의 철저는 불가능하다.

본 발명의 목적은, 카드 제거에 따른 전원 차단에 의한 문제점을 비교적 용이하게 해소할 수 있는 카드형 전자 장치로 대표되는 반도체 처리 장치를 제공하는 데에 있다.

본 발명의 다른 목적은, 카드 제거에 따른 전원 차단에 의한 문제점을 메모리나 데이터 관리 방식 등에 따라 대처하는 것이 가능한 카드형 전자 장치로 대표되는 반도체 처리 장치를 제공하는 데에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.

도 1은 본 발명에 따른 반도체 처리 장치의 일례인 플래시 메모리 카드와 카드 슬롯을 도시하는 개략 블록도.

도 2는 메모리 카드가 카드 호스트에 장착되어 있는 상태를 도시하는 개략 블록도.

도 3은 카드 호스트에 장착된 메모리 카드의 제거에 의해서 전원 단자의 접속이 유지된채 리세트 단자가 분리된 과도 상태를 도시하는 개략 블록도.

도 4는 종료 처리의 지시 경로의 다른 예를 나타내는 메모리 카드의 개략 블록도.

도 5는 종료 처리의 모니터 단자를 설치한 예를 나타내는 메모리 카드의 개략 블록도.

도 6은 도 1과 신호 단자 H1의 극성이 다른 경우의 예를 나타내는 메모리 카드의 개략 블록도.

도 7은 카드 호스트에 장착된 도 6의 메모리 카드의 제거에 의해서 전원 단자의 접속이 유지된 채 리세트 단자가 분리된 과도 상태를 도시하는 개략 블록도.

도 8은 카드 슬롯으로부터의 제거 검출의 다른 구성을 구비한 메모리 카드의 개략 블록도.

도 9는 카드 슬롯으로부터의 제거 검출의 또 다른 구성을 구비한 메모리 카드의 개략 블록도.

도 10은 본 발명에 따른 반도체 처리 장치의 다른 예로서 도 1과는 다른 카드 규격에 준거하는 플래시 메모리 카드의 개략 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 플래시 메모리 카드

2 : 카드 기판

3 : 인터페이스 단자부

4 : 컨트롤러

5 : 플래시 메모리

10 : 호스트 장치

11 : 카드 슬롯

Hvd, Pvd : 전원 단자

Hvs, Pvs : 접지 단자

Hcd, Pcd : 카드 검출 단자

H1∼Hn, P1∼Pn : 신호 단자

7 : 저항 소자

GND : 접지 전압

Vdd : 전원 전압

20 : 마이크로 컴퓨터

22 : D형 래치 회로

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.

〔1〕 반도체 처리 장치 예를 들면 카드형 전자 장치(1)는, 인터페이스 제어 회로(4)와 처리 회로(5)를 갖고 외부 장치 예를 들면 카드 슬롯(11)에 장착되어 동작 전원의 공급을 받는다. 카드 제거에 따른 전원 차단에 의한 문제점을 해소하는 제1 형태로서, 상기 인터페이스 제어 회로는 카드 슬롯으로부터 제거될 때 카드 슬롯으로부터의 전원 공급 차단 전에 카드 슬롯의 소정의 단자(P1, Pvs2)로부터 분리하는 제1 외부 단자(H1, Fvs2)에 생기는 전위 변화를 검출하여, 동작 상태의 처리회로에 종료 처리를 지시한다. 이상에 의해, 전원 공급이 완전하게 차단되기 전에 카드형 전자 장치는 스스로 종료 처리를 행할 수 있다.

제2 형태로서, 상기 인터페이스 제어 회로는 카드 슬롯으로부터 제거될 때 카드 슬롯으로부터의 전원 공급 차단 전에 카드 슬롯의 소정의 단자로부터 분리하는 제1 외부 단자에 생기는 전위 변화를 검출하고, 전원 차단의 발생을 나타내는 플래그(flag)를 불휘발성 래치 회로(25)에 유지한다. 이상에 의해, 인터페이스 제어 회로는 전원 투입 후에 플래그를 체크하고, 전원 차단 발생의 유무를 판별하고, 전원 차단이 있었을 때에는 처리 회로의 이상을 검출하고, 필요에 따라 복구 처리를 행하면 된다.

제3 형태로서, 상기 인터페이스 제어 회로는 카드 슬롯으로부터 제거될 때 카드 슬롯으로부터의 전원 공급 차단 전에 카드 슬롯의 소정의 단자로부터 분리하는 제1 외부 단자에 생기는 전위 변화를 검출하고, 전원 회로 예를 들면 차지 펌프 회로(30)를 기동시켜 처리 회로의 동작 전원을 보충한다. 이상에 의해, 전원 공급이 완전하게 차단되기까지의 시간을 연장할 수 있어, 그 동안에 필요한 처리를 완료하는 것이 용이하게 된다. 차지 펌프 회로와 같은 전원 회로는 원래 처리 회로에 내장되어 있는 것, 혹은 그 전용으로 증설된 것 등 어느 것이어도 된다.

동작 상태의 처리 회로에 대한 종료 처리의 지시 상황을 빠르게 호스트 장치에도 알리기 위해서는, 상기 제1 외부 단자에 접속되는 모니터 단자(H2)를 설치한다. 상기 모니터 단자는 상기 제1 외부 단자에 생기는 전위 변화를 호스트 장치에 모니터 가능하게 하는 단자이다.

〔2〕 전원 차단 검출의 제1 형태로서, 상기 제1 외부 단자(H1)는 리세트 지시의 해제 후에 제1 전압으로 되는 리세트 단자이며, 상기 리세트 단자는 제2 외부 단자(Hvd)에 저항 소자(7)를 개재하여 접속되고, 상기 제2 외부 단자는 카드 슬롯으로부터 상기 제1 전압과는 역극성의 제2 전압이 공급된다.

제2 형태로서, 상기 제1 외부 단자는 처리 회로의 동작 상태에서 제1 전압으로 되는 외부 단자이며, 상기 외부 단자는 제2 외부 단자에 저항 소자를 개재하여 접속되고, 상기 제2 외부 단자는 카드 슬롯으로부터 상기 제1 전압과는 역극성의 제2 전압이 공급된다. 상기 외부 단자는, 예를 들면 처리 회로가 동작 중인 것을 간접적으로 나타낼 수 있는 신호 단자이다.

상기 제1 및 제2 형태에 있어서, 상기 제1 전압은 회로의 접지 전압(GND)이고 제2 전압은 전원 전압(Vdd)이고, 제2 외부 단자는 외부 전원 단자(Hvd)이다. 그 반대여도 된다. 즉, 상기 제1 전압은 전원 전압(Vdd)이고 제2 전압은 회로의 접지 전압(GND)이고, 제2 외부 단자는 접지 단자(Hvs)이다.

전원 차단 검출의 제3 형태로서, 제1 외부 단자는 복수의 접지 단자(Fvs1, Fvs2) 중 하나(Fvs2)이며, 상기 하나의 접지 단자는 저항 소자(7)를 개재하여 전원 단자(Fvd)에 접속된다.

전원 차단 검출의 어떤 형태에서도, 전원 공급 단자는 카드 슬롯의 대응 단자에 대하여 제1 외부 단자가 분리된 후에 분리된다.

〔3〕 본 발명이 불휘발성 메모리 카드에 적용되는 경우, 전 처리 회로는 전기적으로 소거 및 기입 가능한 불휘발성 메모리(5)이고, 상기 인터페이스 제어 회로는 외부 인터페이스 제어와 상기 불휘발성 메모리에 대한 메모리 제어를 행하는 제어 회로(4)이다.

이 때, 상기 종료 처리는, 예를 들면 소거 및 기입 처리 도중의 불휘발성 메모리 셀의 임계치 전압을 소정의 임계치 전압 분포에 맞추는 처리이다. 데이터의 기입 도중에 원하지 않는 전원 차단이 발생해도 과소거 상태의 메모리 셀이 남지 않는다.

다른 예로서, 상기 종료 처리는, 소거 및 기입 처리 도중의 불휘발성 메모리 셀의 블록(소거 및 기입 단위)을 식별 가능한 식별 플래그를 플래시 메모리에 세트하여 보존하는 처리이다. 이에 의해, 인터페이스 제어 회로는 전원 투입 후에 불휘발성 메모리 상의 식별 플래그를 체크하고, 소거 및 기입 처리 도중에 전원 차단이 발생한 메모리 블록의 유무를 판별하고, 그와 같은 메모리 블록에 대해서는 과소거에 의한 문제점이 발생하지 않도록, 데이터 관리 방식 등에 따라 메모리 블록의 대체 등의 복구 처리를 행하면 된다.

식별 플래그의 세트와 함께 소거 및 기입 처리 도중의 불휘발성 메모리 셀에 대한 완전 수행 처리를 병용해도 된다.

〔4〕 본 발명의 다른 관점에 의한 반도체 처리 장치 예를 들면 카드형 전자 장치는, 외부 장치 예를 들면 카드 슬롯의 대응 단자에 착탈 가능한 복수의 외부 단자와, 상기 복수의 외부 단자에 접속되는 제1 처리 회로(4)와, 상기 제1 처리 회로의 제어를 받는 제2 처리 회로(5)와, 상기 복수의 외부 단자 중의 제1 외부 단자와 제2 외부 단자를 접속하는 저항 소자(7)를 갖는다. 상기 제1 외부 단자는 제2처리 회로의 동작 상태에서 제1 전압으로 된다. 상기 제2 외부 단자는 제2 전압을 받는다. 상기 제1 처리 회로는 상기 카드 슬롯으로부터 이탈할 때 카드 슬롯으로부터의 전원 공급이 차단되기 전에 상기 제1 외부 단자가 상기 제1 전압으로부터 제2 전압으로 변화하는 것을 검출하여 그에 응답하는 처리를 행한다. 응답하는 처리는 상기 종료 처리의 지시 등이다.

상기 제1 외부 단자는, 예를 들면 리세트 지시의 해제 후에 제1 전압으로 되는 리세트 단자이다.

예를 들면, 상기 제2 처리 회로는 전기적으로 소거 및 기입 가능한 불휘발성 메모리이고, 상기 제1 처리 회로는 외부 인터페이스 제어와 상기 불휘발성 메모리에 대한 메모리 제어를 행하는 제어 회로이다.

본 발명의 또 다른 관점에 의한 반도체 처리 장치, 예를 들면 카드형 전자 장치는, 외부 장치 예를 들면 카드 슬롯의 대응 단자에 착탈 가능한 복수의 외부 단자와, 상기 복수의 외부 단자에 접속되는 제1 처리 회로와, 상기 제1 처리 회로의 제어를 받는 제2 처리 회로와, 상기 복수의 외부 단자 중 제1 외부 단자와 제2 외부 단자를 접속하는 저항 소자를 갖는다. 상기 제1 외부 단자는 복수의 접지 단자 중 하나이다. 상기 제2 단자는 전원 단자이다. 상기 제1 처리 회로는 상기 카드 슬롯으로부터 이탈할 때 카드 슬롯으로부터의 전원 공급이 차단되기 전에 상기 제1 외부 단자가 회로의 접지 전압으로부터 전원 전압으로 변화하는 것을 검출하여 그에 응답하는 처리를 행한다. 예를 들면, 상기 제1 외부 단자는 카드 슬롯으로부터 제거될 때 다른 접지 단자에 비하여 카드 슬롯의 대응 단자로부터 빠르게 분리되는 배치를 갖는다.

<발명의 실시 형태>

도 1에는 본 발명에 따른 반도체 처리 장치의 일례인 플래시 메모리 카드가 예시된다. 도 1에 도시되는 플래시 메모리 카드는, 예를 들면 PCMCIA(Personal Computer Memory Card International Association)의 규격에 준거한 PC 카드의 한 종류이다.

플래시 메모리 카드(1)는 카드 기판(2)에 인터페이스 단자부(3), 컨트롤러(4) 및 전기적으로 소거 및 기입 가능한 불휘발성 메모리의 일종인 플래시 메모리(5)가 탑재되어 구성된다. 인터페이스 단자부(3)는 퍼스널 컴퓨터 등의 카드 호스트 장치(10)에 설치되어 있는 카드 슬롯(11)에 착탈된다. 인터페이스 단자의 종류 및 물리적 구성은 메모리 카드가 준거하는 규격에 따라서 결정된다. 예를 들면, 인터페이스 단자부(3)에는 전원 단자 Hvd, 접지 단자 Hvs, 카드 검출 단자 Hcd, 및 복수의 신호 단자 H1∼Hn이 설치된다. 신호 단자 H1∼Hn에는 클럭 신호 단자를 포함한다. 카드 슬롯(11)에는 이들에 대응하는 단자로서, 전원 단자 Pvd, 접지 단자 Pvs, 카드 검출 단자 Pcd, 및 복수의 신호 단자 P1∼Pn이 설치된다. 예를 들면, 카드 슬롯(11)측의 인터페이스 단자 Pvd, Pvs, Pcd, P1∼Pn은 핀, 메모리 카드측의 인터페이스 단자 Hvd, Hvs, Hcd, H1∼Hn은 핀이 삽입되는 홀에 의해 구성된다. 홀로 구성되는 인터페이스 단자 Hvd, Hvs, Hcd, H1∼Hn의 선단부는 정렬(align)되어 있다. 핀으로 구성되는 인터페이스 단자 Pvd, Pvs, Pcd, P1∼Pn은 전원계 단자 Pvd, Pvs의 선단부가 가장 돌출되고, 그 다음에 신호 단자 P1∼Pn,카드 검출 단자 Pcd의 순으로 짧게 된다.

카드 슬롯(11)의 인터페이스 단자 Pvd, Pvs, Pcd, P1∼Pn은 도시를 생략하는 카드 제어부에 접속되고, 카드 장착 분리의 검출, 카드 장착 분리 검출에 대한 전원의 공급과 정지의 제어, 신호 인터페이스 제어를 행한다. 특히 도시는 하지 않았지만, 메모리 카드 내에서 카드 검출 단자 Hcd는 풀다운되고, 카드 슬롯 내부에서 카드 검출 단자 Pcd는 풀-업된다. 카드 슬롯(11)에 메모리 카드(1)가 장착되어 상기 대응 단자 Hcd와 Pcd가 접속되면 카드 슬롯(11)의 단자 Pcd가 회로의 접지 전압(접지 전압) GND로 제거되고, 해당 대응 단자를 감시하는 카드 슬롯(11) 내의 인터페이스 회로가 카드의 장착을 검출하여 메모리 카드(1)에 동작 전원의 공급을 개시한다. 메모리 카드(1)의 제거 시에는 먼저 상기 카드 검출 단자 Pcd와 Hcd가 분리됨으로써 카드 슬롯(11)의 인터페이스 회로가 해당 단자가 전원 전압으로 되는 것을 검출함으로써 카드 제거를 검출한다. 카드 슬롯(11)의 인터페이스 회로는 카드 제거를 검출하여 동작 전원의 공급을 정지한다.

메모리 카드(1)에서 컨트롤러(4) 및 플래시 메모리(5)는 전원 단자 Hvd와 접지 단자 Hvs에 접속되고, 카드 슬롯(11)으로부터 동작 전원의 공급을 받는다. 컨트롤러(4)는 호스트 장치와의 인터페이스 제어를 행하고, 또한 플래시 메모리(5)에 대하여 메모리 인터페이스 제어를 행한다.

플래시 메모리(5)는, 전기적으로 소거 및 기입 가능한 다수의 불휘발성 메모리 셀이 매트릭스 배치된 메모리 매트를 갖는다. 상기 불휘발성 메모리 셀은, 특히 제한되지는 않았지만, 소스(소스선 접속), 드레인(비트선 접속), 채널, 채널 상에 서로 절연되어 적층된 부유 게이트 및 컨트롤 게이트(워드선 접속)를 갖는 스택드 게이트 구조로 된다. 예를 들면, 워드선에 마이너스의 고전압을 인가하여 부유 게이트로부터 전자를 웰 영역에 방출함으로써 소거 처리가 행해지고, 또한 워드선 전압에 플러스의 고전압을 인가하여 드레인 영역으로부터 부유 게이트로 핫 캐리어를 주입하여 기입 처리가 행해진다. 소거 처리와 기입 처리에서는 그 후의 컨트롤 게이트로부터 본 임계치 전압이 서로 다르게 되어, 이 차이에 의해 정보 기억을 행한다.

컨트롤러(4)는 플래시 메모리(5)를 하드디스크 호환의 파일 메모리로서 액세스 제어한다. 예를 들면, 플래시 메모리(5)의 데이터 영역을 섹터 단위로 액세스 가능하게 어드레스 관리함과 함께, 불량 섹터에 대한 대체 섹터의 할당 제어 등을 행한다. 플래시 메모리(5)에 대한 액세스에서는 물리 어드레스를 이용하여, 소거 처리, 기입 처리, 판독 처리의 액세스 제어를 행한다.

메모리 카드(1) 자체가 카드 슬롯(11)으로부터의 제거를 검출하는 구성에 대하여 설명한다. 도 1의 예에서는 신호 단자 H1이 전원 단자 Hvd에 저항 소자(7)로 풀-업된다. 신호 단자 H1은, 카드 호스트 장치(10)의 대응 단자 P1에 접속되어 있을 때, 카드 호스트 장치(10)로부터의 리세트 지시의 해제 후에 접지 전압 GND로 되는 리세트 단자이다. 리세트 단자 P1은 출력 단자이고, 카드 호스트 장치(10)는 메모리 카드(1)의 장착을 검출하면, 리세트 단자 P1을 하이 레벨의 펄스형상으로 변화시켜 컨트롤러(4)를 초기화한다. 그 후, 리세트 단자 P1은 항상 로우 레벨을 유지한다. 이러한 의미에서, 컨트롤러(4)로부터의 지시에 응답하여 플래시메모리(5)가 소거 및 기입 처리 등을 행하고 있는 비지 상태에서 로우 레벨로 되는 신호 중 하나로 간주된다.

도 2에는 메모리 카드(1)가 카드 호스트 장치(10)에 장착되어 있는 상태를 도시한다. 도 2에서 리세트 단자 P1과 접지 단자 Pvs 사이에 스위치가 도시되어 있지만, 이 스위치는 리세트 해제 후에 온 상태로 되어 리세트 단자 P1을 로우 레벨로 하기 위한 회로 요소를 모식적으로 도시하는 것이다.

도 2의 상태에서, 리세트 단자 H1은 접지 전압 GND를 유지한다. 카드 호스트 장치(10)로부터 메모리 카드(1)를 제거하고자 하면, 우선 최초로 카드 검출 단자 Hcd가 카드 슬롯(11)의 대응 단자 Pcd로부터 분리되고, 카드 호스트 장치(10)의 카드 컨트롤러는 단자 Pvd에 대한 동작 전원의 공급을 정지한다. 동작 전원의 공급이 정지되어도 카드 호스트 장치(10)측의 전원 공급계에서의 기생 용량 성분에 의해, 실제로 단자 Pvd, Hvd의 전원 전압이 저하하기 위해서는 비교적 시간이 걸린다. 그 동안에, 우선 리세트 단자 H1이 카드 호스트 장치(10)의 신호 단자 P1로부터 이탈한다. 이에 의해, 리세트 단자 H1은 저항 소자(7)를 개재하여 전원 전압 Vdd가 인가되고 하이 레벨로 반전된다. 리세트 단자 H1의 하이 레벨은 래치 회로(22)에 유지되고, 래치 회로(22)의 출력 신호(23)에 의해서 플래시 메모리(5)에 종료 처리가 지시된다. 이 후, 메모리 카드(1)가 제거되어 카드 슬롯(11)의 단자 Pvd, Pvs로부터 메모리 카드(1)의 단자 Hvd, Hvs가 이탈하기까지는 시간이 있어, 그 동안에 플래시 메모리(5)는 상기 지시에 응답하여 종료 처리를 완료한다.

상기 종료 처리는, 예를 들면 소거 및 기입 처리 도중의 불휘발성 메모리 셀의 임계치 전압을 소정의 임계치 전압 분포에 맞추는 처리(가벼운(輕) 기입 처리(light write processing)라고도 칭함)이다. 여기서는 종료 처리의 지시 신호(23)는 플래시 메모리(5)의 리세트 신호(reset)이다. 플래시 메모리(5)는 소거 처리 또는 기입 처리 도중에 리세트 신호가 어서트되면, 가벼운 기입 처리를 행한다. 예를 들면, 플래시 메모리에 있어서 소거 및 기입이 워드선 단위의 메모리 셀에 대하여 행해진다고 하면, 가벼운 기입 처리란 과소거 혹은 그에 가까운 소거 상태의 메모리 셀에 대하여 가벼운 기입을 행하는 처리이다. 가벼운 기입이란, 기입 고전압 인가 시간을 통상의 기입 처리보다도 짧게 하는 기입 처리이고, 소거 대상의 메모리 셀 중 임계치 전압이 부전압으로 되어 있는 메모리 셀의 임계치 전압을 정전압으로까지 높게 하는 처리이다. 워드선 단위로 소거 및 기입이 행해지는 경우에, 워드선에 기입 전압을 인가한 경우, 임계치 전압이 부전압으로 되어 있는 메모리 셀에서는 전하를 축적하는 전하 축적층에 인가되는 전위차가 임계치 전압이 정전압으로 되어 있는 메모리 셀의 전하 축적층에 인가되는 전위차에 비하여 커지기 때문에, 임계치 전압이 부전압으로 되어 있는 메모리 셀일수록, 빠르게 기입이 행해지게 된다. 가벼운 기입 처리에서는 과소거 상태 특히 임계치 전압이 부전압 상태로 되어 있는 메모리 셀의 임계치 전압을 정전압으로 하는 것이 목적이기 때문에, 통상의 기입 처리보다도 기입 전압의 인가 시간은 짧아도 된다. 이에 의해, 플래시 메모리 카드(1)는 전원 공급이 완전하게 차단되기 전에, 데이터의 기입 도중에 원하지 않는 전원 차단이 발생해도 과소거 상태의 메모리 셀이 남지 않도록, 스스로 처리를 행할 수 있다.

다른 종료 처리로서, 소거 및 기입 처리 도중의 불휘발성 메모리 셀의 블록을 식별 가능한 식별 플래그를 세트하여 보존한다. 식별 플래그의 저장 장소는 플래시 메모리의 식별 플래그 전용 영역이거나, 혹은 섹터 관리 영역이어도 된다. 섹터 관리 영역의 경우에는, 그 후의 전원 투입에 의해 판독 가능한 것이 보증되지 않으면 안된다. 이러한 의미에서, 식별 플래그 전용 영역을 이용한 쪽이 높은 신뢰성을 얻는다. 이 때의 종료 처리의 지시도 플래시 메모리(5)에 대한 리세트 신호(reset)로서 주어지면 된다. 이 리세트 신호(reset)가 어서트되었을 때 소거 처리 또는 기입 처리 중이면 상기 식별 플래그를 저장하는 종료 처리를 행하면 된다. 이에 의해, 컨트롤러(4)는 전원 투입 후에 플래시 메모리(5) 상의 식별 플래그를 체크하고, 소거 및 기입 처리 도중에 전원 차단이 발생한 메모리 블록의 유무를 판별하고, 그와 같은 메모리 블록에 대해서는 과소거에 의한 문제점이 발생하지 않도록, 데이터 관리 방식 등에 따라 메모리 블록의 대체 등의 복구 처리를 행하면 된다.

식별 플래그의 세트와 함께 소거 및 기입 처리 도중의 불휘발성 메모리 셀에 대한 완전 수행 처리를 병용해도 된다. 섹터의 대체를 줄일 수 있어, 대체 섹터의 소비를 억제하는 것이 가능하게 된다.

도 4에는 종료 처리의 지시 경로의 다른 예가 도시된다. 컨트롤러(4)에는 인터페이스 제어 및 메모리 제어용 마이크로 컴퓨터(20)가 설치되어 있다. 마이크로 컴퓨터(20)의 컨트롤 레지스터(도시 생략)의 1 비트는 카드 제거 검출 기능을 유효하게 할지의 여부를 설정하기 위한 설정 비트를 갖는다. 이 설정 비트는 논리치 "1"로 카드 제거 검출 기능을 유효로 한다. 이 유효 비트 신호는 단자 H1의 신호와 함께 2 입력 논리곱(AND) 게이트(21)에 입력되고, 그 출력을 D형 래치 회로(22)의 클럭 단자로 받는다. D형 래치 회로(22)의 데이터 단자 D는 접지 단자 Vss에 접속되고, 그 출력 단자 Q로부터 플래시 메모리에 대한 리세트 신호(23)(reset)가 출력된다. 플래시 메모리 카드(1)는 카드 슬롯(11)에 대하여 임의의 착탈을 허용하지 않는, 하드디스크와 완전 호환의 용도도 있어, 그 때에는 종료 처리의 지시는 전혀 불필요하게 된다. 이 때 설정 비트는 논리치 "0"으로 고정하면 된다.

도 5에는 종료 처리의 모니터 단자를 설치한 예가 도시된다. 플래시 메모리(5)에 대한 종료 처리의 지시 상황을 빠르게 카드 호스트 장치(10)에도 알리기 위해서는, 상기 외부 단자 H1에 접속되는 모니터 단자 H2를 설치한다. 상기 모니터 단자 H2는 상기 외부 단자 H1에 생기는 전위 변화를 카드 호스트 장치(10)에 모니터 가능하게 하는 단자이다. 이에 의해, 카드 호스트 장치(10)는 기입 데이터의 대피 등을 행하여 전원 차단 시의 데이터를 재차 기입을 가능하게 하는 것이 가능하게 된다. 또한, 소거 및 기입 처리 중 카드 제거 금지에 대하여 사용자에게 주의를 촉구할 수 있다.

카드 슬롯(11)으로부터의 제거 검출의 다른 구성에 대하여 설명한다. 도 6의 예에서는 신호 단자 H1이 접지 단자 Hvs에 저항 소자(7)로 풀다운된다. 신호 단자 H1에 공급되는 리세트 신호 RST는 상기와는 반대로 로우 레벨 펄스로 리세트 처리를 지시하고, 그 후 하이 레벨로 유지된다. 도 6에는 메모리 카드(1)가 카드호스트 장치(10)에 장착되어 있는 상태를 도시한다. 이 상태에서 신호 단자 H1은 전원 전압 Vdd를 유지한다. 도 7과 같이 카드 호스트 장치(10)로부터 메모리 카드(1)를 검출하고자 하면, 우선 최초로 카드 검출 단자 Hcd가 카드 슬롯(11)의 대응 단자 Pcd로부터 분리되고, 카드 호스트 장치(10)의 카드 컨트롤러(4)는 단자 Pvd에 대한 동작 전원의 공급을 정지한다. 동작 전원의 공급이 정지되어도 카드 호스트 장치(10)측의 전원 공급계에서의 기생 용량 성분에 의해 실제로 단자 Pvd, Hvd의 전원 전압이 저하하기 위해서는 비교적 시간이 걸린다. 그 동안에, 우선 신호 단자 H1이 카드 호스트 장치(10)의 신호 단자 P1로부터 이탈한다. 이에 의해, 신호 단자 H1은 저항 소자(7)를 개재하여 접지 전압 GND가 인가되고, 로우 레벨로 반전된다. 단자 H1의 로우 레벨은 래치 회로(22)에 유지되고, 래치 회로(22)의 출력 신호(23)에 의해 플래시 메모리(5)에 종료 처리가 지시된다. 이 후, 메모리 카드(1)가 제거되어 카드 슬롯(11)의 단자 Pvd, Pvs로부터 카드의 단자 Hvd, Hvs가 이탈하기까지는 시간이 있어, 그 동안에, 플래시 메모리(5)는 상기 지시에 응답하여 상기 마찬가지의 종료 처리를 완료한다.

카드 슬롯(11)으로부터의 제거 검출의 다른 구성에 대하여 설명한다. 도 8의 예에서는 카드의 제거에 의한 신호 단자 H1의 전위 변화를 검출하는 점은 상기의 예와 마찬가지로, 컨트롤러(4)는 그 전위 변화에 응답하여 전원 차단 발생을 나타내는 플래그를 보존한다. 보존처는 플래시 메모리(5)가 아니고, 컨트롤러(4) 내부의 불휘발성 래치 회로(25)이다. 불휘발성 래치 회로(25)는 각 비트에 플래시 메모리(5)와 마찬가지의 불휘발성 메모리 셀을 채용하여 구성된다. 컨트롤러(4)는카드 호스트 장치(10)로부터 메모리 카드(1)가 제거되려고 할 때, 신호 단자 H1의 레벨이 반전되면, 상기 불휘발성 래치 회로(25)에 전원 차단의 발생을 나타내는 플래그와 섹터 어드레스를 보존한다. 컨트롤러(4)는 전원 투입 후에 상기 플래그를 체크하고, 전원 차단 발생의 유무를 판별하여 전원 차단이 있었을 때에는, 플래시 메모리(5)의 전원 차단 발생 섹터의 이상을 판별하여, 필요에 따라 섹터 대체 등의 복구 처리를 행하면 된다.

카드 슬롯(11)으로부터의 제거 검출의 다른 구성에 대하여 설명한다. 도 9의 예에서는 메모리 카드(1)의 제거에 의한 신호 단자 H1의 전위 변화를 검출하는 점은 상기의 예와 마찬가지로, 컨트롤러(4)는 그 전위 변화에 응답하여, 차지 펌프 회로(30)를 기동시켜서 플래시 메모리(5)의 동작 전원을 보충한다. 상기에 의해, 전원 공급이 완전하게 차단되기까지의 시간을 늘일 수 있어, 그 동안에 필요한 처리를 완료하는 것이 용이하게 된다. 차지 펌프 회로(30)는 원래 플래시(5)에 내장되어 있는 것, 혹은 그 전용으로 증설된 것의 어느 것이어도 된다.

도 10에는 본 발명에 따른 카드형 전자 장치의 다른 예인 플래시 메모리 카드가 예시된다. 도 10에 도시되는 플래시 메모리 카드는, 예를 들면 MMC(Multi Medium Card)의 규격에 준거한다.

플래시 메모리 카드(1)는 카드 기판(2)에 인터페이스 단자부(3), 컨트롤러(4) 및 전기적으로 소거 및 기입 가능한 불휘발성 메모리의 일종인 플래시 메모리(5)가 탑재되어 구성된다. 인터페이스 단자부(3)는 퍼스널 컴퓨터 등의 카드 호스트 장치(10)에 설치되어 있는 카드 슬롯(11)에 착탈된다. 인터페이스 단자의 종류 및 물리적 구성은 메모리 카드가 준거하는 규격에 따라서 결정된다. 예를 들면, 인터페이스 단자부(3)에는 전원 단자 Fvd, 접지 단자 Fvs1, Fvs2, 및 복수의 신호 단자 F1∼F4가 설치된다. 카드 슬롯(11)에는 이들에 대응하는 단자로서 전원 단자 Pvd, 접지 단자 Pvs1, Pvs2, 및 복수의 신호 단자 P1∼Pn이 설치된다. 예를 들면, 카드 슬롯(11)측의 인터페이스 단자 Pvd, Pvs1, Pvs2, P1∼Pn은 핀, 메모리 카드측의 인터페이스 단자 Fvd, Fvs1, Fvs2, F1∼F4는 핀이 접촉되는 평면에 의해 구성된다. 평면으로 구성되는 전원계 단자 Fvd, Fvs1, Fvs2와, 이에 대응하는 전원계 인터페이스 단자 Pvd, Pvs1, Pvs2와의 접속 분리는, Fvd, Fvs1과 Pvd, Pvs1와의 접속 분리가 Fvs2와 Pvs2의 접속 분리에 비하여 먼저 이루어진다. 결국, 메모리 카드(1)를 카드 슬롯(11)에 삽입할 때, Pvs1, Pvd가 먼저 Fvs1, Fvd에 접속하고, 그 후에 Pvs2가 Fvs2에 접속된다. 제거될 때는 그 반대로, Pvs2가 Fvs2로부터 분리된 후에, Pvs1, Pvd가 Fvs1, Fvd로부터 분리된다. 예를 들면 단자 Pvs2는 단자 Pvd, Pvs1보다도 1㎜ 짧다.

카드 슬롯(11)의 인터페이스 단자 Pvd, Pvs1, Pvs2, P1∼P4는 도시를 생략하는 카드 제어부에 접속되고, 카드 장착 분리의 검출, 카드 장착 분리 검출에 따른 전원의 공급과 정지의 제어, 신호 인터페이스 제어를 행한다.

메모리 카드(1)에 있어서 컨트롤러(4) 및 플래시 메모리(5)는 전원 단자 Fvd와 접지 단자 Fvs에 접속되고, 카드 슬롯(11)에 의해 동작 전원의 공급을 받는다. 컨트롤러(4)는 카드 호스트 장치(10)와의 인터페이스 제어를 행하고, 또한 플래시 메모리(5)에 대하여 메모리 인터페이스 제어를 행한다.

플래시 메모리(5)는 상기 마찬가지로 전기적으로 소거 및 기입 가능한 다수의 불휘발성 메모리 셀이 매트릭스 배치된 메모리 매트(mat)를 갖고 상기 불휘발성 메모리 셀에 고전압이 인가되어 소거 및 기입이 가능하게 된다.

메모리 카드(1) 자체가 카드 슬롯(11)으로부터의 제거를 검출하는 구성에 대하여 설명한다. 도 10의 예에서는 단자 Fvd가 전원 단자 Fvs1에 저항 소자(7)로 풀-업된다.

메모리 카드(1)가 카드 슬롯(11)에 장착되어 있는 상태에서, 단자 Fvs1은 접지 전압 GND를 유지한다. 카드 호스트 장치(10)로부터 메모리 카드(1)를 제거하고자 하면, 단자 Fvs1이 카드 호스트 장치(10)의 신호 단자 P1로부터 이탈한다. 이에 의해, 신호 단자 Fvs1은 저항 소자(7)를 개재하여 전원 전압 Vdd가 인가되고, 하이 레벨로 반전된다. 단자 Fvs1의 하이 레벨은 래치 회로(22)에 유지되어, 래치 회로(22)의 출력 신호(23)에 의해 플래시 메모리(5)에 종료 처리가 지시된다. 그 후, 메모리 카드(1)가 제거되어 카드 슬롯(11)의 단자 Pvd, Pvs2로부터 메모리 카드(1)의 단자 Fvd, Fvs2가 이탈하기까지는 시간이 있어, 그 동안에, 플래시 메모리(5)는 상기 지시에 응답하여 종료 처리를 완료한다.

이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 이에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

예를 들면, 불휘발성 메모리 셀에는 소스(소스선 접속), 드레인(비트선 접속), 채널, 상기 채널 상에서 서로 인접하여 서로 절연 형성된 선택 게이트(워드선 접속) 및 메모리 게이트(메모리 게이트 제어선 접속)를 갖는 스플리트 게이트 구조 등을 채용해도 된다. 불휘발성 메모리의 정보 기억은 임계치 전압의 상위 외에, 실리콘 질화막 등의 전하 트랩막에 대한 캐리어의 트랩 위치의 차이에 의해 기억 정보를 결정하는 형식이어도 된다. 또, 하나의 불휘발성 메모리 셀이 기억하는 정보량은 1 비트에 한정되지 않고 2 비트 이상이어도 된다.

카드형 전자 장치를 플래시 메모리 카드에 적용하는 경우에는 카드의 규격은 상기한 예에 한정되지 않고, 기타 여러 규격의 카드에 적용 가능하다.

카드형 전자 장치는 플래시 메모리 카드에 한정되지 않고, SRAM(Static Random Access Memory) 카드, LAN(Local Area Network) 카드, 모뎀 카드, 그래픽 카드 등이어도 된다. 이 경우, 제어 정보를 기억하는 불휘발성 기억 장치가 있으면, 그 부분에 대해서는 플래시 메모리 카드와 마찬가지로 상기 종료 처리를 지시하면 된다. 본 발명은 불휘발성 메모리를 탑재하지 않은 카드형 전자 장치에도 적용 가능하다. 예를 들면, 통신 카드에 있어서 송신 도중에 원하지 않는 카드의 제거가 행해질 때에 송신처에 전원 차단 에러 코드를 송신하거나, 또한 통신 카드에서 수신 도중에 원하지 않는 카드의 제거가 행해질 때에는 송신원에 수신 에러 코드를 송신하여, 재송 처리의 원활화를 도모하도록 해도 된다.

본 발명은 리무버블 미디어 등 여러 카드형 전자 장치 등의 반도체 처리 장치에 널리 적용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.

즉, 전원 공급이 완전히 차단되기 전에 카드형 전자 장치로 대표되는 반도체 처리 장치 그 자체로 제거를 검출하고, 전원 차단에 이르기 전에 그것에 대처할 수 있다. 따라서, 메모리 카드이면, 메모리나 데이터 관리 방식에 따라 차단 대책을 강구할 수 있다. 이에 의해, 예비 배터리를 구비하거나 큰 컨덴서를 갖지 않아도 되며, 원가 절감과 소형 경량화에 기여할 수 있다. 전원 차단에 의한 불량이 감소하여, 카드형 전자 장치 등의 반도체 처리 장치의 신뢰성을 향상시킬 수 있다.

Claims

인터페이스 제어 회로와 처리 회로를 구비하고, 외부 장치에 장착되어 동작 전원의 공급을 받는 반도체 처리 장치로서,

상기 인터페이스 제어 회로는, 외부 장치로부터 제거될 때 외부 장치로부터의 전원 공급 차단 전에 외부 장치의 소정의 단자로부터 분리하는 제1 외부 단자에 생기는 전위 변화를 검출하여, 동작 상태의 처리 회로에 종료 처리를 지시하는 반도체 처리 장치.
인터페이스 제어 회로와 처리 회로를 구비하고, 외부 장치에 장착되어 동작 전원의 공급을 받는 반도체 처리 장치로서,

상기 인터페이스 제어 회로는, 외부 장치로부터 제거될 때 외부 장치로부터의 전원 공급 차단 전에 외부 장치의 소정의 단자로부터 분리하는 제1 외부 단자에 생기는 전위 변화를 검출하여, 전원 차단의 발생을 나타내는 플래그를 보존하는 반도체 처리 장치.
인터페이스 제어 회로와 처리 회로를 구비하고, 외부 장치에 장착되어 동작 전원의 공급을 받는 반도체 처리 장치로서,

상기 인터페이스 제어 회로는, 외부 장치로부터 제거될 때 외부 장치로부터의 전원 공급 차단 전에 외부 장치의 소정의 단자로부터 분리하는 제1 외부 단자에생기는 전위 변화를 검출하여, 전원 회로를 기동시켜 처리 회로의 동작 전원을 보충하는 반도체 처리 장치.
제1항에 있어서,

상기 제1 외부 단자에 접속되는 모니터 단자를 구비하고, 상기 모니터 단자는 상기 제1 외부 단자에 생기는 전위 변화를 호스트 장치에 모니터 가능하게 하는 단자인 반도체 처리 장치.
제2항에 있어서,

상기 제1 외부 단자는 리세트 지시의 해제 후에 제1 전압으로 되는 리세트 단자이고, 상기 리세트 단자는 제2 외부 단자에 저항 소자를 개재하여 접속되며, 상기 제2 외부 단자는 외부 장치로부터 상기 제1 전압과는 역극성의 제2 전압이 공급되는 반도체 처리 장치.
제3항에 있어서,

상기 제1 외부 단자는 처리 회로의 동작 상태에서 제1 전압으로 되는 외부 단자이고, 상기 외부 단자는 제2 외부 단자에 저항 소자를 개재하여 접속되며, 상기 제2 외부 단자는 외부 장치로부터 상기 제1 전압과는 역극성의 제2 전압이 공급되는 반도체 처리 장치.
제5항에 있어서,

상기 제1 전압은 회로의 접지 전압이고, 상기 제2 전압은 전원 전압이며, 상기 제2 외부 단자는 외부 전원 단자인 반도체 처리 장치.
제6항에 있어서,

상기 제1 전압은 전원 전압이고, 상기 제2 전압은 회로의 접지 전압이며, 상기 제2 외부 단자는 접지 단자인 반도체 처리 장치.
제1항에 있어서,

상기 제1 외부 단자는 복수의 접지 단자 중 하나이고, 상기 하나의 접지 단자는 저항 소자를 개재하여 전원 단자에 접속되는 반도체 처리 장치.
제1항에 있어서,

상기 처리 회로는 전기적으로 소거 및 기입 가능한 불휘발성 메모리이고, 상기 인터페이스 제어 회로는 외부 인터페이스 제어와 상기 불휘발성 메모리에 대한 메모리 제어를 행하는 제어 회로인 반도체 처리 장치.
제10항에 있어서,

상기 종료 처리는 소거 및 기입 처리 도중의 불휘발성 메모리 셀의 임계치 전압을 소정의 임계치 전압 분포에 맞추는 처리인 반도체 처리 장치.
제10항에 있어서,

상기 종료 처리는 소거 및 기입 처리 도중의 불휘발성 메모리 셀의 블록을 식별 가능한 식별 플래그를 세트하여 보존하는 처리인 반도체 처리 장치.
제12항에 있어서,

상기 종료 처리는 소거 및 기입 처리 도중의 불휘발성 메모리 셀에 대한 완전 수행 처리를 포함하는 반도체 처리 장치.
반도체 처리 장치에 있어서,

외부 장치의 대응 단자에 착탈 가능한 복수의 외부 단자;

상기 복수의 외부 단자에 접속되는 제1 처리 회로;

상기 제1 처리 회로의 제어를 받는 제2 처리 회로; 및

상기 복수의 외부 단자 중 제1 외부 단자와 제2 외부 단자를 접속하는 저항 소자

를 포함하고,

상기 제1 외부 단자는 상기 제2 처리 회로의 동작 상태에서 제1 전압으로 되며,

상기 제2 외부 단자는 제2 전압을 받고,

상기 제1 처리 회로는 상기 외부 장치로부터 이탈할 때 외부 장치로부터의전원 공급이 차단되기 전에 상기 제1 외부 단자가 상기 제1 전압으로부터 상기 제2 전압으로 변화하는 것을 검출하여 그에 응답하는 처리를 행하는 반도체 처리 장치.
제14항에 있어서,

상기 제1 외부 단자는 리세트 지시의 해제 후에 상기 제1 전압으로 되는 리세트 단자인 반도체 처리 장치.
반도체 처리 장치에 있어서,

외부 장치의 대응 단자에 착탈 가능한 복수의 외부 단자;

상기 복수의 외부 단자에 접속되는 제1 처리 회로;

상기 제1 처리 회로의 제어를 받는 제2 처리 회로; 및

상기 복수의 외부 단자 중 제1 외부 단자와 제2 외부 단자를 접속하는 저항 소자

를 포함하고,

상기 제1 외부 단자는 복수의 접지 단자 중 하나이며,

상기 제2 단자는 전원 단자이고,

상기 제1 처리 회로는 상기 외부 장치로부터 이탈할 때 상기 외부 장치로부터의 전원 공급이 차단되기 전에 상기 제1 외부 단자가 회로의 접지 전압으로부터 전원 전압으로 변화하는 것을 검출하여 이에 응답하는 처리를 행하는 반도체 처리 장치.
제16항에 있어서,

상기 외부 장치로부터 제거될 때 상기 제1 외부 단자는 다른 접지 단자에 비해 상기 외부 장치의 대응 단자로부터 빠르게 분리되는 배치를 갖는 반도체 처리 장치.
제16항에 있어서,

상기 제2 처리 회로는 전기적으로 소거 및 기입 가능한 불휘발성 메모리이고, 상기 제1 처리 회로는 외부 인터페이스 제어와 상기 불휘발성 메모리에 대한 메모리 제어를 행하는 제어 회로인 반도체 처리 장치.