JP5101286B2

JP5101286B2 - 集積回路を誤った動作から保護する方法および装置

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Publication number: JP5101286B2
Application number: JP2007532356A
Authority: JP
Inventors: エム．シビグトロス、ジェームズ; エル．エスピナー、ジョージ; エル．モートン、ブルース; シー．ウッド、マイケル
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 2004-09-22
Filing date: 2005-08-30
Publication date: 2012-12-19
Anticipated expiration: 2025-08-30
Also published as: CN101023491A; US20060062070A1; WO2006036443A3; KR101110994B1; US7187600B2; WO2006036443A2; KR20070054673A; CN100594551C; JP2008513925A

Description

本発明は、一般に、集積回路に関し、より詳細には、集積回路を誤った動作から保護する方法および装置に関する。

電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＭ）およびフラッシュメモリなどの不揮発性メモリは、一般に、埋め込み型データ処理アプリケーションで使用される。ＥＥＰＲＯＭおよびフラッシュメモリなどの多くの不揮発性メモリタイプは、オンチップのチャージポンプを使用してプログラムされる。残念ながら、これらのメモリタイプ内の記憶された値は、誤って変更される状況になる場合がある。たとえば、メモリセルの記憶状態は、電源電圧が降下して、たとえば、誤って回路が動作して、誤ってセルを再プログラムするか、または消去される場合がある。

電源電圧が低いときに、チャージポンプがイネーブルされることを防止するために、低電圧禁止（ＬＶＩ）回路が使用されてきた。しかし、ＬＶＩ回路は、一般に、かなりの量の電力を消費する基準電圧発生器を必要とする。データ処理システムが低電力またはスタンドバイモードで動作することができるときには、ＬＶＩ回路は、一般に、必要とする電力量のためにディスエーブル状態になり、したがって、不揮発性メモリが誤ったプログラム動作または消去動作をする可能性がある。

したがって、電源電圧が低下したときに、データ処理システムを誤った動作から保護する必要性が存在する。また、ＬＶＩ回路がディスエーブルされたときでも、不揮発性メモリを誤ったデータ破損から保護する必要性が存在する。

本発明は、例によって示され、添付図によって制限されない。添付図において、同じ参照は、類似の要素を示す。
図の要素は、簡潔にするため、また、明確にするために示され、必ずしも、一定比例尺に従って描かれていないことを当業者は理解する。たとえば、図の要素の一部の寸法は、本発明の実施形態の理解をよくするのを助けるために、他の要素に対して誇張されてもよい。

本明細書で使用されるが、用語「バス」は、データ、アドレス、コントロール、またはステータスなどの、１つまたは複数の種々のタイプの情報を転送するのに使用することができる複数の信号または導体を指す。本明細書で説明される導体は、単一導体、複数の導体、単方向性導体、または双方向性導体であることを言うものとして、示され、または、述べられる。しかし、異なる実施形態は、導体の実施態様を変えてもよい。たとえば、双方向性導体ではなく、別個の単方向性導体が使用されてもよく、また、その逆でもよい。同様に、複数の導体は、複数の信号を、シリアルに、または、時間多重方式で転送する単一導体と置き換えられてもよい。同様に、複数の信号を搬送する単一導体は分離され、これらの信号のサブセットを搬送する種々の異なる導体にされてもよい。したがって、信号を転送するために、多くのオプションが存在する。

一般に、本発明は、処理ユニット、回路、および低電圧検出回路を有する集積回路を提供する。たとえば、不揮発性メモリなどの回路は、処理ユニットに結合して、処理ユニットから制御信号を受信することに応答して、たとえば、プログラム動作または消去動作などの第１の所定の動作を実施する。低電圧検出回路は、集積回路に供給される電源電圧が所定の電圧レベルより低いかどうかを判定する。第１の所定の動作が回路で行われることに応答して、低電圧検出回路の動作をイネーブルする電圧検出イネーブル信号が供給される。電源電圧が所定の電圧レベルより低い場合、低電圧検出回路は、第２の所定の動作が集積回路で始動されるようにする。第２の所定の動作は、たとえば、リセット信号またはプログラミング電圧を供給するためのチャージポンプをディスエーブルする信号であってよい。

別の実施形態では、本発明は、電源電圧が所定の電圧レベルより低いときに、不揮発性メモリ用の高電圧チャージポンプをディスエーブルし、放電させる回路を提供する。チャージポンプがディスエーブルされ放電すると、プログラミングおよび消去に必要とされる高電圧が存在しないことになり、したがって、不揮発性メモリの内容は誤って修正される可能性がない。

図１は、ブロック図の形態で、本発明の実施形態によるデータ処理システム１０を示す。データ処理システム１０は、マイクロコントローラと呼ばれる単一集積回路として実施することができる。データ処理システム１０は、情報バス３０によって双方向に結合した種々のオンボード周辺機器を有する。図１の特定の実施形態は、中央処理ユニット（ＣＰＵ）１２、低電圧禁止回路１４、アナログ−デジタル変換器（ＡＤＣ）１６、シリアル回路１８、タイマ回路２０、不揮発性メモリ２２、スタティックランダムアクセスメモリ２６、およびシステム統合回路２８を有し、これらは全て情報バス３０に双方向に結合する。システム統合回路２８は、出力端子（図示せず）によってデータ処理システム１０の外部に対して信号を送受信してもよい。ＡＤＣ１６は、集積回路ピン３６によってデータ処理システム１０の外部に対して信号を送受信することができる。シリアル回路１８は、集積回路ピン３８によってデータ処理システム１０の外部に対して信号を送受信することができる。タイマ回路２０は、集積回路ピン４０によってデータ処理システム１０の外部に対して信号を送受信することができる。低電圧禁止回路１４は、「ＶＤＤＶＡＬＩＤ」と表示された信号を不揮発性メモリ２２の入力端子に供給し、「ＶＤＤＤＥＴＥＮ」と表示された信号を不揮発性メモリ２２から受信する。図１の実施形態は、データ処理システム１０の一実施形態のみを含む。たとえば、データ処理システム１０の他の実施形態は、ＡＤＣ１６、タイマ回路２０、シリアル回路１８、またはスタティックランダムアクセスメモリ２６を有さなくてもよい。同様に、データ処理システム１０の他の実施形態は、図１に示すより、少ないか、それよりより多いか、または、それと異なる周辺機器を有してもよい。

図２は、ブロック図の形態で、図１のデータ処理システムの不揮発性メモリ２２をより詳細に示す。不揮発性メモリ２２は、アレイ６８、バスインタフェース回路７０、行デコード回路６４、高電圧デコード回路６２、列デコード／ブロック選択回路６６、データＩ／Ｏおよびプログラミング回路６０、制御レジスタ７６、チャージポンプ７８、およびＡＮＤ論理ゲート１０４を含む。フラッシュメモリセル６８の単一アレイは、複数のブロック５０〜５７に分割される。各ブロックは、行デコード回路６４から複数のワード線を受け取る。行デコード回路６４および高電圧デコード回路６２は、バスインタフェース回路７０からアドレス信号６５を受信する。図示する実施形態の行デコード回路６４および高電圧デコード回路６２は、アドレス信号Ａ６〜Ａ１４を受信するが、代替の実施形態の行デコード回路６４および高電圧デコード回路６２は、より少ないか、より多いか、または異なるアドレス信号を受信してもよい。行デコード回路６４は、ワード線８０によってアレイ６８に結合する。バスインタフェース回路７０は、情報バス３０に結合して、不揮発性メモリ２２が、データ処理システム１０内の回路の他の部分と通信することを可能にする。たとえば、バスインタフェース回路７０は、情報バス３０を通じて(across)ＣＰＵ１２からアドレスおよびデータ信号を受信してもよく、バスインタフェース回路７０は、情報バス３０を通じてＣＰＵ１２に戻るようにデータ信号を転送してもよい。バスインタフェース回路７０は、アドレス信号を、導体６３によって列デコード回路６６に転送する。図示する実施形態の列デコード回路６６は、アドレシ信号Ａ０〜Ａ５を受信するが、本発明の代替の実施形態の列デコード回路６６は、より少ないか、より多いか、または異なるアドレス信号を受信してもよい。列デコード／ブロック選択回路６６は、列選択信号を導体７１によってアレイに供給する。

バスインタフェース回路７０は、「ＡＤＤＲＥＳＳＣＯＮＴＲＯＬ」と表示されたアドレスおよび制御信号を制御レジスタ７６の第１入力に供給する。同様に、バスインタフェース回路７０は、ＡＤＤＲＥＳＳＣＯＮＴＲＯＬ信号を、データＩ／Ｏおよびプログラミング回路６０に供給する。バスインタフェース回路７０は、「ＤＡＴＡＳＩＧＮＡＬ」と表示されたデータ信号を制御レジスタ７６の第２入力に供給する。バスインタフェース回路７０は、アドレス信号および制御信号をデータＩ／Ｏおよびプログラミング回路６０に転送する。列デコード信号は、読み出しアクセスおよびプログラミング中に使用される。ブロック選択信号６１は、消去およびプログラミング中に使用される。

制御レジスタ７６は、「ＨＶＥＮ」と表示された高電圧イネーブル信号をＡＮＤ論理ゲート１０４の第１入力に供給する。ＡＮＤ論理ゲート１０４の第２入力は、電源電圧ＶＤＤが所定の値を超えたかどうかを指示するための「ＶＤＤＶＡＬＩＤ」と表示された信号を受信する。ＡＮＤ論理ゲート１０４の出力は、「ＯＰＥＮ」と表示されたチャージポンプイネーブル信号をチャージポンプ７８の入力に供給する。ＡＮＤ論理ゲート１０４は、論理機能を示すことを意図されるだけであり、１つまたは複数の他の論理ゲートを使用して実施されてもよいことに留意されたい。チャージポンプ７８は、従来のチャージポンプであり、プログラミングおよび消去動作のために、高いチャージポンプ電圧８１を供給するように機能する。他の実施形態では、チャージポンプ電圧８１は、データ処理システム１０の外部の供給源によって供給されてもよい。

本発明の一実施形態では、制御レジスタ７６は、導体８２上でアドレスおよび制御信号ＡＤＤＲＥＳＳＣＯＮＴＲＯＬを、導体６７上でデータ信号ＤＡＴＡＳＩＧＮＡＬを受信し、アレイ６８のメモリセルに関する読み出し、消去、およびプログラミング動作を行うために、制御ビットの値をセットする。図示する実施形態では、アレイ６８は、フラッシュメモリセルのアレイを備えるが、他の実施形態では、アレイ６８は、たとえば、ＥＥＰＲＯＭなどの、プログラムおよび消去のために高い電圧を必要とする他のタイプの不揮発性メモリセルを備えてもよい。

不揮発性メモリ２２の正常動作中に、チャージポンプ７８が、チャージポンプ電圧８１をアレイ６８に供給することができる前に、チャージポンプイネーブル信号ＣＰＥＮは、論理ハイ電圧としてアサートされなければならない。ＣＰＥＮが論理ハイとしてアサートされるために、高電圧イネーブル信号ＨＶＥＮおよびＶＤＤＶＡＩＤ信号がアサートされなければならない。高電圧イネーブル信号ＨＶＥＮは、チャージポンプ７８が、プログラムまたは消去動作のために必要とされており、イネーブルされなければならないことを指示する。ＶＤＤＶＡＩＤ信号は、低電圧禁止回路１４によって供給されて、データ処理システム１０用の電源電圧が、適切な動作のための所定の値を超えていることを指示する。電源電圧が、適切な動作について、必要であるより低いことがわかる時はいつでも、ＶＤＤＶＡＩＤ信号は、論理ロー電圧であり、チャージポンプ７８は、ディスエーブルされ放電することになり、ＨＶＥＮ信号は、ディアサートされることになる。供給電圧が正常に戻ると、ＶＤＤＶＡＩＤ信号は、再びアサートされ、チャージポンプ７８は、ＨＶＥＮ信号が再アサートされると、イネーブルされることができる。

ＡＮＤ論理ゲート１０４が、低電源電圧で、チャージポンプ７８をディスエーブルする機能を果たすことを確実にするために、ＡＮＤ論理ゲート１０４は、低電源電圧で動作する回路で実施されるべきである。同様に、ＡＮＤ論理ゲート１０４は、低電源電圧で動作することができない追加の回路についての必要性をなくすために、チャージポンプ７８のできる限り近くで実施されるべきである。一実施形態では、データ処理システム１０は、低いスタンドバイ電力消費を達成するために、比較的高い閾電圧（ＶＴ）を有するトランジスタを主に使用した集積回路上で実施されてもよい。ＡＮＤ論理ゲート１０４、ＯＲ論理ゲート１０９および１２０、ならびに関連回路は、低電源電圧に対するよりよい裕度を得るために、低ＶＴデバイスを使用して実施されてもよい。

あるシステムは、複数の供給電圧で動作するように設計される。低い供給電圧で動作するシステムは、高い供給電圧で動作するシステムと同じクロック周波数で確実に動作することができない。複数の供給電圧で動作する他のシステムでは、システムは、任意選択で、クロック周波数が、選択された供給電圧について適切であるかどうかを判定し、その判定をＡＮＤ論理ゲート１０４に対する入力として供給してもよい。同様に、他の実施形態では、適切な動作について不適格にする任意の他の条件は、プログラムまたは消去動作中に検知されてもよく、不揮発性メモリ内容の予期しない破損が全く起こらないことを確実にするために、対応する信号を生成するのに使用することができる。不適格にする他の条件は、たとえば、プログラムシーケンスエラー、ブロック保護違反エラー、および誤ったクロック周波数を含んでもよい。さらに、不適格にする条件は、データ処理システム１０の他の周辺機器のうちの１つまたはＣＰＵ１２に関連してもよい。たとえば、不適格にする条件は、データ処理システムにアクセスしようとする許可されていない試みなどの、セキュリティ違反であってもよい。データ処理システム１０にアクセスしようとする許可されていない試みは、データ処理システム１０が低電圧でまたは電力節約モードで動作させられるときに利用可能である場合がある「バックドア」による場合がある。この場合、許可されていない試みが検出され、低電圧禁止回路１４をイネーブルする制御信号が供給される。低電圧禁止回路１４は、その後、許可されていないアクセスを防止するために、システムリセットを生じる。

図３は、部分ブロック図の形態で、また、部分論理図の形態で、図１の低電圧禁止（ＬＶＩ）回路１４および図２の制御レジスタ７６をより詳細に示す。ＬＶＩ回路１４は、ＬＶＩイネーブルビット１０８、ＯＲ論理ゲート１０９、低電圧検出（ＬＶＤ）回路１１０、フリップフロップ１１２、ならびにＡＮＤ論理ゲート１１４および１１６を含む。制御レジスタ７６は、制御レジスタ１１８およびＯＲ論理ゲート１２０を含む。図３に示す論理ゲートは、論理機能を示すことを意図するだけであり、論理ゲートのそれぞれは、１つまたは複数の他の論理ゲートを使用して実施されてもよいことに留意されたい。

ＬＶＩ回路１４では、ＬＶＩイネーブルビット１０８は、ＬＶＩ回路１４の動作をイネーブルするか、または、ディスエーブルするために、ユーザによってセットされる。「ＶＤＤＤＥＴＥＮ」と表示される電源検出イネーブル信号は、プログラム(ＰＲＯＧＲＡＭ)または消去（ＥＲＡＳＥ）動作が制御レジスタ１１８によって始動されることに応答して生成される。ＬＶＩイネーブルビット１０８は、ＯＲ論理ゲート１０９の一方の入力に供給され、電源検出イネーブル信号ＶＤＤＤＥＴＥＮは、ＯＲ論理ゲート１０９の第２入力に供給される。これらの２つの信号のいずれかが、ＬＶＤ回路１１０の動作をイネーブルすることができる。イネーブルされると、ＬＶＤ回路１１０は、電源電圧が所定の値より低いときに、「ＶＤＤＬＯＷ」と表示された第１出力を供給する。同様に、ＬＶＤ回路１１０は、第２出力にＶＤＤＶＡＬＩＤ信号を供給して、電源電圧が、所定の値か、または、所定の値を超えていることを指示するであろう。図示する実施形態では、ＬＶＤ回路１１０がイネーブルされる間、ＶＤＤＶＡＬＩＤ信号は、ＶＤＤＬＯＷ信号の論理補数である。ＬＶＤ回路１１０がディスエーブルされる間、ＶＤＤＬＯＷ信号とＶＤＤＶＡＬＩＤ信号は共にディアサートされる。フリップフロップ１１２は、ＶＤＤＬＯＷ信号を受信するための「Ｓ」と表示される第１入力、「ＰＯＲ」と表示されるパワーオンリセット信号を受信するための「Ｒ」と表示される第２入力、および「ＬＶＩＥＲＲＯＲＦＬＡＧ」と表示される信号を供給するための「Ｑ」と表示される出力を有する。ＬＶＩＥＲＲＯＲＦＬＡＧは、ＡＮＤ論理ゲート１１４および１１６の入力に供給される。「ＬＶＩＩＮＴＥＮ」と表示されるＬＶＩ割り込みイネーブル信号がアサートされる場合、ＡＮＤ論理ゲート１１４は、ＡＮＤ論理ゲート１１４が論理ハイＬＶＩＥＲＲＯＲＦＬＡＧを受信することに応答して、論理ハイＬＶＩ割り込み信号ＬＶＩＩＮＴを供給するであろう。同様に、「ＬＶＩＲＥＳＥＴＥＮ」と表示されるＬＶＩリセットイネーブル信号がアサートされる場合、ＡＮＤ論理ゲート１１６は、ＡＮＤ論理ゲート１１６が論理ハイＬＶＩＥＲＲＯＲＦＬＡＧを受信することに応答して、論理ハイＬＶＩＲＳＴ信号を供給するであろう。

電源電圧が所定の値を超える場合、ＶＤＤＶＡＬＩＤ信号がアサートされ、ＡＮＤ論理ゲート１０４がイネーブルされる。先に説明したように、ＡＮＤ論理ゲート１０４は、プログラムまたは消去動作のためにチャージポンプが必要とされていると、制御レジスタ１１８が判定することに応答して、信号ＨＶＥＮを受信する。電源電圧が有効であり、かつ、ＨＶＥＮがイネーブルされると、チャージポンプ７８がイネーブルされて、ＣＨＡＲＧＥＰＵＭＰＶＯＬＴＡＧＥ８１が供給される。図示する実施形態では、電源電圧が所定の値より低い場合に、チャージポンプを放電させるための、ＣＰＥＮ信号の論理補数である信号（ＣＰＤＩＳＣＨＡＲＧＥ）を供給するために、インバータ１０６が使用される。他の実施形態では、ＣＰＤＩＳＣＨＡＲＧＥ信号が使用されなくてもよいことに留意されたい。電源電圧が所定の値より低く移行する場合、ＶＤＤＶＡＬＩＤがディアサートされ、それによって、チャージポンプ７８が、ディスエーブルされ放電し、その時のプログラムまたは消去動作が停止するであろう。ディアサートされたＶＤＤＶＡＬＩＤ信号はまた、制御レジスタ１１８に供給され、制御レジスタ１１８によって、ＨＶＥＮ信号がディアサートされる。電源が回復すると、チャージポンプ７８が、新しいプログラムまたは消去動作のためにイネーブルされることができる前に、ＨＶＥＮ信号が、まずアサートされなければならない。

開示した実施形態は、ユーザが、ＬＶＩ回路１４をイネーブルするようにＬＶＩＥＮＢＩＴ１０８をセットしてもしなくても、不揮発性メモリアレイ６８の内容を保護するように機能する。ユーザが、たとえば、スタンドバイ動作モード中に、電力を節約するために、ＬＶＩ回路１４をディスエーブルすることを選ぶ場合、制御レジスタ１１８がプログラムまたは消去動作を命令することに応答して、ＬＶＩ回路１４がイネーブルされることができる。ＬＶＩ回路１４のＬＶＤ回路１１０は、ＰＲＯＧＲＡＭまたはＥＲＡＳＥ信号をアサートする制御レジスタ１１８によってイネーブルされる。ＬＶＤ回路１１０は、ＬＶＩＥＮＢＩＴ１０８が、たとえセットされなくてもイネーブルされる。ＬＶＤ回路１１０によって低電圧が検出される場合、ＶＤＤＶＡＬＩＤ信号は、論理ロー電圧としてアサートされ、それによって、ＡＮＤ論理ゲート１０４が、論理ローＣＰＥＮ信号を供給して、チャージポンプ７８がディスエーブルされ、放電する。チャージポンプは、ディスエーブルされ、放電したままになり、低電圧条件が存在する限り、イネーブルされることができず、したがって、アレイ６８の内容が破損することが防止される。

別の実施形態では、プログラムおよび消去信号の代わりに、制御レジスタ７６からの別の制御信号が使用されて、ＬＶＤ回路１１０がイネーブルされてもよい。たとえば、データ処理システム１０の不揮発性メモリまたは他の部分に対する許可されていないアクセスを防止するために、ＶＤＤＤＥＴＥＮ信号が、モニタモードビットまたは内部試験回路ビットによって供給されてもよい。同様に、ＡＮＤ論理ゲート１０４に対するＶＤＤ有効信号によって、チャージポンプをディスエーブルする代わりに、ＶＤＤ有効信号が、たとえば、ＡＮＤ論理ゲート１１６のＬＶＩＲＥＳＥＴＥＮ入力に供給されてもよい。そのため、許可されていないアクセスの場合、ＬＶＤ回路１１０は、所定の条件になるシステムリセット動作を引き起こすようにイネーブルされるであろう。

先の仕様において、本発明は、特定の実施形態を参照して述べられた。しかし、添付特許請求項に述べる本発明の範囲から逸脱することなく、種々の修正および変更を行うことができることを当業者は理解する。したがって、仕様および図は、制限的な意味ではなく、例証的な意味で考えられ、全てのこうした修正は、本発明の範囲内に含まれることが意図される。

利益、他の利点、および問題に対する解決策は、特定の実施形態に関して上述された。しかし、利益、利点、問題に対する解決策、ならびに、任意の利益、利点、または解決策が、もたらさせるか、または、より顕著になるようにさせることができる任意の要素（複数可）は、任意のまたは全ての特許請求項の、重要な、必要とされる、または必須の特徴または要素として考えられるべきではない。本明細書で使用される、用語、１つ（ａまたはａｎ）は、１つまたは２つ以上として定義される。本明細書で使用される、用語、含む、(including)かつ／または、有する(having)、は、備える(comprising)（すなわち、オープンランゲージ）として定義される。本明細書で使用されるが、用語「備える(comprises)」、「備えている(comprosing)」、または任意の他のその変形は、非排他的な包含をカバーすることを意図され、その結果、要素のリストを構成する、プロセス、方法、製品、または装置は、これらの要素を含むだけでなく、明示的に挙げられないか、または、こうしたプロセス、方法、製品、または装置の固有の他の要素も含んでもよい。

ブロック図の形態で、本発明の実施形態によるデータ処理システムを示す図。ブロック図の形態で、図１のデータ処理システムの不揮発性メモリを示す図。部分ブロック図の形態で、また、部分論理図の形態で、図１および図２のデータ処理システムの部分のより詳細に示す図。

Claims

データ処理システム（１０）であって、
処理ユニット（１２）と；
前記処理ユニット（１２）に結合した不揮発性メモリ（２２）と；
前記不揮発性メモリ（２２）に結合した低電圧禁止回路（１４）と
を備え、
前記不揮発性メモリ（２２）は、
高電圧デコード回路（６２）と；
前記不揮発性メモリ（２２）のプログラミングと消去とに必要とされる高電圧を、前記高電圧デコード回路（６２）に供給するチャージポンプ（７８）と；
制御レジスタ（７６）と；
前記処理ユニット（１２）から命令信号を受信し、且つ前記命令信号の受信に応答して、前記制御レジスタ（７６）に制御信号を供給するバスインタフェース回路（７０）と
を備え、
前記制御レジスタ（７６）は、前記制御信号の受信に応答して、検出イネーブル信号（ＶＤＤＤＥＴＥＮ）を前記低電圧禁止回路（１４）に供給し、且つアサートまたはディアサートされた高電圧イネーブル信号（ＨＶＥＮ）を生成し、
前記低電圧禁止回路（１４）は、前記検出イネーブル信号（ＶＤＤＤＥＴＥＮ）の受信に応答して、アサートまたはディアサートされた高電圧有効信号（ＶＤＤＶＡＬＩＤ）を前記不揮発性メモリ（２２）に供給し、前記データ処理システム（１０）に提供される電源電圧（ＶＤＤ）が所定の値よりも低い場合に、前記低電圧禁止回路（１４）は、ディアサートされた高電圧有効信号（ＶＤＤＶＡＬＩＤ）を前記不揮発性メモリ（２２）に供給するか、または前記制御レジスタ（７６）は、前記ディアサートされた高電圧イネーブル信号（ＨＶＥＮ）を供給し、
前記不揮発性メモリ（２２）は、前記高電圧イネーブル信号（ＨＶＥＮ）と、前記高電圧有効信号（ＶＤＤＶＡＬＩＤ）とを用いることによって、前記チャージポンプ（７８）をディスエーブルするか否か判定し、
セキュリティ違反を、前記データ処理システム（１０）のバックドアにアクセスしようとする許可されていない試みとすると、
前記命令信号が前記セキュリティ違反を示し且つ前記データ処理システム（１０）に提供される電源電圧（ＶＤＤ）が所定の値よりも低い場合、前記制御レジスタ（７６）が前記ディアサートされた高電圧イネーブル信号（ＨＶＥＮ）を生成することによって、または前記低電圧禁止回路（１４）がディアサートされた高電圧有効信号（ＶＤＤＶＡＬＩＤ）を生成することによって、前記チャージポンプ（７８）は、ディスエーブルされ、そして前記制御信号が前記低電圧禁止回路（１４）をイネーブルにすることによって、前記低電圧禁止回路（１４）は、システムリセットを生じるように構成され、
前記低電圧禁止回路（１４）はさらに、
低電圧禁止イネーブルビット（１０８）と；
ＯＲ論理ゲート（１０９）と；
低電圧検出回路（１１０）と
を備え、
前記低電圧禁止イネーブルビット（１０８）は、前記ＯＲ論理ゲート（１０９）の第１入力に供給され、
前記検出イネーブル信号（ＶＤＤＤＥＴＥＮ）は、前記ＯＲ論理ゲート（１０９）の第２入力に供給され、
前記低電圧禁止イネーブルビット（１０８）と前記検出イネーブル信号（ＶＤＤＤＥＴＥＮ）のいずれかは、前記電源電圧（ＶＤＤ）が前記所定の値よりも低い場合、前記低電圧検出回路（１１０）の動作をイネーブルし、前記低電圧検出回路（１１０）の動作がイネーブルされると、前記低電圧検出回路（１１０）は、第１出力（ＶＤＤＬＯＷ）を供給することによって、システムリセットを生じるように構成されることを特徴とする、データ処理システム。
データ処理システム（１０）が、不揮発性メモリ（２２）のチャージポンプ（７８）を制御する方法であって、前記データ処理システム（１０）は、処理ユニット（１２）と、前記処理ユニット（１２）に結合した前記不揮発性メモリ（２２）と、前記不揮発性メモリ（２２）に結合した低電圧禁止回路（１４）とを備え、前記不揮発性メモリ（２２）は、高電圧デコード回路（６２）と、前記不揮発性メモリ（２２）のプログラミングと消去とに必要とされる高電圧を前記高電圧デコード回路（６２）に供給する前記チャージポンプ（７８）と、制御レジスタ（７６）と、前記処理ユニット（１２）から命令信号を受信し且つ前記命令信号の受信に応答して前記制御レジスタ（７６）に制御信号を供給するバスインタフェース回路（７０）とを備え、セキュリティ違反を、前記データ処理システム（１０）のバックドアにアクセスしようとする許可されていない試みとすると、前記方法は、
前記制御レジスタ（７６）が、前記制御信号の受信に応答して、検出イネーブル信号（ＶＤＤＤＥＴＥＮ）を前記低電圧禁止回路（１４）に供給し、且つアサートまたはディアサートされた高電圧イネーブル信号（ＨＶＥＮ）を生成することと；
前記低電圧禁止回路（１４）が、前記検出イネーブル信号（ＶＤＤＤＥＴＥＮ）の受信に応答して、アサートまたはディアサートされた高電圧有効信号（ＶＤＤＶＡＬＩＤ）を前記不揮発性メモリ（２２）に供給し、前記データ処理システム（１０）に提供される電源電圧（ＶＤＤ）が所定の値よりも低い場合に、前記低電圧禁止回路（１４）は、ディアサートされた高電圧有効信号（ＶＤＤＶＡＬＩＤ）を前記不揮発性メモリ（２２）に供給するか、または前記制御レジスタ（７６）は、前記ディアサートされた高電圧イネーブル信号（ＨＶＥＮ）を供給することと；
前記不揮発性メモリ（２２）が、前記高電圧イネーブル信号（ＨＶＥＮ）と、前記高電圧有効信号（ＶＤＤＶＡＬＩＤ）とを用いることによって、前記チャージポンプ（７８）をディスエーブルするか否か判定することと
を有し、
前記命令信号が前記セキュリティ違反を示し且つ前記データ処理システム（１０）に提供される電源電圧（ＶＤＤ）が所定の値よりも低い場合、前記制御レジスタ（７６）が前記ディアサートされた高電圧イネーブル信号（ＨＶＥＮ）を生成することによって、または前記低電圧禁止回路（１４）がディアサートされた高電圧有効信号（ＶＤＤＶＡＬＩＤ）を生成することによって、前記チャージポンプ（７８）は、ディスエーブルされ、そして前記制御信号が前記低電圧禁止回路（１４）をイネーブルにすることによって、前記低電圧禁止回路（１４）は、システムリセットを生じ、
前記低電圧禁止回路（１４）はさらに、
低電圧禁止イネーブルビット（１０８）と；
ＯＲ論理ゲート（１０９）と；
低電圧検出回路（１１０）と
を備え、
前記方法はさらに、
前記低電圧禁止回路（１４）が、前記低電圧禁止イネーブルビット（１０８）を、前記ＯＲ論理ゲート（１０９）の第１入力に供給することと；
前記低電圧禁止回路（１４）が、前記検出イネーブル信号（ＶＤＤＤＥＴＥＮ）を、前記ＯＲ論理ゲート（１０９）の第２入力に供給することと
を有し、
前記低電圧禁止イネーブルビット（１０８）と前記検出イネーブル信号（ＶＤＤＤＥＴＥＮ）のいずれかは、前記電源電圧（ＶＤＤ）が前記所定の値よりも低い場合に、前記低電圧検出回路（１１０）の動作をイネーブルし、前記低電圧検出回路（１１０）の動作がイネーブルされると、前記低電圧検出回路（１１０）は、第１出力（ＶＤＤＬＯＷ）を供給することによって、システムリセットを生じることを特徴とする、方法。