JP2000250661A - 半導体集積回路及びメモリカード - Google Patents

Abstract

(57)【要約】 【課題】 全体として必要な動作保証電圧よりも低い電
源電圧しか供給されない場合にも外部からの指示に応答
できる半導体集積回路を提供する。 【解決手段】 外部インタフェース機能を有する第１の
回路（２）と、この第１の回路よりも動作保証下限電圧
が高い第２の回路（３）とを有し、第１及び第２の回路
のリセットを制御する第３の回路（５）は、外部電源
（Ｖｃｃ）の投入に応答して前記第１及び第２の回路に
リセット状態を指示し、電源電圧が低い段階で最初に前
記第１の回路のリセット状態を解除する。したがって、
第２の回路がリセット解除される否かに拘わらず、第１
の回路は、外部からの指示に応答する処理を行うことが
でき、最終的に半導体集積回路全体として必要な動作保
証電圧を得ることができなくても、外部に対する無応答
状態を回避できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
そしてファイルメモリのようなメモリカードに関し、例
えば１チップにファイルメモリの機能を搭載したメモリ
カードに適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路は、動作電源が投入され
てから規定の動作保証電圧になるまで、動作が不安定で
あるから、動作電源の投入に応答してリセット状態にさ
れ、一定期間経過後にリセット状態が解除されて初めて
動作可能にされる。リセット状態では半導体集積回路は
初期化され、所定の入出力動作が禁止される。リセット
状態の指示とその解除は、外部から供給されるリセット
信号によって行い、或いは、電源電圧レベルを自ら検出
して自立的に行うことができる。

【０００３】また、ＩＣカードもしくはＰＣカードのよ
うに、ホストシステムに着脱自在な装置に適用される半
導体集積回路には、ホストシステムからインタフェース
部分もしくはコネクタ部分を介してその動作電源を供給
することができる。

【０００４】尚、半導体集積回路のリセットについては
例えば「８０８６マイクロコンピュータ（マイクロコン
ピュータシリーズ１５、丸善株式会社、昭和６１年１２
月２５日発行）」の第３４頁に記載があり、ＰＣカード
の一つであるＰＣＭＣＩＡ−ＡＴＡ方式のフラッシュメ
モリーカードについて「日経エレクトロニクス（１９９
４年４月１１日発行）」の第７８頁及び第７９頁に記載
がある。

【０００５】

【発明が解決しようとする課題】第１に、本発明者は半
導体集積回路の動作電圧とパワーオンリセットについて
検討した。これによれば、一つの半導体基板上に形成さ
れる半導体集積回路において回路の種類が増えると、全
ての回路の動作保証電圧を同一にしなくてもよい場合が
ある。例えば、電気的に書換え可能な不揮発性メモリの
動作電圧はそのメモリセル構造故に比較的高い動作電圧
が必要とされる場合が多い。また、クロック信号に完全
同期するスタティックラッチ回路を介してデータが伝達
される論理回路ではそのスタティック動作故に低電圧動
作が容易である。論理回路の中でも、データ伝達系等を
ダイナミック動作させなければならない回路では、ある
程度の動作速度を確保しようとする場合には低電圧動作
にも限界が有る。このように、１チップに搭載される回
路の機能若しくは種類に応じて、一部の回路の動作保証
最低電圧が低くてもよい場合がある。この場合に、パワ
ーオンリセット後、相対的に高いレベルの動作保証最低
電圧に電源電圧が到達する時間の経過を待ってから、半
導体集積回路全体のリセット状態を解除すれば、電源電
圧不足による誤動作の虞はない。しかしながら、一部の
回路の動作電圧を満足できる状態が達成されていなが
ら、その部分のリセット状態を解除しないと、不都合を
生ずる場合のあることが本発明者によって明らかにされ
た。即ち、パワーオンリセット解除後のイニシャライズ
動作などで外部からの指示を入力して応答を返す回路の
動作保証電圧が相対的に低い場合、少なくともその回路
の動作が可能な程度に電源が供給されていれば、部分的
に当該回路だけリセット状態を解除して、外部に対する
応答を返すことができる。そのようにした方が、システ
ム動作の安定を図る上で望ましい。ホスト装置は無応答
に対して真正に無応答か否かを判定しなければならない
からであり、また、無応答のままリセット状態を維持す
る半導体集積回路は無駄に電力も消費するからである。
例えば、ホスト装置から端末装置の半導体集積回路に動
作電源が供給される場合、その供給電源が動作保証電圧
に適合するか否かの判断情報を、端末装置の半導体集積
回路がホスト装置に返すようなシステムを想定すること
ができる。

【０００６】第２に、本発明者は、半導体集積回路の動
作保証電圧に対して外部電源が不適合である場合の対処
について検討した。これによれば、半導体集積回路は機
能が同一であってもその動作電圧は製造メーカや製品の
種類に応じて異なる場合が有る。そのような動作電圧の
異なる半導体集積回路を任意に利用することを想定した
データ処理システムでは、全ての動作電圧範囲をカバー
することは現実的ではない。例えばホスト装置とこのホ
スト装置に着脱可能であってインタフェース部分もしく
はコネクタ部分を介して当該ホスト装置から動作電源が
供給されるような半導体集積回路を用いた端末装置もし
くは周辺装置とによって構成されるようなデータ処理シ
ステムである。このようなデータ処理システムにおい
て、当該ホスト装置がカバーする動作電圧範囲に対して
半導体集積回路の動作電圧範囲が適合しない場合には、
半導体集積回路もしくは周辺装置は、中途半端なレベル
の動作電源の供給による誤動作を防止し、また、無駄な
電力消費を抑えることの必要性が本発明者によって明ら
かにされた。

【０００７】上記第２の検討課題である、誤動作防止並
びに低消費電力の観点は、半導体集積回路もしくは周辺
装置が保有する属性情報をホスト装置が制御に利用する
とき、当該属性情報に異常があってホスト装置による制
御が不能になる場合にも同様に当てはまることが本発明
者によって明らかにされた。

【０００８】本発明の目的は、全体として必要な動作保
証電圧よりも低い電源が投入された場合であっても、当
該低い電源で動作可能な回路部分を動作させることがで
きる半導体集積回路を提供することにある。

【０００９】本発明の別の目的は、全体として必要な動
作保証電圧よりも低い電源しか供給されない場合にも外
部からの指示に応答できる半導体集積回路を提供するこ
とにある。

【００１０】本発明の更に別の目的は、イニシャライズ
動作等で外部からの指示に応答を返す回路が電源投入後
に動作可能にされるタイミングを、その他の回路に比べ
て早めることができる半導体集積回路を提供することに
ある。

【００１１】本発明の更に別の目的は、半導体集積回路
の動作保証電圧に対して外部電源が不適合である場合
に、中途半端なレベルの動作電源による誤動作を防止す
ることができる半導体集積回路を提供することにある。

【００１２】本発明の更に別の目的は、半導体集積回路
の動作保証電圧に対して外部電源が不適合である場合
に、中途半端なレベルの動作電源による無駄な電力消費
を低減することができる半導体集積回路を提供すること
にある。

【００１３】本発明の更に別の目的は、ホスト装置に着
脱可能であってインタフェース部分もしくはコネクタ部
分を介して当該ホスト装置から動作電源が供給されるよ
うな半導体集積回路を用いたメモリカードにおいて、ホ
スト装置がカバーする動作電圧範囲に対して動作保証電
圧範囲が適合するかを検出でき、中途半端なレベルの動
作電源による誤動作防止と、無駄な電力消費の低減とを
実現できるメモリカードを提供することになる。

【００１４】本発明のその他の目的は、ホスト装置の制
御などに供される属性情報の異常によってホスト装置か
らの制御が不能な状態に陥っても無駄な電力を消費しな
い半導体集積回路を提供することにある。

【００１５】本発明の更にその他の目的は、ホスト装置
に着脱可能であってインタフェース部分もしくはコネク
タ部分を介して当該ホスト装置から制御を受ける半導体
集積回路を用いたメモリカードにおいて、ホスト装置の
制御などに供される属性情報の異常を検出でき、その異
常によってホスト装置からの制御が不能な状態に陥って
も、無駄な電力消費の低減と誤動作防止とを実現できる
メモリカードを提供することになる。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】《２段階リセット動作》半導体集積回路
（１）は、外部インタフェース機能を有する第１の回路
（２）と、前記第１の回路に接続され前記第１の回路よ
りも動作保証下限電圧が高い第２の回路（３）と、外部
電源（Ｖｃｃ）の投入に応答して前記第１の回路及び第
２の回路にリセット状態を指示する第３の回路（５）と
を１チップに含む。前記第３の回路は、外部電源電圧が
第１の電圧（ＶＲ１）を越えたとき前記第１の回路にリ
セット状態の解除を指示し、外部電源電圧が前記第１の
電圧よりもレベルの高い第２の電圧（ＶＲ２）を越えた
とき前記第２の回路にリセット状態の解除を指示するも
のである。上記２段階リセット動作により、動作電源の
投入後、本来早く動作可能な動作保証下限電圧の低い回
路部分（２）が動作可能にされるタイミングをその他の
回路に比べて早めることができる。仮に、半導体集積回
路全体として必要な電源電圧に到達しない場合であって
も、そのように動作保証下限電圧の低い回路部分だけを
動作可能にすることができる。

【００１９】前記リセット状態は、リセット解除までの
誤動作防止の観点よりすれば回路の所定の動作を禁止す
る状態であり、リセット動作解除後の初期動作の安定化
及び誤動作防止の観点よりすれば回路を初期化する状態
であり、必要に応じて双方又は何れか一方の状態を採用
することができるが、望ましくは双方の状態を実現する
ことである。

【００２０】前記第１の回路（２）には、前記第２の回
路のリセット状態解除前に外部から入力した指示（電圧
範囲確認コマンド）に応答して出力動作可能な構成を採
用することができる。これにより、全体として必要な動
作保証電圧よりも低い電源しか供給されない場合にも外
部からの指示に応答でき、外部からの指示に対して無応
答の状態を極力減らすことができる。

【００２１】前記第１の回路には、外部電源電圧の範囲
を示す情報（供給電圧範囲情報）を外部から入力し、そ
の情報で特定される電圧範囲が半導体集積回路の動作保
証電圧を満足するか否かを判定する構成を採用してもよ
い。また、前記第１の回路には、外部電源電圧の範囲を
示す情報が外部から入力されるのに応答して、半導体集
積回路の動作保証電圧の範囲を示す情報（動作保証電圧
範囲情報）を外部に出力する構成を採用してもよい。こ
の構成を採用した半導体集積回路（１）は、ホスト装置
（１００）に着脱可能であってインタフェース部分もし
くはコネクタ部分を介して当該ホスト装置から動作電源
（Ｖｃｃ）が供給されるようなメモリカードに適用する
ことができる。そうすると、当該半導体集積回路は、ホ
スト装置からの電源投入時、ホスト装置がカバーする動
作電圧範囲に対して動作電圧範囲が適合するかを検出で
き、また、半導体集積回路が必要とする動作保証電圧の
範囲をホスト装置に返すことができる。このとき、半導
体集積回路が必要とする動作保証電圧の範囲をホスト装
置に返す第１の回路の動作保証電圧さえ満足されていれ
ば、第１の回路だけリセット状態を解除して、外部に動
作保証電圧範囲の応答を返すことができる。したがっ
て、ホスト装置への無応答を極力排除して、システム動
作の安定を図ることができる。ホスト装置への無応答状
態の排除という点について更に詳述する。例えば、メモ
リカードに適用されるような前記半導体集積回路をホス
ト装置に共通信号線を介して複数個装着して利用するシ
ステムを想定する。このシステムのパワーオンリセット
において、夫々の半導体集積回路は固有の動作保証電圧
範囲の情報を共通信号線（データ２Ｃ、コマンド２Ｂの
信号線）に並列出力するが、その情報は共通信号線上で
論理積が採られてホスト装置に入力される。したがっ
て、仮に全ての半導体集積回路が動作すれば、ホスト装
置は、各半導体集積回路の動作保証電圧を満足する共通
の電圧範囲を最初に認識できる。よって、ホスト装置
は、今回接続された複数個の半導体集積回路の少なくと
も一つを正常に動作させるために必要な電源電圧の範囲
を最初に確定でき、或いは、複数個の半導体集積回路の
内の少なくとも一つを正常に動作させるために必要な電
源電圧を供給できるかを最初に確定できる。そのために
は、全ての半導体集積回路が動作保証電圧範囲の情報を
ホスト装置に返せることが必要である。よって、ホスト
装置の電源供給能力との関係で、最終的に必要な動作電
源を得られなくても、動作保証電圧範囲の情報について
は応答を返せるように考慮しておくことが必要である。
この観点より、相対的に低い動作電源で動作可能な回路
を先にリセット解除して動作保証電圧範囲に関する情報
をホスト装置に返せるようにすることが、システム動作
の安定化を実現する。また、システム上、ホスト装置の
供給電源の規格の最低電圧以上の所定電圧を前記第１の
回路のリセット解除電圧にすれば、動作保証下限電圧が
それよりも多少高い回路を第２の回路として採用して
も、システム上、支障ないようにすることができる。

【００２２】前記第１の回路は、前記判定結果が前記動
作保証電圧を満足しないとき、外部との信号入出力を遮
断することができる。これにより、半導体集積回路は、
中途半端なレベルの動作電源が供給されることによって
誤動作することが防止され、しかも、無駄な電力消費を
低減することができる。

【００２３】前記半導体集積回路は更に、前記第１の回
路に接続され前記第１の回路よりも動作保証下限電圧が
高い第４の回路（４）を含むことができる。このとき、
前記第４の回路に対するリセット動作の第１の態様（図
１４）として、前記第３の回路は、外部電源の投入に応
答して前記第４の回路にリセット状態を指示し、外部電
源電圧が前記第２の電圧を越えたとき前記第４の回路に
リセット状態の解除を指示することができる。これによ
り、第２の回路路と一緒に第４の回路も自動的にリセッ
ト状態を解除することができる。

【００２４】前記第４の回路に対するリセット動作の第
２の態様（図１３）として、前記第２の回路は、自分自
身のリセット状態に応答して前記第４の回路にリセット
状態を指示し、自分自身のリセット状態解除に応答して
前記第４の回路のリセット状態を解除することができ
る。これによれば、第４の回路のリセット状態は、リセ
ット状態が解除されて動作可能にされた第２の回路によ
って行なわれるので、誤って第４の回路のリセット状態
が解除される虞を低減できる。第４の回路が専ら情報記
憶用のメモリである場合には、記憶情報の不所望な破壊
の虞を低減できる。

【００２５】前記第４の回路に対するリセット動作の第
３の態様（図１２）として、前記第１の回路は更に、自
分自身のリセット状態に応答して前記第４の回路にリセ
ット状態を指示し、前記第２の回路は更に、自分自身の
リセット状態解除に応答して前記第１の回路に第４の回
路のリセット状態解除を指示させることができる。この
動作態様も第２の態様と同様に、第４の回路のリセット
状態の解除は、リセット状態が解除されて動作可能にさ
れた第２の回路によって行なわれるので、誤って第４の
回路のリセット状態が解除される虞を低減できる。

【００２６】特に、前記第３の態様では、前記第１の回
路は更に、前記第３の回路が前記第２の回路にリセット
状態を指示している間、前記第４の回路に対するリセッ
ト状態解除を抑止することができる。これにより、第２
の回路のリセット状態が解除される前に誤って第４の回
路のリセット状態が解除される事態を更に厳しく防止す
ることができる。

【００２７】上記半導体集積回路を、例えば、ホスト装
置に着脱可能であってインタフェース部分もしくはコネ
クタ部分を介して当該ホスト装置から動作電源が供給さ
れるようなメモリカードに適用することを想定すると、
例えば、前記第１の回路をインタフェース制御回路
（２）、前記第２の回路をマイクロコンピュータ
（３）、前記第３の回路をリセット回路（５）、前記第
４の回路を電気的に書換え可能な不揮発性メモリ（４）
とすることができる。このとき、前記マイクロコンピュ
ータは命令実行機能を有し前記不揮発性メモリにおける
ファイルデータの配置を管理可能なものであり、前記イ
ンタフェース制御回路は外部とのインタフェース機能を
有し外部からコマンドを受け付けて前記マイクロコンピ
ュータによる命令実行を制御すると共に前記不揮発性メ
モリに対するアクセス制御を行うものである。更に詳し
くは、前記インタフェース制御回路は、外部からコマン
ドを受け付けて前記マイクロコンピュータ及び不揮発性
メモリの動作を指示し、不揮発性メモリに対するファイ
ルデータのアクセス制御を行う。前記マイクロコンピュ
ータは、不揮発性メモリの管理単位領域に対するファイ
ルデータの配列を管理するための管理テーブルの生成と
更新を制御し、ファイルデータのアクセスに際して前記
管理テーブルを用いて前記インタフェース制御回路にア
クセス対象となる管理単位領域を指示するものである。

【００２８】《電圧範囲異常検出》電圧範囲異常検出の
観点に立った半導体集積回路（１）は、自分自身に供給
される電源電圧の範囲を示す情報（供給電圧範囲情報）
を外部から入力し、その情報で特定される電圧範囲が動
作保証電圧を満足するか否かを判定し、動作保証電圧を
満足しないとき外部との信号入出力を遮断する。

【００２９】更に詳しくは、半導体集積回路は、インタ
フェース制御回路（２）と内部回路とを有し、前記イン
タフェース制御回路は、電源電圧の範囲を示す情報を外
部から入力し、その情報で特定される電圧範囲が半導体
集積回路の動作保証電圧を満足するか否かを判定し、動
作保証電圧を満足しないとき外部との信号入出力を遮断
する。別の観点よりすれば、前記インタフェース制御回
路は、電源電圧の範囲を示す情報を外部から入力し、そ
の情報で特定される電圧範囲と半導体集積回路の動作保
証電圧の範囲とに共通な電圧が存在するかを判定し、前
記判定結果が共通電圧不存在のとき外部との信号入出力
を遮断する。

【００３０】前記外部との信号入出力の遮断は、例え
ば、外部にインタフェースされる入力バッファ（Ｂｉ
ｎ）の高入力インピーダンス化、外部にインタフェース
される出力バッファ（Ｂｏｕｔ）の高出力インピーダン
ス化によって実現することができる。

【００３１】上記外部との信号入出力の遮断により、半
導体集積回路は外部からの信号に対して反応せず、回路
の内部ノードは電気的にほぼ固定状態になり、半導体集
積回路の動作保証電圧に対して外部電源が不適合であっ
ても、中途半端なレベルの動作電源による半導体集積回
路の誤動作を防止することができる。更に、中途半端な
レベルの動作電源を受けて半導体集積回路が動作するこ
とによる無駄な電力消費も低減することができる。

【００３２】前記内部回路はマイクロコンピュータ
（３）を含み、前記インタフェース制御回路は、前記入
出力遮断の際にマイクロコンピュータにスタンバイ状態
を指示することができる。これにより、マイクロコンピ
ュータの動作を完全に抑止でき、無駄な電力消費の低減
を促進できる。

【００３３】また、前記内部回路が電気的に書換え可能
な不揮発性メモリ（４）を有する場合、前記入出力遮断
の際に前記不揮発性メモリの動作を禁止することによ
り、その記憶情報の保護及び電力消費量の低減の双方に
寄与することができる。

【００３４】前記インタフェース制御回路に、半導体集
積回路の動作保証電圧の範囲を示す情報を発生する不揮
発性記憶手段（２６１）と、外部から供給される電源電
圧の範囲を示す情報を保持するレジスタ手段（２６０）
と、前記不揮発性記憶手段から発生される値と前記レジ
スタ手段の値とを比較する比較手段（ＡＮＤ，ＯＲ）と
を設け、この比較手段によって、動作電圧の異常検出を
行うことができる。これにより、インタフェース制御回
路が動作するだけで動作電圧の異常検出が可能になる。

【００３５】前記インタフェース制御回路には、外部電
源電圧の範囲を示す情報が外部から入力されるのに応答
して、半導体集積回路の動作保証電圧の範囲を示す情報
（動作保証電圧範囲情報）を外部に出力させることがで
きる。この構成は、前記２段階リセット動作で説明した
ように、メモリカードなどに適用される前記半導体集積
回路がホスト装置に複数個共通接続されるようなシステ
ムにおいて、パワーオンリセット時に、ホスト装置が、
複数個の半導体集積回路の少なくとも一つを正常に動作
させるために必要な電源電圧の範囲を予め確定し、或い
は、複数個の半導体集積回路の内の少なくとも一つを正
常に動作させるために必要な電源電圧を供給できるかを
予め確定するのに役立つ。

【００３６】上記半導体集積回路を、例えば、ホスト装
置に着脱可能であってインタフェース部分もしくはコネ
クタ部分を介して当該ホスト装置から動作電源が供給さ
れるようなメモリカードに適用することを想定すると、
前述と同様に、半導体集積回路には、インタフェース制
御回路（２）、マイクロコンピュータ（３）、電気的に
書換え可能な不揮発性メモリ（４）を搭載する。このと
き、当該半導体集積回路は、ホスト装置からの電源投入
時、ホスト装置がカバーする動作電圧範囲に対して動作
電圧範囲が適合するかを検出し、前記動作保証電圧を満
足しないとき、外部からの入力を遮断する。したがっ
て、上記メモリカードは、中途半端なレベルの動作電源
による誤動作防止と、無駄な電力消費の低減との双方を
実現することができる。

【００３７】《属性情報異常検出》属性情報異常検出の
観点に立った半導体集積回路（１）は、記憶手段（４）
とデータ処理手段（２，３）を有し、データ処理手段
は、前記記憶手段が保有している属性情報の異常を検出
したときインアクティブモードを設定し、インアクティ
ブモードにおいて当該モードを解除するための特定コマ
ンド入力を除いて外部からのコマンド入力を無効にす
る。このとき、前記特定コマンドは、例えば、前記属性
情報を書き込み可能な状態にするコマンド、又は前記属
性情報の書き込みコマンドである。このような書き込み
コマンドは、半導体集積回路に対する属性情報の初期的
書き込み動作等に用いることができる。

【００３８】属性情報異常検出の観点に立った別の半導
体集積回路は、記憶手段とデータ処理手段を有し、デー
タ処理手段は、前記記憶手段が保有している属性情報の
異常を検出したとき、特定入力を除いて外部との信号入
出力を遮断する。このとき、前記特定入力は、例えば所
定の外部端子に対する所定の信号入力状態である。前記
特定入力は、半導体集積回路に対する属性情報の初期的
書き込み動作を可能にするために入力遮断状態を解除し
たりするのに用いる。

【００３９】前記属性情報は、半導体集積回路のＩＤ情
報であり、或いは半導体集積回路の特性情報である。前
記ＩＤ情報は例えば半導体集積回路固有のコード情報等
であり、前記特性情報は例えば前記記憶手段の記憶容量
やアクセス速度等の情報である。その属性情報の異常は
情報不存在又はデータ破壊とすることができる。データ
破壊は、例えば前記属性情報に付加されたＥＣＣ（Erro
r Correcting Code）によるエラー訂正不可能な状態で
ある。

【００４０】上記により、ホスト装置による制御などに
供される属性情報の異常によって制御不能状態に陥る半
導体集積回路の無駄な電力消費を低減できる。このと
き、前記書き込みコマンドや前記特定入力により、属性
情報の初期的な書き込み動作は保証されている。

【００４１】前記データ処理手段には、外部とインタフ
ェースされるインタフェース制御回路（２）と、このイ
ンタフェース制御回路に接続されたマイクロコンピュー
タ（３）とを採用することができる。このときインタフ
ェース制御回路が前記インアクティブモードの設定、或
いは信号入出力の遮断制御を行う。

【００４２】前記インアクティブモードにおける電力消
費を更に低減するには、前記インタフェース制御回路に
は、前記インアクティブモードに応答してマイクロコン
ピュータにスタンバイ状態を指示し、前記特定コマンド
の入力に応答してマイクロコンピュータのスタンバイ状
態を解除させる構成を採用することができる。また、前
記インタフェース制御回路には、前記インアクティブモ
ードに応答してマイクロコンピュータへのクロック供給
を停止させ、前記特定コマンドの入力に応答してマイク
ロコンピュータへのクロック供給を再開させ且つマイク
ロコンピュータに前記特定コマンド実行のための処理を
開始させる割り込みを要求する構成を採用することがで
きる。

【００４３】外部との信号入出力遮断状態においても同
様に電力消費を低減するには、前記インタフェース制御
回路には、前記入力遮断に応答してマイクロコンピュー
タにスタンバイ状態を指示し、前記特定入力に応答して
マイクロコンピュータのスタンバイ状態を解除させる構
成を採用することができる。また、前記インタフェース
制御回路には、前記入力遮断に応答してマイクロコンピ
ュータへのクロック供給を停止させ、前記特定入力に応
答してマイクロコンピュータへのクロック供給を再開さ
せ且つマイクロコンピュータに前記特定入力に応答する
処理を実行させる割り込みを要求する構成を採用するこ
とができる。

【００４４】上記半導体集積回路を、例えば、ホスト装
置に着脱可能であってインタフェース部分もしくはコネ
クタ部分を介して当該ホスト装置から制御を受け或いは
アクセスされるようなメモリカードに適用すれば、メモ
リカードは、ホスト装置による制御などに供される属性
情報の異常を検出でき、その異常による制御不能状態に
おいて、無駄な電力消費の低減と誤動作防止とを実現で
きる。

【００４５】

【発明の実施の形態】《メモリカードＬＳＩの概要》図
１には本発明の一例に係るメモリカード用の半導体集積
回路が示される。同図に示される半導体集積回路は、特
に制限されないが、ファイルメモリの最小ユニットを構
成するシステムオンチップのＬＳＩ（半導体集積回路）
として位置付けることができ、単結晶シリコンのような
１個の半導体基板（チップ）に形成されている。

【００４６】図１に示される半導体集積回路（単にメモ
リカードＬＳＩとも称する）１は、インタフェース制御
回路２、データ処理装置の一例であるマイクロコンピュ
ータ３、電気的に書換え可能な不揮発性メモリの一例で
あるフラッシュメモリ４、リセット回路５、振動子を用
いたクロック発振回路６、バッファＲＡＭ７、及びワー
クＲＡＭ８を備えている。

【００４７】メモリカードＬＳＩ１は動作電源として電
源電圧Ｖｃｃと接地電圧Ｖｓｓを外部から入力する。入
力された電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは上記各回
路に供給される。

【００４８】前記インタフェース制御回路２は、相互に
バス１０で接続されたホストインタフェース回路（ホス
トＩ／Ｆ）１１、マイコンインタフェース（マイコンＩ
／Ｆ）１２、ファイルコントロールロジック（ＦＣＬ）
１３、及びデータ転送ロジック（ＤＴＬ）１４を有す
る。

【００４９】前記ホストインタフェース回路１１は外部
からクロック信号（Ｃｌｏｃｋ）２Ａとカードセレクト
信号（Ｃａｒｄ Ｓｅｌｅｃｔ）２Ｄを入力し、コマン
ド（Ｃｏｍｍａｎｄ）２Ｂ及びデータ（Ｄａｔａ）２Ｃ
の入出力を行う。特に制限されないが、コマンド２Ｂ、
データ２Ｃは、夫々ビットシリアルに入出力される。ホ
ストインタフェース回路１１は、外部から供給されるコ
マンド２Ｂを受け付け、これを解読して、前記マイクロ
コンピュータ３及びフラッシュメモリ４の動作を指示
し、前記フラッシュメモリ４に対するファイルデータの
アクセス制御を行う。

【００５０】前記マイクロコンピュータ３に対する動作
の指示は、ホストインタフェース回路１１からマイコン
インタフェース１２を介して割込み信号ＮＭＩと割込み
要因をマイクロコンピュータ３に与えることによって行
なわれる。マイコンインタフェース１２は前記割り込み
信号ＮＭＩ、制御信号Ｃｔｌ、データ情報や制御情報等
の各種データをマイクロコンピュータ３との間で受け渡
しする。

【００５１】ファイルコントロールロジック１３は、マ
イクロコンピュータ３の制御にしたがって、或いはホス
トインタフェース回路１１によるコマンド解読結果にし
たがって、フラッシュメモリ４に対するファイルデータ
のアクセス制御を行う。前記バッファＲＡＭ７は、外部
からホストインタフェース回路１１に供給されたファイ
ルデータを一時的に蓄え、或いはフラッシュメモリ４か
ら読み出したファイルデータを一時的に蓄えるファイル
データのバッファメモリである。バッファＲＡＭ７に対
するアクセス制御はデータ転送ロジック１４が行う。デ
ータ転送ロジック１４はＥＣＣ回路１４Ａを有し、バッ
ファＲＡＭ７のアクセスに際して、ファイルデータに対
するＥＥの生成、そしてＥＣＣによるエラーチェックと
訂正を行う。ファイルデータの書き込み動作では、ファ
イルデータはデータ転送ロジック１４によってバッファ
ＲＡＭ７からバス１０に読み出され、読み出されたファ
イルデータはファイルコントロールロジック１３の制御
でフラッシュメモリ４に書き込まれる。ファイルデータ
の読み出し動作では、ファイルデータがファイルコント
ロールロジック１３の制御でフラッシュメモリ４からバ
ス１０に読み出され、読み出されたファイルデータがフ
ァイル転送ロジックの制御でバッファＲＡＭ７に書き込
まれる。

【００５２】特に制限されないが、ファイルメモリＬＳ
Ｉ１は、ハードディスク装置と互換性のあるファイルデ
ータアクセス方式を有する。例えばアクセスの管理単位
領域である１クラスタに４セクタを含め、各クラス毎に
管理領域が割り当てられている。管理領域は、ファイル
を構成するクラスタの配列を決定するためのポインタ情
報、書換え回数の情報、セクタの良否識別情報等を保有
している。更に、フラッシュメモリ４は、格納ファイル
のファイル名とその先頭クラスタを特定するディレクト
リ領域を有している。

【００５３】前記マイクロコンピュータ３は、フラッシ
ュメモリ４のクラスタに対するファイルデータの配列を
管理するため、前記管理領域やディレクトリ領域の情報
に基づいて前記内蔵ＳＲＡＭ３５に、管理テーブルを生
成する。マイクロコンピュータ３は、この管理テーブル
の生成と更新を制御し、ファイルデータのアクセスに際
して前記管理テーブルを用いてアクセス対象となる管理
単位領域を指示する情報を生成する。ファイルデータの
アクセス制御情報はマイコンインタフェース１２を介し
てファイルコントロールロジック１３に与えられる。

【００５４】前記マイクロコンピュータ３は、夫々内部
バス３８に接続された中央処理装置（ＣＰＵ）３０、Ｃ
ＰＵ３０の動作プログラムなどが格納された内蔵ＲＯＭ
（リード・オンリ・メモリ）３４、ＣＰＵ３０のワーク
領域若しくはデータの一時記憶領域などに利用される内
蔵ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）３５、ＣＰＵ３０のアクセス対象が外部アドレス空
間であるとき外部バス３７のバスサイクルを制御するバ
スコントローラ（ＢＳＣ）３３、ブレークポイント制御
などのデバッグを支援するためのユーザブレークコント
ローラ（ＵＢＣ）３１を有する。割り込み制御回路（Ｉ
ＮＴＣ）３２は割り込み信号ＮＭＩや割り込み要因を入
力し、割り込みに対する優先制御を行ってＣＰＵ３０に
割込みを要求する。割り込み処理プログラムは、特に制
限されないが、前記内蔵ＲＯＭ３４に格納されている。

【００５５】マイクロコンピュータ３の外部バス３７に
は、前記バスコントローラ３３の他に、ＣＰＵ３０の暴
走等を監視するウォッチドッグタイマ（ＷＤＴ）３６が
接続され、更に、前記ワークＲＡＭ８及びマイコンイン
タフェース１２がバスで接続されている。マイクロコン
ピュータ３は、その他のインタフェース回路として一つ
のＩ／Ｏポート３９Ａを有している。このＩ／Ｏポート
３９Ａは、割り込み信号ＮＭＩの入力、Ｃｔｌで代表さ
れる制御信号の出力に専用化されている。特に制限され
ないが、汎用Ｉ／Ｏポートは備えられていない。

【００５６】前記マイクロコンピュータ３は、低消費電
力モードとして、特に制限されないが、スリープモー
ド、スタンバイモードを有している。ＣＰＵ３０は、図
示を省略するコントロールレジスタに設けられているス
タンバイ制御ビットが第１の論理値のときにスリープ命
令を実行することによって、スリープモードに遷移され
る。ＣＰＵ３０はスリープモードに遷移すると、レジス
タの状態などをそのまま維持して動作を停止する。周辺
回路は動作を続ける。スリープモードは割り込みやリセ
ットによって解除される。一方、ＣＰＵ３０は、コント
ロールレジスタに設けられているスタンバイ制御ビット
が第２の論理値のときにスリープ命令を実行することに
よって、スタンバイモードに遷移される。ＣＰＵ３０は
スタンバイモードに遷移すると、レジスタの状態などを
そのまま維持して動作を停止すると共に、周辺回路の動
作も停止される。スタンバイモードは割り込みやリセッ
トによって解除される。

【００５７】マイクロコンピュータ３のクロックパルス
ジェネレータ３９Ｂには発振回路６からクロック信号Ｃ
ＬＫ２が供給される。例えばマイクロコンピュータ３に
スタンバイモードが設定されたとき、発振回路６は、そ
れに応答してマイクロコンピュータ３から出力される信
号によって、クロック信号ＣＬＫ２の出力を停止する。
この状態でマイコンインタフェース１２からポート３９
Ａに割り込み信号ＮＭＩがアサートされると、その状態
をクロック制御回路１５が検出する。これによって、ク
ロック制御回路１５は、発振回路６にクロック信号ＣＬ
Ｋ２の供給を再開させる。したがって、ＣＰＵ３０が前
記割り込みに応答するとき、既にクロック信号ＣＬＫ２
の供給が再開されているので、マイクロコンピュータ３
はスタンバイモードから抜け出すことができる。

【００５８】前記リセット回路５は、リセット信号ＲＥ
Ｓ１によってインタフェース制御回路２をリセットし、
リセット信号ＲＥＳ２によってマイクロコンピュータ３
をリセットする。フラッシュメモリ４のリセット動作は
ファイルコントロールロジック（ＦＣＬ）１３内の制御
レジスタに設けられているリセットイネーブルビットＲ
ＳＢの値に従って制御されるリセット信号ＲＥＳ３で行
なわれる。

【００５９】図２、図３には前記メモリカードＬＳＩ１
を用いたデータ処理システムの例が示される。図示は省
略するが、メモリカードＬＳＩ１はコネクタを露出させ
た樹脂モールド等の手法でパッケージングされている。
１００はホストシステム、１０１はメモリカードの装着
スロットである。図２、図３は、一度に複数枚のメモリ
カードＬＳＩ１を装着可能とする構成を例示している。
双方においてクロック２Ａ、コマンド２Ｂ、及びデータ
２Ｃの各信号線は各メモリカードＬＳＩ１に共通であ
る。複数枚装着されたメモリカードＬＳＩ１に対するカ
ード選択は、図２の例では、メモリカードＬＳＩ１毎に
固有の前記カードセレクト信号２Ｄを利用し、図３の例
では、コマンドに付随して送られてくるカードアドレス
を利用するようになっている。図３の例では、メモリカ
ードＬＳＩ１は、初期化動作で自らに割り当てられたカ
ードアドレスが入力されることによって自分が選択され
たことを認識する。

【００６０】《メモリカードＬＳＩの動作モード》メモ
リカードＬＳＩ１は、図２、図３に示すようなホスト装
置１００から動作電源Ｖｃｃと接地電圧Ｖｓｓが供給さ
れ、また、前記ホスト装置１００とは前記ホストインタ
フェース回路１１を介してデータ２Ｃ及びコマンド２Ｂ
がインタフェースされるが、所定のシーケンスを経るこ
とによって初めてホスト装置１００からメモリカードＬ
ＳＩ１として認識される。所定のシーケンスとは電圧範
囲異常検出動作、属性情報異常検出動作である。電圧範
囲異常検出動作はパワーオンリセット時に行なわれるこ
とになる。これらを詳述する前に、先ず、メモリカード
ＬＳＩ１の動作モード、前記動作モードの制御を行うホ
ストインタフェース回路１１について説明する。

【００６１】図４には前記ホストインタフェース回路１
１のブロック図が示される。図４に従えば、前記ホスト
インタフェース回路１１は、コマンド２Ｂを入力するコ
マンド入力レジスタ２０、コマンド入力に対する応答を
返す応答制御回路２１、データ２Ｃを入力するデータ入
力レジスタ２２、データ２Ｃを出力するデータ出力レジ
スタ２３を有する。入力されたコマンドはコマンドデコ
ーダ２４で解読され、その解読結果に従って制御ロジッ
ク回路２６が、マイクロコンピュータ３に対する割込み
制御、データ入出力制御、ホスト装置への応答制御、前
記電圧異常検出動作などを行う。２７で示されるものは
制御ロジック２６が利用する一時記憶メモリである。

【００６２】前記ホストインタフェース回路１１は、コ
マンドに関するステートマシン（状態遷移制御ロジック
回路）を前記制御ロジック回路２６に有する。メモリカ
ードＬＳＩ１が受け付け可能なコマンドの一例は図５に
示される。図５に示されるコマンドには、コマンドコー
ド毎にコマンドクラスが定義されている。前記ステート
マシンは、状態に応じて受け付け可能なコマンドのコマ
ンドクラスを遷移制御するようになっている。遷移され
る状態は、図６の状態遷移制御図に示されるように、パ
ワーオンリセットを出発点として、イニシャライズステ
ートＳＴ１、インアクティブステートＳＴ２、デバッグ
ステートＳＴ３及びアクセスステートＳＴ４に大別され
る。各ステートに属するコマンドクラスは図６に記載の
通りである。例えばデバッグステートでは、デバッグク
ラスのコマンドだけが制御ロジック回路２６に受け付け
可能にされる。

【００６３】図５の例ではコマンドコードは８ビットで
あり、例えばイニシャライズクラスにはソフトリセッ
ト、電圧範囲確認、カードＩＤ確認、カードアドレス設
定の各コマンドを有する。コマンドコードの後ろには必
要な制御データが付随する。例えば、電圧確認コマンド
には、ホスト装置が供給できる電源電圧の範囲を示す供
給電圧範囲情報が付随する。カードアドレス設定コマン
ドにはメモリカードに設定すべきカードアドレスが付随
する。カードアドレス設定コマンドは図３のシステムに
おいて夫々のメモリカードＬＳＩ１にカードアドレスを
設定するコマンドである。

【００６４】カードＩＤ確認コマンドは、メモリＬＳＩ
が保有する属性情報の一つであるカードＩＤをホストイ
ンタフェース回路１１から出力させるコマンドである。

【００６５】カード情報クラスにはカードＩＤ読み出し
コマンド、特性情報読み出しコマンドが含まれる。カー
ドＩＤ読み出しコマンドは、メモリＬＳＩが保有する属
性情報の一つであるカードＩＤをフラッシュメモリ４か
らインタフェース制御回路１１に内部転送させるコマン
ドである。このカードＩＤ読み出しコマンドは図３のシ
ステムにおいて有意のコマンドである。前記特性情報読
み出しコマンドは、メモリＬＳＩが保有する別の属性情
報である特性情報をフラッシュメモリ４からインタフェ
ース制御回路１１に内部転送させるコマンドである。特
性情報は、例えば、フラッシュメモリの記憶容量、アク
セス速度等の情報である。フラッシュメモリ４から読み
出された前記カードＩＤや特性情報は前記一時記憶メモ
リ２７に格納される。前記一時記憶メモリ２７をフラッ
シュメモリのような不揮発性メモリによって構成するこ
とにより、カードＩＤや特性情報を予め当該メモリ２７
に格納しておくことができる。

【００６６】リードセクタクラスには１セクタリードコ
マンド、バーストリードコマンドが含まれる。ライトア
クセスクラスには、１セクタライト、バーストライト、
消去の各コマンドが含まれる。デバッグクラスにはデバ
ッグ許可コマンド、ベンダコマンドなどが含まれれてい
る。ベンダコマンドには、フラッシュメモリ３の前記属
性情報を書き込むためのコマンド（属性情報書き込みコ
マンド）を含んでいる。

【００６７】図６の遷移制御図から明らかなように、パ
ワーオンリセット後、イニシャライズステートにおいて
カードアドレス設定コマンドを実行しなければアクセス
ステートに遷移しない。アクセスステートでは、デバッ
グ許可コマンドが実行されることによってデバッグステ
ートに遷移できる。インアクティブステートは、デバッ
グ許可コマンドを除いてコマンドの受け付けを拒否する
状態である。インアクティブステートは、後述する電圧
範囲異常検出動作による異常状態、属性情報異常検出動
作による異常状態を検出したときに、イニシャライズス
テートから遷移される状態である。コマンドとマイクロ
コンピュータ３への割込みとの関係については、図５に
例示されるように、リードアクセスクラスやライトアク
セスクラスのコマンドは、アクセスステートのような通
常動作特にマイクロコンピュータ３に割込みを出力する
ことになる。デバッグクラスのコマンドは、インアクテ
ィブステートであってもマイクロコンピュータ３に割込
みを出力することができる。

【００６８】尚、図６の状態遷移制御図は図３のシステ
ムに適用されるものである。図２のシステム構成に用い
られるメモリカードＬＳＩ１における状態遷移制御で
は、図６においてイニシャライズステートからアクセス
ステートへの遷移条件が電圧範囲確認コマンドの実行完
了とされる。また、図２のシステム構成に用いられるメ
モリカードＬＳＩ１は、カードＩＤ確認、カードアドレ
ス設定、ＩＤ読み出しの各コマンドをサポートする必要
はない。

【００６９】《電圧範囲異常検出》前記電圧範囲異常検
出動作について詳述する。前記ホストインタフェース回
路１１は、イニシャライズクラスにおいて、前記電圧確
認コマンドを受け付けると、メモリカードＬＳＩ１の動
作保証電圧範囲を示す情報（動作保証電圧範囲情報）
を、コマンドコード０１Ｈに付随させて、応答制御回路
２１からコマンド２Ｂの信号線に送出する。この応答動
作と共にホストインタフェース回路１１は、電圧確認コ
マンドに付随して送られてくる前記供給電圧範囲情報で
特定される電圧範囲がメモリカードＬＳＩ１の動作保証
電圧を満足するか否かを判定する。そのための構成は、
特に制限されないが、前記制御ロジック回路２６がハー
ドウェアで持っている。その構成の具体例は図８に示さ
れる。

【００７０】図８においてレジスタ２６０にはコマンド
デコーダ２４で切り出された供給電圧範囲情報が格納さ
れる。例えば、前記供給電圧範囲情報は、図７に例示さ
れるように各ビットに対して対応電圧を定義してあり、
対応ビットの論理値“１”は対応、論理値“０”は非対
応を意味する。例えば、Ｂ０〜Ｂ５までが論理値“１”
ならば、ホスト装置はＶｃｃとして２．５Ｖ〜３．０Ｖ
の電源電圧の供給を保証することを意味する。制御ロジ
ック回路２６は、メモリカードＬＳＩ１の動作保証電圧
の範囲を示す情報（動作保証電圧範囲情報）を発生する
ランダムロジック回路としての不揮発性記憶手段２６１
を有する。この動作保証電圧範囲情報のフォーマットは
前記図７の供給電圧範囲情報のデータフォーマットと同
一である。例えば、マイクロコンピュータ３とフラッシ
ュメモリ４の動作保証電圧が２．７Ｖ〜３．６Ｖ、イン
タフェース制御回路２等その他の回路の動作保証電圧が
２．０Ｖ〜３．６Ｖであるならば、メモリカードＬＳＩ
１それ自体の動作保証電圧範囲情報は２．７Ｖ〜３．６
Ｖの電圧範囲を示す情報になる。メモリカードＬＳＩ１
の動作保証電圧範囲とはメモリカードＬＳＩ１が全体と
して正常に動作するために必要な動作電圧の範囲であ
る。レジスタ２６２は前記不揮発性記憶手段２６１から
動作保証電圧範囲情報がロードされる。レジスタ２６２
にロードされた動作保証電圧範囲情報は応答制御回路２
１を介してホスト装置に与えられる。レジスタ２６０の
供給電圧範囲情報とレジスタ２６２の動作保証電圧範囲
情報とはアンドゲートＡＮＤで対応ビット毎に比較さ
れ、各アンドゲートＡＮＤの出力の論理和信号が電圧範
囲異常検出信号２６３としてオアゲートＯＲから出力さ
れる。電圧範囲異常検出信号２６３はローレベルによっ
て電圧範囲の異常を示す。即ち、供給電圧範囲と動作保
証電圧範囲との間に共通電圧が無い場合、アンドゲート
ＡＮＤの出力は全てローレベル（論理値“０”）にさ
れ、これによって、電圧範囲異常検出信号２６３はロー
レベルにされる。前記電圧範囲異常状態は、ホスト装置
から供給される電源電圧ＶｃｃがメモリカードＬＳＩ１
の動作保証電圧を満足しない状態である。

【００７１】メモリカードＬＳＩ１は、前記電圧範囲異
常状態を検出すると、外部との信号入出力を遮断する。
例えば、図９に例示されるように、制御ロジック回路２
６は、コマンド２Ｂの入力、データ２Ｃの入力、クロッ
ク２Ａの入力のための各入力バッファＢｉｎを、電圧範
囲異常検出信号２６３のローレベルによって高入力イン
ピーダンス状態に制御する。図示はしないが、前記カー
ドセレクト信号２Ｄも同じように入力が遮断されるよう
になっている。

【００７２】データ２Ｃ及びコマンド２Ｂを出力のため
の夫々の出力バッファＢｏｕｔに対する出力可能状態と
高出力インピーダンス状態とを夫々制御する出力制御信
号２５５Ｂ，２５６Ｂは、前記電圧範囲異常検出信号２
６３を受けるアンドゲート２６５Ａ，２６６Ａを介して
出力バッファＢｏｕｔに与えられる。電圧範囲異常検出
信号２６３がローレベルにされると、出力制御信号２５
５Ｂ，２５６Ｂの論理値に拘わらず、全ての出力バッフ
ァＢｏｕｔは高出力インピーダンス状態に制御される。

【００７３】この例では、電圧範囲異常が検出される
と、メモリカードＬＳＩ１に対する外部との信号入出力
が遮断される。この信号入出力遮断によって、メモリカ
ードＬＳＩ１は、外部からの信号に対して反応せず、メ
モリカードＬＳＩ１の内部回路のノードは電気的にほぼ
固定状態になり、メモリカードＬＳＩ１の動作保証電圧
に対してホスト装置１００からの外部電源Ｖｃｃが不適
合であっても、中途半端なレベルの動作電源によるメモ
リカードＬＳＩ１の誤動作を防止することができる。更
に、中途半端なレベルの動作電源を受けてメモリカード
ＬＳＩ１が動作することによる無駄な電力消費も低減す
ることができる。

【００７４】更に上記の例では、電圧範囲の異常検出に
よってメモリカードＬＳＩ１はインアクティブステート
とされ、誤ってコマンドが受け付けられる虞も未然に防
止することができる。

【００７５】また、前記電圧範囲異常検出によってイン
タフェース制御回路２はマイクロコンピュータ３に割り
込みを指示し、これによってマイクロコンピュータ３を
前記スリープモード又はスタンバイモードに移行させる
ことができる。これにより、マイクロコンピュータ３の
動作を完全に抑止でき、無駄な電力消費の低減を促進で
きる。このスリープモード又はスタンバイモードから抜
け出すには、デバッグ許可コマンドによってデバッグス
テートに移行すればよい。

【００７６】また、スリープモード又はスタンバイモー
ドによってマイクロコンピュータ３は前記リセットイネ
ーブルビットＲＳＢを反転できないから、フラッシュメ
モリ４のリセット状態も維持される。このように、メモ
リカードＬＳＩ１の前記入力遮断に応答してフラッシュ
メモリ３の動作も禁止され、その記憶情報の保護及び電
力消費量の低減の双方に寄与することができる。

【００７７】《２段階リセット》次に、メモリカードＬ
ＳＩ１のリセット動作を説明する。メモリカードＬＳＩ
１において、マイクロコンピュータ３とフラッシュメモ
リの動作保証電圧は、インタフェース制御回路２を代表
とするその他の回路に比べて高くなっている。例えば図
１０に例示されるように、インタフェース制御回路２は
動作保証下限電圧ＶＴ１と動作保証上限電圧ＶＵとの間
で動作可能である。マイクロコンピュータ３は動作保証
下限電圧ＶＴ２と動作保証上限電圧ＶＵとの間で動作可
能である。フラッシュメモリは電圧ＶＴ１とＶＴ２との
間の電圧ＶＤを動作保証の下限電圧とし、電圧ＶＤと動
作保証上限電圧ＶＵとの間で動作可能である。尚、前記
電圧範囲異常検出で説明したメモリカードＬＳＩ１の動
作保証電圧範囲は、図１０において、フラッシュメモリ
４の動作保証下限電圧ＶＤから前記上限電圧ＶＵまでの
範囲になる。電圧ＶＤはメモリカードＬＳＩ１の動作保
証下限電圧にもなっている。

【００７８】メモリカードＬＳＩ１がその様な電圧特性
を有するとき、前記リセット回路５は、インタフェース
制御回路２のリセット解除タイミングを規定する電源電
圧ＶｃｃのレベルをＶＲ１（ＶＲ１＞ＶＴ１）とし、マ
イクロコンピュータ３のリセット解除タイミングを規定
する電源電圧ＶｃｃのレベルをＶＲ２（ＶＲ２＞ＶＴ
２）とする。

【００７９】例えば、リセット回路５は、図１１に例示
されるように、シリコンのバンドギャップなどを用いる
ことによって電源電圧レベルに依存しない基準電圧とし
て前記電圧ＶＲ１，ＶＲ２を生成する基準電圧発生回路
５０を有する。オペアンプを利用したコンパレータ５１
は電源電圧Ｖｃｃと電圧ＶＲ１とを比較し、Ｖｃｃ＞Ｖ
Ｒ１の状態になるまでリセット信号ＲＥＳ１をハイレベ
ルに維持する。オペアンプを利用したコンパレータ５２
は電源電圧Ｖｃｃと電圧ＶＲ２とを比較し、Ｖｃｃ＞Ｖ
Ｒ２の状態になるまでリセット信号ＲＥＳ２をハイレベ
ルに維持する。リセット信号ＥＳ１，ＲＥＳ２はハイレ
ベルによってリセット状態を指示し、ローレベルによっ
てリセット状態の解除を指示する。

【００８０】インタフェース制御回路２はリセット状態
が指示されているとき回路内部の状態が初期状態に強制
され、回路内部の所定の信号ノードが規定の論理値に強
制され、これに並行して、インタフェース制御のための
論理動作が禁止されている。論理動作が禁止されている
状態において、外部との入出力動作は抑止される。リセ
ット動作が解除されると、初期状態から動作可能にさ
れ、前記状態遷移制御によって外部からのコマンドを受
け付けて動作可能にされる。

【００８１】マイクロコンピュータ３はリセット状態が
指示されているとき、回路内部の所定の信号ノードが規
定の論理値に強制され、これに並行して、命令実行動作
や入出力動作などは一切禁止されている。リセット状態
の解除が指示されると、プログラムカウンタの０番地か
ら命令をフェッチして、命令実行によるイニシャライズ
処理を開始する。

【００８２】前記インタフェース制御回路２は、図１に
例示されるように、前記ホストインタフェース回路１１
にレディー・ビジー・フラグ２６９を有する。このレデ
ィー・ビジー・フラグ２６９は前記インタフェース制御
回路２に対するリセット状態の指示に応答してビジー状
態にされる。このレディー・ビジー・フラグ２６９をレ
ディー状態に反転する処理はマイクロコンピュータ３が
リセット状態解除後のイニシャライズ処理等で行う。従
って、マイクロコンピュータ３のリセット状態が解除さ
れない限り、前記レディー・ビジー・フラグはレディー
状態にされない。ホスト装置１００は、そのレディー・
ビジー・フラグ２６９をコマンド２Ｂの信号線を介して
読出すことができ、これによって、マイクロコンピュー
タ３のリセット解除が行なわれたか否かを検出すること
ができる。尚、ホスト装置１００によるレディー・ビジ
ー・フラグ２６９の読出しは特定のコマンドをインタフ
ェース制御回路２に実行させて行われる。

【００８３】図１２には図１のメモリカードＬＳＩ１を
リセット制御の観点から描き直したものである。電源電
圧Ｖｃｃが投入されるると、リセット信号ＲＥＳ１、Ｒ
ＥＳ２がハイレベルになってインタフェース制御回路２
及びマイクロコンピュータ３にリセット状態が指示され
る。これによってインタフェース制御回路２及びマイク
ロコンピュータ３は動作禁止状態で内部回路ノードが規
定値に初期化される。この初期化動作において、インタ
フェース制御回路２の内部に配置されている前記リセッ
トイネーブルビットＲＳＢはハイレベルに初期化され、
フラッシュメモリ４は当該ビットＲＳＢの論理値を有す
るリセット信号ＲＥＳ３によってリセット状態が指示さ
れ、メモリ動作が禁止された状態で内部回路のノードが
規定の論理値に初期化される。

【００８４】ここで、マイクロコンピュータ３がリセッ
ト状態にされているとき、その論理動作は禁止されてい
るから、マクロコンピュータ３がリセットイネーブルビ
ットＲＳＢを積極的に書換えることはない。しかしなが
ら、電源が安定していない段階では、ノイズによってリ
セットイネーブルビットＲＳＢが不所望に書換えられる
虞がある。特にファイルメモリとして利用される性質
上、不所望なデータの書換えや破壊を極力回避しなけれ
ばならない。そこで、インタフェース制御回路２にリセ
ット信号ＲＥＳ２を供給し、マイクロコンピュータ３か
らのリセットイネーブルビットＲＳＢの書換え指示と共
に、リセット信号ＲＥＳ２がリセット状態解除の指示レ
ベルにされることを、リセットイネーブルビットＲＳＢ
の書換え条件にする。例えば、図１２に例示されるよう
に、マイクロコンピュータ３からのリセットイネーブル
ビットＲＥＢの書換え信号３００と、リセット信号ＲＥ
Ｓ２とを図示を省略するオアゲートに供給し、これによ
る論理和信号をリセットイネーブルビットＲＳＢとして
書換えるようにする。リセットイネーブルビットＲＳＢ
をリセット解除の指示レベルにするためには２本の信号
３００、ＲＥＳ２のレベルが規定のローレベルにされな
ければならないから、フラッシュメモリ４に対する不所
望なリセット解除の発生を確率的に低くでき、これによ
って、フラッシュメモリ４の記憶情報に対する保護を強
化できる。

【００８５】電源電圧Ｖｃｃが少なくとも電圧ＶＲ１を
越えれば、インタフェース制御回路２はリセット状態が
解除され、動作可能にされる。最終的に電源電圧Ｖｃｃ
がＶＲ２を越えなくても、インタフェース制御回路２が
動作可能にされることは変わりない。少なくともインタ
フェース制御回路２が動作可能にされれば、インタフェ
ース制御回路２はホスト装置１００から供給される前記
電圧範囲確認コマンドを処理して、メモリカードＬＳＩ
１の動作保証電圧範囲情報をホスト装置１００に送り返
して、そのコマンドに応答することができる。最終的に
電源電圧ＶｃｃがＶＲ２を越えなくても、ホスト装置１
００に対して無応答の状態を回避できる。更に、インタ
フェース制御回路２は、電圧範囲確認コマンドに付随す
る供給電圧範囲情報を用いて、前記電圧範囲異常を検出
する。前記電圧範囲異常が有れば、前記電圧範囲異常検
出信号２６３のローレベルによって、メモリカードＬＳ
Ｉ１は外部との信号入出力が遮断される。

【００８６】ここで、前記メモリカードＬＳＩ１のパワ
ーオンリセット動作中におけるホスト装置１００の初期
化処理について説明する。図１５にはホスト装置による
初期化処理の一例が示される。初期化処理は、図２、図
３に示されるように、装着スロット１０１にメモリカー
ドＬＳＩ１が装着されたことをホスト装置１００が検出
することによって開始される。先ず、ホスト装置１００
は、メモリカードＬＳＩ１を制御する図示を省略するイ
ンタフェース回路を初期化して、新たに装着されたメモ
リカードＬＳＩ１を含め、ホスト装置１００に接続され
ている全てのメモリカードＬＳＤＩ１に対して初期化可
能にする（Ｓ１）。続いて、ホスト装置１００は、各メ
モリカードＬＳＩ１に共通の電源電圧Ｖｃｃを投入す
る。同時に、前記電圧範囲確認コマンドを各メモリカー
ドＬＳＤＩ１に向けて発行する。各メモリカードＬＳＩ
１は、自分自身の動作保証電圧範囲情報をホスト装置１
００に向けて出力する。ホスト装置１００は動作保証電
圧範囲情報が入力されるのを待つ（Ｓ２）。ホスト装置
１００は、入力された動作保証電圧範囲情報に基づい
て、各メモリカードＬＳＩ１の動作保証電圧範囲を認識
する（Ｓ３）。そして、図３のようなシステムの場合に
は前記カードＩＤ確認コマンド、カードアドレス設定コ
マンドを発行して、各メモリカードＬＳＩ１に対するカ
ードアドレスの設定処理を行う（Ｓ４）。図２のシステ
ムではカードセレクト信号を用いるのでカードアドレス
設定処理は行なわれない。

【００８７】ホストシステムによる前記動作電圧確認処
理（Ｓ３）を更に詳述する。例えば、図２や図３に例示
されるように、複数個のメモリカードＬＳＩ１はデータ
２Ｃやコマンド２Ｂ等を伝達するための共通信号線を介
してホスト装置１００に接続されている。このシステム
のパワーオンリセットにおいて、夫々のメモリカードＬ
ＳＩ１は電圧範囲確認コマンドに応答して、夫々固有の
動作保証電圧範囲の情報を前記共通信号線に並列出力す
る。各メモリカードＬＳＩ１が並列的にデータの出力動
作を行うとき、各メモリカードＬＳＩ１の出力バッファ
はオープンドレインにされて動作される。並列出力され
た情報は前記共通信号線上で論理積が採られてホスト装
置１００に入力される。即ち、図７及び図８の説明から
明らかなように、動作保証電圧範囲情報の各ビットは論
理値“１”によってそのビットが示す電圧が動作補償範
囲の電圧の一つであることを意味している。したがっ
て、共通信号線を介して得られる動作保証電圧範囲情報
の所定ビットが論理値“１”であれば、夫々のメモリカ
ードＬＳＩ１が出力する動作保証電圧範囲情報の対応ビ
ットの論理値がどれも論理値“１”であることを意味す
る。この状態は対応ビットに対する論理積の結果と等価
である。したがって、仮に全てのメモリカードＬＳＩ１
が動作していれば、ホスト装置１００は、各メモリカー
ドＬＳＩ１の動作保証電圧を満足する共通の電圧範囲を
認識できる。よって、ホスト装置１００は、今回接続さ
れた複数個のメモリカードＬＳＩ１の少なくとも一つを
正常に動作させるために必要な電源電圧の範囲を最初に
確定でき、或いは、複数個のメモリカードＬＳＩ１の内
の少なくとも一つを正常に動作させるために必要な電源
電圧を供給できるかを最初に確定できる。

【００８８】そのためには、装着されている全てのメモ
リカードＬＳＩ１が動作保証電圧範囲の情報をホスト装
置１００に返せることが必要である。メモリカードＬＳ
Ｉ１はこの点が考慮されており、ホスト装置１００の電
源供給能力とに関係で最終的に必要な動作電源が得られ
なくても、相対的に低い動作電源で動作可能なインタフ
ェース制御回路２をマイクロコンピュータ３等に先駆け
てリセット状態を解除し、動作保証電圧範囲の情報をホ
スト装置１００に返すことができるようにされている。

【００８９】ホスト装置１００の電源供給能力の点で最
終的に必要な動作電源を得ることができないメモリカー
ドＬＳＩ１があっても、そのＬＳＩ１は外部に対する信
号入出力を遮断して動作停止するから、ホスト装置１０
０は、最初に認識した動作電圧範囲を満足できれば何ら
影響はない。仮に、従来のようにＬＳＩ全体として必要
な動作電圧になることを条件にＬＳＩ全体のリセット状
態を解除する構成では、電源供給能力の点で最終的に必
要な動作電源を得ることができない場合に、そのＬＳＩ
はリセット状態を継続しなければならず、動作保証電圧
範囲の情報などをホスト装置に返すことができず、無応
答状態を維持することになる。無応答のままリセット状
態を維持する回路は、状態が不安定になり易く、無駄に
電力も消費する。

【００９０】これより明らかなように、前記2段階リセ
ット可能なメモリカードＬＳＩ１は、ホスト装置への無
応答を極力排除して、システム動作の安定に寄与するこ
とができる。また、システム上、ホスト装置１００の供
給電源の規格の最低電圧以上の所定電圧をインタフェー
ス制御回路２のリセット解除電圧ＶＲ１にすれば、動作
保証下限電圧がそれよりも多少高いマイクロコンピュー
タ３やフラッシュメモリ４を採用しても、システム上、
何ら支障ないようにすることができる。

【００９１】図１３にはフラッシュメモリ４に対するリ
セット制御手法の異なる別のメモリカードＬＳＩ１Ａの
例が示されている。即ち、マイクロコンピュータ３は、
自分自身のリセット状態に応答してリセット信号ＲＥＳ
２で前記フラッシュメモリ４にリセット状態を指示し、
自分自身のリセット状態解除に応答してリセット信号Ｒ
ＥＳ３をローレベルに反転して前記フラッシュメモリ４
のリセット状態を解除する。これによれば、フラッシュ
メモリ４のリセット状態は、リセット状態が解除されて
動作可能にされたマイクロコンピュータ３によって行な
われるので、誤ってフラッシュメモリ４のリセット状態
が解除される虞は比較的低い。インタフェース制御回路
２はリセット信号ＲＥＳ２を受けてフラッシュメモリ4
のリセット制御を行わなくて済み、マイクロコンピュー
タ３がリセット信号ＲＥＳ３を出力するポートを余計に
持っていれば、簡単な構成でフラッシュメモリのリセッ
ト制御を行うことができる。但し、インタフェース制御
回路２を介さずにフラッシュメモリ４のリセット解除が
行なわれるので、図１２に比べ、フラッシュメモリに対
する不所望なリセット解除の抑止機能が僅かに劣ること
になる。

【００９２】図１４にはフラッシュメモリ４に対するリ
セット制御手法の更に別のメモリカードＬＳＩ１Ｂの例
が示されている。即ち、前記リセット信号ＲＥＳ２を用
いてフラッシュメモリ４のリセット制御も行う。これに
よれば、マイクロコンピュータ３と一緒にフラッシュメ
モリ４も自動的にリセット状態を解除することができ、
リセット制御論理が最も簡単になるが、その反面、フラ
ッシュメモリ４が誤ってリセット解除される確率はマイ
クロコンピュータがが誤ってリセット解除される確率と
同じになり、フラッシュメモリ４が保有する記憶情報の
不所望な破壊に対する耐性は、図１２、図１３に比べて
低くならざるを得ない。

【００９３】《属性情報異常検出》メモリカードＬＳＩ
１はフラッシュメモリ４にファイルメモリとしての属性
情報を保有する。属性情報は、メモリカードＬＳＩ１に
固有のコードであるＩＤ情報であり、或いは半導体集積
回路の特性情報であるところの前記フラッシュメモリの
記憶容量やアクセス速度等の情報である。前記ＩＤ情報
はホスト装置１００による前記カードアドレス設定など
の処理に用いられる。前記特性情報はホスト装置１００
によるメモリカードアクセスの制御形態を決定するのに
用いられる。これより明らかなように、メモリカードＬ
ＳＩ１のＩＤ情報や特性情報が破壊され、或いは存在し
ない場合、当該メモリカードＬＳＩ１はホスト装置によ
る正規の制御を受け難くなる。

【００９４】そこで、メモリカードＬＳＩ１のマイクロ
コンピュータ３は、リセット状態解除の後のイニシャラ
イズ処理において、ＩＤ情報と特性情報の異常検出を行
う。イニシャライズ処理のプログラムは、特に制限され
ないが、前記ＲＯＭ３４に０番地より格納されている。

【００９５】図１６にはマイクロコンピュータ３による
イニシャライズ処理手順の一例が示される。イニシャラ
イズ処理ルーチンが開始されると、先ず、マイクロコン
ピュータ３及びインタフェース制御回路２のレジスタ等
に初期設定が行なわれる（Ｓ１０）。次に、内蔵ＳＲＡ
Ｍ３５、ワークＲＡＭ８、バッファＲＡＭ７などのメモ
リテスト等が行われ（Ｓ１１）、更に、フラッシュメモ
リ４に対してリセット状態が解除される（Ｓ１２）。次
いで、フラッシュメモリ４のリードアクセスを指示し
て、内蔵ＳＲＡＭ３５にファイルメモリのための管理テ
ーブルを展開する（Ｓ１３）。管理テーブルには、不良
セクタの参照テーブルなどが含まれている。更に、フラ
ッシュメモリから前記ＩＤ情報及び特性情報を検索させ
る（Ｓ１４）。検索によって前記ＩＤ情報及び特性情報
を得ることができない（当該データ不存在）場合、検索
して読み出した前記ＩＤ情報、特性情報にＥＣＣエラー
がある場合、何れの場合であってもステップＳ１５にお
いて前記ＩＤ情報や特性情報等の属性情報に異常がある
と判定する。異常がある場合には属性情報異常フラグを
セットする（Ｓ１６）。異常が無い場合には、そのカー
ドＩＤ情報やカード特性情報をインタフェース制御回路
２の一時記憶メモリ２７に格納させる。その後、属性情
報異常フラグを検査し、セット状態であれば（Ｓ１
８）、メモリカードＬＳＩ１はインアクティブモードで
あると判断してスリープモードへ移行する処理を実行す
る（Ｓ１９）。属性情報異常フラグがリセット状態であ
れば、マイクロコンピュータ３はビジー状態を解除して
（Ｓ２０）、インタフェース制御回路２からの割り込み
などを受け付け可能とし、カードアクセスの要求に応答
できる状態にされる。前記ビジー状態の解除は前記レデ
ィー・ビジー・フラグ２６９をレディー状態にすること
である。

【００９６】前記ステップＳ１６でセット対象とされる
属性情報異常フラグは、図４において３０１で図示され
ており、インタフェース制御回路２の前記制御ロジック
回路２６に与えられる。制御ロジック回路２６は、属性
情報異常フラグ３０１のセット状態を検出することによ
り、属性情報異常と判断して、内部ステートをインアク
ティブステートに遷移させる。これにより、インタフェ
ース制御回路２は、デバッグクラスのコマンドだけを受
け付けることができるインアクティブモードにされる。
インアクティブモードにおいて、インタフェース制御回
路２は、デバッグクラスのコマンド入力を除いて外部か
らのコマンド入力を無効にする。したがって、他のメモ
リカードＬＳＩと一緒に接続された当該インアクティブ
モードのメモリカードＬＳＩ１にデバッグクラス以外の
コマンドが供給されても、そのインタフェース制御回路
２はマイクロコンピュータ３に割り込みを指示せず、無
用な動作が抑止される。したがて、ホスト装置１００に
よる制御などに供される属性情報の異常によって制御不
能状態に陥るメモリカードＬＳＩ１の無駄な電力消費を
低減することができる。

【００９７】インアクティブモードでは、図６に示され
るように、デバッグ許可コマンドの入力によってデバッ
グステートに遷移でき、ここでベンダユニークコマンド
を受け付けることができる。ベンダユニークコマンドの
中には、前記属性情報の書き込みコマンド等が含まれて
いる。よって、属性情報の初期的な書き込み動作が保証
されている。

【００９８】前記インアクティブモードにおける電力消
費を更に低減するために、前記インタフェース制御回路
２には、前記インアクティブモードに応答してマイクロ
コンピュータ３にスタンバイ状態を指示する。そして、
前記デバッグ許可コマンドの入力に応答してマイクロコ
ンピュータ３のスタンバイ状態を解除させるようになっ
ている。スタンバイ状態においてクロック発振回路６か
らのクロック信号ＣＬＫ２の供給を停止させるときは、
スタンバイ状態解除のための割り込み発生に応答してク
ロック信号ＣＬＫ２の供給を再開させればよい。

【００９９】前記属性情報異常の場合の処置はＬＳＩ１
をインアクティブモードに遷移させるこに限定されな
い。例えば、制御ロジック回路２６が属性情報の異常を
検出したとき、特定入力例えばカードセレクト信号に入
力を除いて外部との信号入出力を遮断するようにしても
よい。入出力遮断手法は図９で説明したバッファ回路に
対する高インピーダンス制御で対処できる。この構成
は、メモリカードＬＳＩ１の選択にカードセレクト信号
２Ｄを用いない図３のシステムの場合に利用できる。こ
のとき、カードセレクト信号２Ｄの入力は、フラッシュ
メモリ４に属性情報を初期的に書き込み可能にする書き
込み動作モードの設定信号として利用されることにな
る。この例の場合も、属性情報の異常によって制御不能
状態に陥るメモリカードＬＳＩの無駄な電力消費を低減
するのに役立ち、しかも、属性情報の初期的な書き込み
動作を保証できる。更に、外部との信号入出力遮断状態
においてマイクロコンピュータをスタンバイ状態にし、
更にはクロック信号ＣＬＫ２の供給を停止させ、電力消
費を更に低減する手段については前記同様に適用可能で
ある。

【０１００】《メモリ》ここで、参考として、前記フラ
ッシュメモリ４の一例を説明する。先ず図１７を参照し
てフラッシュメモリの情報記憶原理について説明する。

【０１０１】図１７の（Ａ）に例示的に示されたメモリ
セルは、２層ゲート構造の絶縁ゲート型電界効果トラン
ジスタにより構成されている。同図において、４３１は
Ｐ型シリコン基板、４３２は上記シリコン基板４３１に
形成されたＰ型半導体領域、４３３，４３４はＮ型半導
体領域である。４３５はトンネル絶縁膜としての薄い酸
化膜４３６（例えば厚さ１０ｎｍ）を介して上記Ｐ型シ
リコン基板４３１上に形成されたフローティングゲー
ト、４３７は酸化膜４３８を介して上記フローティング
ゲート４３５上に形成されたコントロールゲートであ
る。ソースは４３４によって構成され、ドレインは４３
３，４３２によって構成される。このメモリセルに記憶
される情報は、実質的にしきい値電圧の変化としてトラ
ンジスタに保持される。以下、特に述べないかぎり、メ
モリセルにおいて、情報を記憶するトランジスタ（以下
メモリセルトランジスタとも記す）がＮチャンネル型の
場合について述べる。

【０１０２】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート４３７及びドレインに高圧を印加
して、アバランシェ注入によりドレイン側からフローテ
ィングゲート４３５に電子を注入することで実現され
る。この書込み動作により記憶トランジスタは、図１７
の（Ｂ）に示されるように、そのコントロールゲート４
３７からみたしきい値電圧が、書込み動作を行わなかっ
た消去状態の記憶トランジスタに比べて高くなる。

【０１０３】一方消去動作は、例えばソースに高電圧を
印加して、トンネル現象によりフローティングゲート４
３５からソース側に電子を引き抜くことによって実現さ
れる。図１７の（Ｂ）に示されるように消去動作により
記憶トランジスタはそのコントロールゲート４３７から
みたしきい値電圧が低くされる。図１７の（Ｂ）では、
書込み並びに消去状態の何れにおいてもメモリセルトラ
ンジスタのしきい値は正の電圧レベルにされる。すなわ
ちワード線からコントロールゲート４３７に与えられる
ワード線選択レベルに対して、書込み状態のしきい値電
圧は高くされ、消去状態のしきい値電圧は低くされる。
双方のしきい値電圧とワード線選択レベルとがそのよう
な関係を持つことによって、選択トランジスタを採用す
ることなく１個のトランジスタでメモリセルを構成する
ことができる。記憶情報を電気的に消去する場合におい
ては、フローティングゲート４３５に蓄積された電子を
ソース電極に引く抜くことにより、記憶情報の消去が行
われるため、比較的長い時間、消去動作を続けると、書
込み動作の際にフローティングゲート４３５に注入した
電子の量よりも多くの電子が引く抜かれることになる。
そのため、電気的消去を比較的長い時間続けるような過
消去を行うと、メモリセルトランジスタのしきい値電圧
は例えば負のレベルになって、ワード線の非選択レベル
においても選択されるような不都合を生ずる。尚、書込
みも消去と同様トンネル電流を利用して行うこともでき
る。

【０１０４】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
４３５に対して不所望なキャリアの注入が行われないよ
うに、ドレイン及びコントロールゲート７に印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレインに印加されるとともに、コントロール
ゲート４３７に５Ｖ程度の低電圧が印加される。これら
の印加電圧によってメモリセルトランジスタを流れるチ
ャンネル電流の大小を検出することにより、メモリセル
に記憶されている情報の論理値“０”、“１”を判定す
ることができる。

【０１０５】図１８は前記メモリセルトランジスタを用
いたメモリセルアレイの構成原理を示す。同図には代表
的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示さ
れる。Ｘ，Ｙ方向にマトリクス配置されたメモリセルに
おいて、同じ行に配置されたメモリセルトランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１（ＤＬ２）に接続されている。上記記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソー
ス線ＳＬ１（ＳＬ２）に結合される。

【０１０６】図１９の（Ａ）、（Ｂ）、（Ｃ）にはメモ
リセルに対する消去動作及び書込み動作のための電圧条
件の一例が示される。同図においてメモリ素子はメモリ
セルトランジスタを意味し、ゲートはメモリセルトラン
ジスタの選択ゲートとしてのコントロールゲートを意味
する。同図において負電圧方式の消去はコントロールゲ
ートに例えば−１０Ｖのような負電圧を印加することに
よって消去に必要な高電界を形成する。同図に例示され
る電圧条件から明らかなように、正電圧方式の消去にあ
っては少なくともソースが共通接続されたメモリセルに
対して一括消去を行うことができる。したがって図１８
の構成においてソース線ＳＬ１，ＳＬ２が接続されてい
れば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能に
される。ソース線分割方式には図１８に代表的に示され
るようなデータ線を単位とする場合（共通ソース線をデ
ータ線方向に延在させる）の他にワード線を単位とする
場合（共通ソース線をワード線方向に延在させる）があ
る。一方、負電圧方式の消去にあっては、コントロール
ゲートが共通接続されたメモリセルに対して一括消去を
行うことができる。

【０１０７】図２０には前記フラッシュメモリ４の一例
が示される。図２０において４０３で示されるものはメ
モリアレイであり、メモリマット、センスラッチ回路を
有する。メモリマットは電気的に消去及び書き込み可能
な不揮発性のメモリセルトランジスタを多数有する。メ
モリセルトランジスタは、例えば、図１７で説明したよ
うに、半導体基板若しくはメモリウェルに形成されたソ
ース及びドレインと、チャンネル領域にトンネル酸化膜
を介して形成されたフローティングゲート、そしてフロ
ーティングゲートに層間絶縁膜を介して重ねられたコン
トロールゲートを有して構成される。コントロールゲー
トはワード線４０６に、ドレインはビット線４０５に、
ソースは図示を省略するソース線に接続される。

【０１０８】外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、ア
ドレス入力端子、データ入力端子、データ出力端子、コ
マンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレ
クサ４０７を介してXアドレスバッファ４０８に供給さ
れる。Ｘアドレスデコーダ４０９はＸアドレスバッファ
４０８から出力される内部相補アドレス信号をデコード
してワード線を駆動する。

【０１０９】特に図示はしないが、前記メモリアレイ４
０３に含まれるメモリマットはセンスラッチ回路のアレ
イの左右に構成される。即ち、センスラッチ回路の双方
の入出力ノードには夫々、プリチャージ回路及びビット
線などが配置されている。ビット線４０５はＹアドレス
デコーダ４１１から出力される選択信号に基づいてＹゲ
ートアレイ回路４１３で選択される。外部入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹア
ドレスカウンタ４１２にプリセットされ、プリセット値
を起点に順次インクリメントされたアドレス信号が前記
Ｙアドレスデコーダ４１１に与えられる。

【０１１０】Ｙゲートアレイ回路４１３で選択されたビ
ット線は、データ出力動作時には出力バッファ４１５の
入力端子に導通され、データ入力動作時にはデータ制御
回路４１６を介して入力バッファ４１７の出力端子に導
通される。出力バッファ４１５、入力バッファ４１７と
前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マル
チプレクサ４０７で制御される。入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ４０
７及び入力バッファ４１７を介してモード制御回路４１
８に与えられる。前記データ制御回路４１６は、入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、
モード制御回路４１８の制御に従った論理値のデータを
メモリアレイ４０３に供給可能にする。

【０１１１】制御信号バッファ回路４１９には、アクセ
ス制御信号としてチップイネーブル信号ＣＥｂ、出力イ
ネーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、
シリアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及び
コマンドイネーブル信号ＣＤＥｂが供給される。

【０１１２】モード制御回路４１８は、それら信号の状
態に応じて外部との信号インタフェース機能などを制御
し、また、コマンドコードに従って内部動作を制御す
る。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対するコマンド又
はデータ入力の場合、前記信号ＣＤＥｂがアサートさ
れ、コマンドであれば更に信号ＷＥｂがアサート、デー
タであればＷＥｂがネゲートされる。アドレス入力であ
れば、前記信号ＣＤＥｂがネゲートされ、信号ＷＥｂが
アサートされる。これにより、モード制御回路４１８
は、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレ
クス入力されるコマンド、データ及びアドレスを区別で
きる。モード制御回路４１８は、消去や書込み動作中に
レディー・ビジー信号Ｒ／Ｂｂをアサートしてその状態
を外部に知らせることができる。

【０１１３】内部電源回路４２０は、書込み、消去ベリ
ファイ、読み出しなどのための各種動作電源４２１を生
成して、前記Ｘアドレスデコーダ４０９やメモリセルア
レイ４０３などに供給する。

【０１１４】前記モード制御回路４１８は、コマンドに
従ってフラッシュメモリ４を全体的に制御する。フラッ
シュメモリ４の動作は、基本的にコマンドによって決定
される。

【０１１５】フラッシュメモリに割り当てられているコ
マンドは、例えば、読み出し、消去、書込み、などの各
コマンドとされる。読み出しコマンドは第1コマンドに
よって構成され、それ以外のコマンドは第1及び第2コマ
ンドから構成される。

【０１１６】フラッシュメモリ４はその内部状態を示す
ためにステータスレジスタ４２３を有し、その内容は、
信号ＯＥｂがアサートされることによって入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。

【０１１７】前記書込みコマンドによって書込み動作が
指示されると、前記センスラッチ回路はＹゲートアレイ
回路４１３を介して供給される書込みデータをラッチす
ることができる。この例に従えば、フラッシュメモリ４
は、8ビットの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を有する
から、1回の書込みデータ入力によって８個のセンスラ
ッチ回路に書込みデータをセットすることができる。こ
こでの説明では、書込みの単位をワード線単位とするの
で、１本分のワード線に選択端子が結合する全てのメモ
リセルのビット線に関するセンスラッチ回路に書込みデ
ータをセットした後、書込み電圧が印加されて書込み動
作が行なわれることになる。例えば、書込み動作では、
予め全てのビット線が所定レベルにプリチャージされて
おり、書込み選択されたメモリセルのビット線はグラン
ド電位にディスチャージされ、書込み非選択とされたメ
モリセルのビット線はプリチャージレベルを維持し、書
込み選択されたワード線に書き込み高電圧が印加される
と、書込み選択されたメモリセルのコントロールゲート
とドレインとの間に高電圧が印加され、これによって、
書き込み選択されたメモリセルの閾値電圧が高くされ、
書込み状態にされる。書込み動作の前にメモリセルは閾
値電圧が低くされた消去状態にされている。尚、書込
み、消去の閾値電圧状態を上記とは逆に定義してもよ
い。

【０１１８】尚、図２０のリセット信号ＲＥＳｂは図１
のリセット信号ＲＥＳ３に相当する信号である。図２０
においてマルチプレクサ４０７及び制御信号バッファ回
路４１９の入出力信号は図１のＦＣＬ１３とやり取りさ
れる。

【０１１９】次に、前記内蔵ＳＲＡＭ３５、ワークＲＡ
Ｍ８、バッファＲＡＭ７を構成するスタティックメモリ
セルの一例を参考に説明する。図２１には代表的に１個
のスタティックメモリセル７０が示される。このスタテ
ィックメモリセル７０は、ｎチャンネル型ＭＯＳトラン
ジスタ７１とｐチャンネル型ＭＯＳトランジスタ７２と
から成るＣＭＯＳインバータを一対有し、相互に一方Ｃ
ＭＯＳインバータのの入力端子を他方のＣＭＯＳインバ
ータの出力端子に交差的に結合してスタティックラッチ
を構成する。前記スタティックラッチの一対の記憶ノー
ドはｎチャネル型選択ＭＯＳトランジスタ７５，７６を
介して相補ビット線７８ｔ，７８ｂに結合される。選択
ＭＯＳトランジスタ７５，７６のゲートはワード線７７
に結合されている。

【０１２０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１２１】例えば、前記コマンドやデータはシリアル
信号に限定されず、パラレル信号であってもよい。

【０１２２】クラスタサイズは４セクタに限定されな
い。フラッシュメモリのメモリマット構成、管理テーブ
ルを展開する内蔵ＳＲＡＭの記憶容量などによって、適
宜決定することができる。

【０１２３】電源投入時にインタフェース制御回路が応
答すべき外部からの指示は電圧範囲確認の指示に限定さ
れない。内部回路のその他の状態、回路特性を応答させ
る指示であってもよい。

【０１２４】マイクロコンピュータは命令をフェッチし
て実行する機能を備えた論記回路ユニットを意味してお
り、必ずしも、マイクロコンピュータ単体で対応するＬ
ＳＩの検証済み設計データを流用して構成されるもに限
定されない。新たにカスタム設計された回路であっても
よい。

【０１２５】リセット信号はその極性が上記とは逆であ
ってもよい。ローレベルでリセット状態を指示し、ハイ
レベルによってリセット状態の解除を指示する。

【０１２６】電圧範囲異常検出動作はマイクロコンピュ
ータがビット単位の比較動作を行って検出しても良い。
但し、この場合には、マイクロコンピュータのリセット
状態が解除されて始めてその動作が可能にされる。

【０１２７】半導体集積回路はメモリカードへの適用に
限定されない。ＭＯＤＥＭ（モデム）やＴＡ（ターミナ
ルアダプタ）等の通信用インタフェースカード、ＬＡＮ
（ローカルエリアネットワーク）等のネットワークカー
ド、ヴィデオキャプチャー、音声認識などのインタフェ
ースカードなどに広く適用することができる。

【０１２８】また、前記メモリカードＬＳＩは１チップ
として説明した。１チップにすることにより、マルチチ
ップ構成に比べて動作の高速化と低消費電力を期待でき
る。

【０１２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１３０】外部インタフェース機能を有する第１の回
路と、この第１の回路よりも動作保証下限電圧が高い第
２の回路とを有し、第１及び第２の回路のリセットを制
御する第３の回路は、外部電源の投入に応答して前記第
１及び第２の回路にリセット状態を指示し、電源電圧が
低い段階で最初に前記第１の回路のリセット状態を解除
する。この２段階リセットにより、第２の回路がリセッ
ト解除される否かに拘わらず、第１の回路は、外部から
の指示に応答する処理を行うことができ、最終的に半導
体集積回路全体として必要な動作保証電圧を得ることが
できなくても、外部に対する無応答状態を回避できる。

【０１３１】自分自身に供給される電源電圧の範囲を示
す情報（供給電圧範囲情報）を外部から入力し、その情
報で特定される電圧範囲が動作保証電圧を満足するか否
かを判定し、動作保証電圧を満足しないとき外部との信
号入出力を遮断する。この電圧範囲異常検出により、半
導体集積回路は外部からの信号に対して反応せず、回路
の内部ノードは電気的にほぼ固定状態になり、半導体集
積回路の動作保証電圧に対して外部電源が不適合であっ
ても、中途半端なレベルの動作電源による半導体集積回
路の誤動作を防止することができ無駄な電力消費も低減
することができる。

【０１３２】２段階リセットや電圧範囲異常検出のため
の構成により、ホスト装置に着脱可能であってインタフ
ェース部分もしくはコネクタ部分を介して当該ホスト装
置から動作電源が供給されるような半導体集積回路を用
いたメモリカードにおいて、ホスト装置がカバーする動
作電圧範囲に対して動作保証電圧範囲が適合するかを検
出でき、中途半端なレベルの動作電源による誤動作防止
と、無駄な電力消費の低減とを実現できる。

【０１３３】属性情報の異常に応答して特定コマンド以
外のコマンドを受け付け不可能とするインアクティブモ
ードを設定し、また、特定入力以外の外部信号入出力を
遮断する。この属性情報異常検出の構成により、ホスト
装置の制御などに供される属性情報の異常によってホス
ト装置からの制御が不能な状態に陥っても半導体集積回
路が無駄な電力を消費しないようにすることができる。

【０１３４】属性情報異常検出のための構成により、ホ
スト装置に着脱可能であってインタフェース部分もしく
はコネクタ部分を介して当該ホスト装置から制御を受け
る半導体集積回路を用いたメモリカードにおいて、ホス
ト装置の制御などに供される属性情報の異常を検出で
き、その異常によってホスト装置からの制御が不能な状
態に陥っても、無駄な電力消費の低減と誤動作防止とを
実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一例であるメモ
リカードＬＳＩのブロック図である。

【図２】メモリカードＬＳＩ毎に固有の前記カードセレ
クト信号を利用したデータ処理システムの一例を示すブ
ロック図である。

【図３】コマンドに付随して送られてくるカードアドレ
スを利用するデータ処理システムの一例を示すブロック
図である。

【図４】ホストインタフェース回路の一例を示すブロッ
ク図である。

【図５】メモリカードＬＳＩが受け付け可能なコマンド
の一例を示す説明図である。

【図６】ステートマシンによる状態遷移制御の一例を示
す説明図である。

【図７】供給電圧範囲情報の意義を示す説明図である。

【図８】電圧確認コマンドに付随して送られてくる供給
電圧範囲情報で特定される電圧範囲がメモリカードＬＳ
Ｉの動作保証電圧を満足するか否かを判定する回路構成
の一例を示すブロック図である。

【図９】電圧範囲異常状態に応答して外部との入出力を
遮断するバッファ回路の一例を示す論理回路図である。

【図１０】マイクロコンピュータとフラッシュメモリの
動作保証電圧とリセット解除電圧との関係の一例を示す
説明図である。

【図１１】リセット回路の一例を示す論理回路図であ
る。

【図１２】図１のメモリカードＬＳＩをリセット制御の
観点を中心に示したブロック図である。

【図１３】フラッシュメモリに対するリセット制御手法
が図１２とは異なる別のメモリカードＬＳＩの例を示し
たブロック図である。

【図１４】フラッシュメモリに対するリセット制御手法
が図１２とは異なる更に別のメモリカードＬＳＩの例を
示したブロック図である。

【図１５】メモリカードＬＳＩのパワーオンリセット動
作中におけるホスト装置の初期化処理の一例を示したフ
ローチャートである。

【図１６】マイクロコンピュータによるイニシャライズ
処理の一例を示したフローチャートである。

【図１７】フラッシュメモリの情報記憶原理を示した説
明図である。

【図１８】フラッシュメモリセルトランジスタを用いた
メモリセルアレイの構成原理を示す回路図である。

【図１９】フラッシュメモリセルに対する消去動作及び
書込み動作のための電圧条件の一例を示す説明図であ
る。

【図２０】フラッシュメモリの一例を示すブロック図で
ある。

【図２１】スタティックメモリセルの一例を示す回路図
である。

【符号の説明】

１ メモリカードＬＳＩ Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 ２ インタフェース制御回路 ２Ａ クロック信号 ２Ｂ コマンド ２Ｃ データ ２Ｄ カードセレクト信号 ３ マイクロコンピュータ ４ フラッシュメモリ ５ リセット回路 ＶＴ１ インタフェース制御回路の動作保証下限電圧 ＶＲ１ インタフェース制御回路のリセット解除電圧 ＶＴ２ マクロコンピュータの動作保証下限電圧 ＶＲ２ マクロコンピュータのリセット解除電圧 ＶＤ メモリカードＬＳＩの動作保証下限電圧 ＶＵ メモリカードＬＳＩの動作保証上限電圧 ６ クロック発振回路 ７ バッファＲＡＭ １１ ホストインタフェース回路 Ｂｏｕｔ 出力バッファ Ｂｉｎ 入力バッファ ２０ コマンド入力レジスタ ２１ 応答制御回路 ２２ データ入力レジスタ ２３ データ出力レジスタ ２４ コマンドデコーダ ２６ 制御ロジック回路 ３０ ＣＰＵ ３２ 割り込みコントローラ ＮＭＩ 割り込み信号 ＣＬＫ１，ＣＬＫ２ クロック信号 ＲＥＳ１，ＲＥＳ２，ＲＥＳ３ リセット信号 ＲＳＢ リセットイネーブルビット ５０ 基準電圧発声回路 １００ ホスト装置 ２６０ 供給電圧範囲情報格納用のレジスタ ２６１ 不揮発性記憶手段 ２６２ 動作保証電圧範囲情報格納用のレジスタ ２６３ 電圧範囲異常検出信号 ３０１ 属性情報異常フラグ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 (72)発明者 古沢 和則 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 金森 賢樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 四方 淳史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5B011 EA06 EB01 MB12 5B025 AA01 AC01 AD09 5B035 AA05 AA11 BA05 BB09 CA08 CA11 CA12 CA32 CA35 5B054 AA01 BB01 CC01 CC02 5F038 BB04 BB08 BE09 DF01 DF04 DF05 DF08 DF14 DF17 DT10 DT14 EZ04 EZ20

Claims (18)

【特許請求の範囲】
1. 【請求項１】 外部インタフェース機能を有する第１の
   回路と、前記第１の回路に接続され前記第１の回路より
   も動作保証下限電圧が高い第２の回路と、外部電源の投
   入に応答して前記第１の回路及び第２の回路にリセット
   状態を指示する第３の回路とを１チップに含み、 前記第３の回路は、外部電源電圧が第１の電圧を越えた
   とき前記第１の回路にリセット状態の解除を指示し、外
   部電源電圧が前記第１の電圧よりもレベルの高い第２の
   電圧を越えたとき前記第２の回路にリセット状態の解除
   を指示するものであることを特徴とする半導体集積回
   路。
2. 【請求項２】 前記第１の回路に接続され前記第１の回
   路よりも動作保証下限電圧が高い第４の回路を更に有
   し、 前記第３の回路は更に、外部電源の投入に応答して前記
   第４の回路にリセット状態を指示し、外部電源電圧が前
   記第２の電圧を越えたとき前記第４の回路にリセット状
   態の解除を指示するものであることを特徴とする請求項
   １記載の半導体集積回路。
3. 【請求項３】 前記第１の回路に接続され前記第１の回
   路よりも動作保証下限電圧が高い第４の回路を更に有
   し、 前記第２の回路は、自分自身のリセット状態に応答して
   前記第４の回路にリセット状態を指示し、自分自身のリ
   セット状態解除に応答して前記第４の回路のリセット状
   態を解除するものであることを特徴とする請求項１記載
   の半導体集積回路。
4. 【請求項４】 前記第１の回路に接続され前記第１の回
   路よりも動作保証下限電圧が高い第４の回路を更に有
   し、 前記第１の回路は更に、自分自身のリセット状態に応答
   して前記第４の回路にリセット状態を指示し、 前記第２の回路は更に、自分自身のリセット状態解除に
   応答して前記第１の回路に第４の回路のリセット状態解
   除を指示させるものであることを特徴とする請求項１記
   載の半導体集積回路。
5. 【請求項５】 前記第１の回路は更に、前記第３の回路
   が前記第２の回路にリセット状態を指示している間、前
   記第４の回路に対するリセット状態解除を抑止するもの
   であることを特徴とする請求項４記載の半導体集積回
   路。
6. 【請求項６】 前記リセット状態は、回路の所定の動作
   を禁止する状態であることを特徴とする請求項２乃至５
   の何れか１項記載の半導体集積回路。
7. 【請求項７】 前記リセット状態は、回路を初期化する
   状態であることを特徴とする請求項２乃至５の何れか１
   項記載の半導体集積回路。
8. 【請求項８】 前記第１の回路は、前記第２の回路のリ
   セット状態解除前に外部から入力した指示に応答して出
   力動作可能な回路であることを特徴とする請求項２乃至
   ７の何れか１項記載の半導体集積回路。
9. 【請求項９】 前記第１の回路は、外部電源電圧の範囲
   を示す情報を外部から入力し、その情報で特定される電
   圧範囲が半導体集積回路の動作保証電圧を満足するか否
   かを判定し、前記判定結果が前記動作保証電圧を満足し
   ないとき、外部との信号入出力を遮断するものであるこ
   とを特徴とする請求項８記載の半導体集積回路。
10. 【請求項１０】 前記第１の回路は、半導体集積回路の
    動作保証電圧の範囲を示す情報を発生する不揮発性記憶
    手段と、外部から供給される電源電圧の範囲を示す情報
    を保持するレジスタ手段と、前記不揮発性記憶手段から
    発生される値と前記レジスタ手段の値とを比較する比較
    手段とを含み、前記比較手段は、前記電圧範囲が半導体
    集積回路の動作保証電圧を満足するか否かを判定するも
    のであることを特徴とする請求項９記載の半導体集積回
    路。
11. 【請求項１１】 前記第１の回路は、外部電源電圧の範
    囲を示す情報が外部から入力されるのに応答して、半導
    体集積回路の動作保証電圧を示す情報を外部に出力する
    ものであることを特徴とする請求項９又は１０記載の半
    導体集積回路。
12. 【請求項１２】 前記第３の回路は、前記第１の回路を
    リセット状態にするための第１のリセット信号と、前記
    第２の回路をリセット状態にするための第２のリセット
    信号とを出力し、第１及び第２のリセット信号は第１の
    論理値によってリセット状態を指示し、第２の論理値に
    よってリセット状態の解除を指示するものであることを
    特徴とする請求項１乃至１１の何れか１項記載の半導体
    集積回路。
13. 【請求項１３】 前記第１の回路はインタフェース制御
    回路であり、前記第２の回路はマイクロコンピュータで
    あり、前記第３の回路はリセット回路であり、前記第４
    の回路は電気的に書換え可能な不揮発性メモリであり、 前記インタフェース制御回路は、外部からコマンドを受
    け付けて前記マイクロコンピュータ及び不揮発性メモリ
    の動作を指示し、不揮発性メモリに対するファイルデー
    タのアクセス制御を行い、 前記マイクロコンピュータは、不揮発性メモリの管理単
    位領域に対するファイルデータの配列を管理するための
    管理テーブルの生成と更新を制御し、ファイルデータの
    アクセスに際して前記管理テーブルを用いて前記インタ
    フェース制御回路にアクセス対象となる管理単位領域を
    指示するものであることを特徴とする請求項１乃至１２
    の何れか１項記載の半導体集積回路。
14. 【請求項１４】 外部とのインタフェース機能を有する
    インタフェース制御回路と、前記インタフェース制御回
    路に接続され当該インタフェース制御回路よりも動作可
    能な下限電圧が高いマイクロコンピュータと、電気的に
    書換え可能であって前記インタフェース制御回路によっ
    てアクセス制御され当該インタフェース制御回路よりも
    動作可能な下限電圧が高い不揮発性メモリと、リセット
    回路とを１チップに含み、 前記インタフェース制御回路は、外部からコマンドを受
    け付けて前記マイクロコンピュータ及び不揮発性メモリ
    の動作を指示し、不揮発性メモリに対するファイルデー
    タのアクセス制御を行い、 前記マイクロコンピュータは、不揮発性メモリの管理単
    位領域に対するファイルデータの配列を管理するための
    管理テーブルの生成と更新を制御し、ファイルデータの
    アクセスに際して前記管理テーブルを用いて前記インタ
    フェース制御回路にアクセス対象となる管理単位領域を
    指示するものであり、 前記リセット回路は、外部電源の投入に応答して前記イ
    ンタフェース制御回路、マイクロコンピュータ及び不揮
    発性メモリにリセット状態を指示し、外部電源電圧が第
    １の電圧を越えたとき前記インタフェース制御回路にリ
    セット動作の解除を指示し、外部電源電圧が前記第１の
    電圧よりもレベルの高い第２の電圧を越えたとき前記マ
    イクロコンピュータ及び不揮発性メモリにリセット動作
    の解除を指示するものであることを特徴とするメモリカ
    ード。
15. 【請求項１５】 外部とのインタフェース機能を有する
    インタフェース制御回路と、前記インタフェース制御回
    路に接続され当該インタフェース制御回路よりも動作可
    能な下限電圧が高いマイクロコンピュータと、電気的に
    書換え可能であって前記インタフェース制御回路によっ
    てアクセス制御され当該インタフェース制御回路よりも
    動作可能な下限電圧が高い不揮発性メモリと、リセット
    回路とを１チップに含み、 前記インタフェース制御回路は、外部からコマンドを受
    け付けて前記マイクロコンピュータ及び不揮発性メモリ
    の動作を指示し、不揮発性メモリに対するファイルデー
    タのアクセス制御を行い、 前記マイクロコンピュータは、前記不揮発性メモリの管
    理単位領域に対するファイルデータの配列を管理するた
    めの管理テーブルの生成と更新を制御し、ファイルデー
    タのアクセスに際して前記管理テーブルを用いて前記イ
    ンタフェース制御回路にアクセス対象となる管理単位領
    域を指示するものであり、 前記リセット回路は、外部電源の投入に応答して前記イ
    ンタフェース制御回路及びマイクロコンピュータにリセ
    ット状態を指示し、外部電源電圧が第１の電圧を越えた
    とき前記インタフェース制御回路にリセット動作の解除
    を指示し、外部電源電圧が前記第１の電圧よりもレベル
    の高い第２の電圧を越えたとき前記マイクロコンピュー
    タにリセット動作の解除を指示し、 前記マイクロコンピュータは自分自身のリセット状態に
    応答して前記不揮発性メモリにリセット状態を指示し、
    自分自身のリセット状態解除に応答して前記不揮発性メ
    モリのリセット状態を解除するものであることを特徴と
    するメモリカード。
16. 【請求項１６】 外部とのインタフェース機能を有する
    インタフェース制御回路と、前記インタフェース制御回
    路に接続され当該インタフェース制御回路よりも動作可
    能な下限電圧が高いマイクロコンピュータと、電気的に
    書換え可能であって前記インタフェース制御回路によっ
    てアクセス制御され当該インタフェース制御回路よりも
    動作可能な下限電圧が高い不揮発性メモリと、リセット
    回路とを１チップに含み、 前記インタフェース制御回路は、外部からコマンドを受
    け付けて前記マイクロコンピュータ及び不揮発性メモリ
    の動作を指示し、不揮発性メモリに対するファイルデー
    タのアクセス制御を行い、 前記マイクロコンピュータは前記不揮発性メモリの管理
    単位領域に対するファイルデータの配列を管理するため
    の管理テーブルの生成と更新を制御し、ファイルデータ
    のアクセスに際して前記管理テーブルを用いて前記イン
    タフェース制御回路にアクセス対象となる管理単位領域
    を指示するものであり、 前記リセット回路は、外部電源の投入に応答して前記イ
    ンタフェース制御回路及びマイクロコンピュータにリセ
    ット状態を指示し、外部電源電圧が第１の電圧を越えた
    とき前記インタフェース制御回路にリセット動作の解除
    を指示し、外部電源電圧が前記第１の電圧よりもレベル
    の高い第２の電圧を越えたとき前記マイクロコンピュー
    タにリセット動作の解除を指示し、 前記インタフェース制御回路は、前記不揮発性メモリの
    リセット状態を制御するレジスタ手段を有し、自分自身
    のリセット状態に応答して前記レジスタ手段に前記不揮
    発性メモリのリセット状態指示を設定し、 前記マイクロコンピュータは自分自身のリセット状態解
    除に応答して前記レジスタ手段に前記不揮発性メモリの
    リセット状態解除の指示を設定するものであることを特
    徴とするメモリカード。
17. 【請求項１７】 前記インタフェース制御回路は、外部
    電源電圧の範囲を示す情報を外部から入力し、入力した
    情報によって示される電圧範囲がメモリカードの動作保
    証電圧範囲を満足するか否かを判定し、前記判定結果が
    前記動作保証電圧を満足しないとき、外部との信号入出
    力を遮断するものであることを特徴とする請求項１４乃
    至１６の何れか１項記載のメモリカード。
18. 【請求項１８】 前記インタフェース制御回路は、前記
    判定動作に際してメモリカードの動作保証電圧範囲の情
    報を外部に出力可能なものであることを特徴とする請求
    項１７記載のメモリカード。