KR20070054673A - 에러 동작으로부터 집적 회로를 보호하는 방법 및 장치 - Google Patents

에러 동작으로부터 집적 회로를 보호하는 방법 및 장치 Download PDF

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KR20070054673A
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제임스 엠. 시비그트로스
조지 엘. 에스피너
브루스 엘. 모톤
마이클 씨. 우드
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프리스케일 세미컨덕터, 인크.
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Abstract

데이터 처리 시스템(10)은, 차지 펌프(charge pump;78)에 의해 제공되는 하이(high) 전압의 사용에 의해 프로그램되고 삭제되는 임베디드(embeded) 비휘발성 메모리(22)를 구비한다. 비휘발성 메모리(22)가 로우(low) 전원 전압 조건 동안에 우연히 프로그램되거나 삭제되는 것을 방지하기 위해, 전원 전압이 사전결정된 값 이하로 떨어질 때, 차지 펌프(78)가 디세이블되어 방전된다. 이것은, 시작되는 프로그램이나 삭제 동작에 응답하여, 로우 전압 검출 회로(110)를 인에이블시켜 달성된다. 단지 유효 전원 신호가 수신될 때만, 제어 레지스터(76)는 차지 펌프(78)로 하이 전압 인에이블 신호를 제공할 것이다. 다른 실시예에서, 로우 전압 검출 회로(110)는 또 다른 조건으로 인에이블되어 데이터 처리 시스템(110)을 비승인된 액세스로부터 보호할 수 있다.
데이터 처리 시스템, 차지 펌프, 임베디드 휘발성 메모리, 로우 전압 검출 회로, 로우 전압 금지 회로, 로우 레벨 인터럽트 신호

Description

에러 동작으로부터 집적 회로를 보호하는 방법 및 장치{METHOD AND APPARATUS FOR PROTECTING AN INTEGRATED CIRCUIT FROM ERRONEOUS OPERATION}
본 발명은 일반적으로 집적 회로(integrated circuit;IC)에 관한 것이고, 더 구체적으로는, 에러 동작으로부터 집적 회로를 보호하는 방법 및 장치에 관한 것이다.
임베디드(embeded) 데이터 처리 어플리케이션에, EEPROM(electrically erasable programmable read only memory)과 플래시 메모리와 같은, 비휘발성 메모리가 일반적으로 사용된다. EEPROM과 플래시와 같은, 다수의 비휘발성 메모리 유형은 온칩 차지 펌프(on-chip charge pump)를 사용하여 프로그램된다. 불행히도, 이들 메모리 유형에 저장된 값들은 우연히 변경될 수 있다. 전원 전압이 강하하므로, 메모리 셀의 저장 상태가 변경되어, 예를 들어, 에러 회로 동작을 일으키거나, 우연히 셀을 재프로그램하거나 또는 삭제할 수 있다.
로우 전압 금지(low voltage inhibit;LVI) 회로가 사용되어, 전원 전압이 낮을 때, 차지 펌프가 인에이블되는 것이 방지되도록 한다. 그러나, LVI 회로는 일반적으로 큰 전력량을 소비하는 기준 전압 생성기를 필요로 한다. 데이터 처리 시스템이 로우(low) 전력 또는 스탠바이(standby) 모드에서 동작가능할 때, LVI 회로 는, 그것이 요구하는 전력량으로 인해, 일반적으로 디세이블(disable)되어서, 비휘발성 메모리가 우연한 프로그램이나 또는 삭제 동작의 가능성에 노출되도록 한다. 그러므로, 전원 전압이 떨어질 때, 데이터 처리 시스템을 에러 동작으로부터 보호하기 위한 필요성이 존재한다. 또한, LVI 회로가 디세이블될 때도, 비휘발성 메모리를 우연한 데이터 손상으로부터 보호하기 위한 필요성이 존재한다.
본 발명은, 유사 참조부호가 유사 요소를 나타내는, 첨부 도면에 의해 예로써 설명되고 이에 제한되지는 않는다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템을 블럭도로 나타낸다.
도 2는 도 1의 데이터 처리 시스템의 비휘발성 메모리를 블럭도로 나타낸다.
도 3은, 도 1과 도 2의 데이터 처리 시스템의 부분의 추가 세부사항을, 부분적 블럭도와 부분적 논리도로 나타낸다.
당업자라면, 도면의 요소들이 단순성과 명료성을 위해 도시되고 반드시 치수조정을 하기 위해 그려지지는 않았슴을 이해할 것이다. 예를 들어, 도면의 요소들 중의 일부의 치수는 다른 요소들에 비해 과장되어서 본 발명의 실시예들의 이해를 도울 것이다.
본 명세서에 사용된 것처럼, "버스"라는 용어는, 데이터, 어드레스, 제어, 또는 상태와 같은, 한 개 이상의 다양한 유형의 정보를 전송하기 위해 사용될 수 있는 복수의 신호 또는 도선을 지칭하기 위해 사용된다. 본 명세서에 논의된 것처럼, 도선은, 단일 도선, 복수의 도선, 일방 도선, 또는 양방 도선을 참조하여 도시되거나 또는 설명될 수 있다. 그러나, 다른 실시예들은 도선들의 구현을 달리할 수 있다. 예를 들어, 양방(bidirectional) 도선보다는 분리된 일방(unidirectional) 도선이 사용될 수 있고, 그 반대도 성립된다. 또한, 복수의 도선은, 복수 신호를 직렬로 또는 시간 다중 방식(time multiplexed manner)으로 전송하는 단일 도선으로 대체될 수 있다. 유사하게, 복수 신호를 전송하는 단일 도선은 이들 신호의 부분집합을 전송하는 다양하고 상이한 도선으로 분리될 수 있다. 그러므로, 신호 전송을 위한 다수 옵션이 존재한다.
일반적으로, 본 발명은 처리부, 회로, 및 로우 전압 검출 회로를 갖춘 집적 회로를 제공한다. 예를 들어, 비휘발성 메모리와 같은 회로는, 처리부로부터의 제어 신호 수신에 응답하여, 예를 들어, 프로그램 또는 삭제 동작과 같은, 제1 사전결정된 동작을 구현하는, 처리부와 접속된다. 로우 전압 검출 회로는, 집적 회로에 제공된 전원 전압이 사전결정된 전압 레벨 이하인지의 여부를 판정한다. 회로에서 수행되는 제1 사전결정된 동작에 응답하여, 전압 검출 인에이블(voltage detection enable) 신호는 로우 전압 검출 회로의 동작을 인에이블시키기 위해 제공된다. 전원 전압이 사전결정된 전압 레벨 이하이면, 로우 전압 검출 회로는 제2 사전결정된 동작이 집적 회로에서 시작하도록 한다. 제2 사전결정된 동작은, 예를 들어, 리세트(reset) 신호 또는 프로그래밍 전압을 제공하는 차지 펌프를 디세이블시키는 신호일 수 있다.
또 다른 실시예에서, 전원 전압이 사전결정된 전압 레벨 이하에 있을 때, 비휘발성 메모리에 대한 하이(high) 전압 차지 펌프를 디세이블시키고 방전시키는 회로를 제공한다. 차지 펌프가 디세이블되고 방전될 때, 프로그래밍과 삭제를 위해 요구되는 하이 전압이 존재하지 않으므로, 비휘발성 메모리의 내용이 우연히 수정될 수가 없다.
도 1은 본 발명의 일 실시예에 따른, 데이터 처리 시스템(10)을 블럭도로 나타낸다. 데이터 처리 시스템(10)은 마이크로제어기로서 지칭되는 단일 집적 회로로서 구현될 수 있다. 데이터 처리 시스템(10)은, 정보 버스(30)를 통해 양방으로 접속된 다양한 온-보드(on-board) 주변기기를 갖는다. 도 1의 특정 실시예는, 정보 버스(30)에 모두 양방으로 접속된, 중앙 처리부(central processing unit(CPU);12), 로우 전압 금지 회로(14), 아날로그-대-디지털 변환기(analog-to-digital converter(ADC);16), 직렬 회로(18), 타이머 회로(20), 비휘발성 메모리(22), SRAM(static random access memory;26), 및 시스템 집적 회로(28)를 구비한다. 시스템 집적 회로(28)는, 출력 단자(28)(도시 생략)에 의해, 데이터 처리 시스템(10)으로(부터) 외부 신호를 송수신할 수 있다. ADC(16)는 집적 회로 핀(36)을 통해 데이터 처리 시스템(10)으로(부터) 외부 신호를 송수신할 수 있다. 직렬 회로(18)는 집적 회로 핀(38)을 통해 데이터 처리 시스템(10)으로(부터) 외부 신호를 송수신할 수 있다. 타이머 회로(20)는 집적 회로 핀(40)을 통해 데이터 처리 시스템으로(부터) 외부 신호를 송수신할 수 있다. 로우 전압 금지 회로(14)는 비휘발성 메모리(22)의 입력 단자로 "유효 VDD(VDD VALID)"로 레이블된 신호를 제 공하고, 비휘발성 메모리(22)로부터 "VDD DET EN"로 레이블된 신호를 수신한다. 도 1의 실시예는 단지 데이터 처리(10)의 일 실시예만을 나타낸다. 예를 들어, 데이터 처리 시스템(10)의 다른 실시예들은, ADC(16), 타이머 회로(20), 직렬 회로(18), 또는 SRAM(26)을 포함하지 않을 것이다. 또한, 데이터 처리 시스템(10)의 다른 실시예들은 도 1에 도시된 것들보다 더 적게, 더 많이, 또는 상이한 주변기기를 구비할 수 있다.
도 2는, 도 1의 데이터 처리 시스템의 비휘발성 메모리(22)를 블럭도로 더 상세히 나타낸다. 비휘발성 메모리(22)는, 어레이(68), 버스 인터페이스 회로(70), 행 디코드 회로(64), 하이(high) 전압 디코드 회로(6), 열 디코드/블럭 선택 회로(66), 데이터 I/O 및 프로그래밍 회로(60), 제어 레지스터(76), 차지 펌프(78), 및 AND 논리 게이트(104)를 포함한다. 플래시 메모리 셀(68)의 단일 어레이는 복수의 블럭(50 - 57)으로 분할된다. 각 블럭은 행 디코드 회로(64)로부터 복수의 워드 라인을 수신한다. 행 디코드 회로(64)와 하이 전압 디코드(62)는 버스 인터페이스 회로(70)로부터 어드레스 신호(65)를 수신한다. 도시된 실시예에서 행 디코드 회로(64)와 하이 전압 디코드(62)는 어드레스 신호 A6 - A14를 수신하지만, 다른 실시예들에서 행 디코드 회로(64)와 하이 전압 디코드(62)는 더 적거나, 더 많거나, 또는 상이한 어드레스 신호를 수신할 수 있다. 행 디코드 회로(64)는 워드 라인(80)에 의해 어레이(68)와 접속된다. 버스 인터페이스 회로(70)는 정보 버스(30)와 접속되어서, 비휘발성 메모리(22)가 데이터 처리 시스템(10)에서 회로의 다른 부분들과 통신하도록 한다. 예를 들어, 버스 인터페이스 회로(70)는 정보 버스(30)를 거쳐서 CPU(12)로부터 어드레스와 데이터 신호를 수신할 수 있고, 버스 인터페이스 회로(70)는 정보 버스(30)를 거쳐서 CPU(12)로 다시 데이터 신호를 전송할 수 있다. 버스 인터페이스 회로(70)는 도선(63)을 통해 열 디코드 회로(66)로 어드레스 신호를 전송한다. 도시된 실시예에서 열 디코드 회로(66)가 어드레스 신호 A0 - A5를 수신하지만, 본 발명의 다른 실시예들의 열 디코드 회로(66)는 더 적거나, 더 많거나, 또는 상이한 어드레스 신호를 수신할 수 있다. 열 디코드/블럭 선택 회로(66)는 도선(71)을 통해 어레이(68)로 열 선택 신호를 제공한다.
버스 인터페이스 회로(70)는 제어 레지스터(76)의 제1 입력으로 "어드레스 제어(ADDRESS CONTROL)"로 레이블된 어드레스와 제어 신호를 제공한다. 유사하게, 버스 인터페이스 회로(70)는 데이터 I/O와 프로그래밍 회로(60)로 "어드레스 제어" 신호를 제공한다. 버스 인터페이스 회로(70)는 제어 레지스터(76)의 제2 입력으로 "데이터 신호(DATA SIGNAL)"로 레이블된 데이터 신호를 제공한다. 버스 인터페이스 회로(70)는 데이터 I/O 및 프로그래밍 회로(60)로 어드레스 신호와 제어 신호를 전송한다. 열 디코드 신호는 읽기 액세스와 프로그래밍 동안에 사용된다. 블럭 선택 신호(61)는 삭제와 프로그래밍 동안에 사용된다.
제어 레지스터(76)는 AND 논리 게이트(104)의 제1 입력으로 "HVEN"으로 레이블된 하이 전압 인에이블(high voltage enable) 신호를 제공한다. AND 논리 게이트(104)의 제2 입력은, 전원 전압 VDD가 사전결정된 값 이상인지의 여부를 나타내는 "유효 VDD"로 레이블된 신호를 수신한다. AND 논리 게이트(104)의 출력은 차지 펌프(78)의 입력으로 "CPEN"으로 레이블된 차지 펌프 인에이블(charge pump enable) 신호를 제공한다. AND 논리 게이트(104)가 단지 논리 기능를 나타내려고만 의도되고, 한 개 이상의 다른 논리 게이트를 사용하여 구현될 수 있슴에 유의해라. 차지 펌프(78)는 프로그래밍과 삭제 동작을 위해 어레이(68)로 증가된 차지 펌프 전압(81)을 제공하기 위한 종래 차지 펌프 및 기능이다. 다른 실시예들에서, 차지 펌프 전압(81)은 데이터 처리 시스템(10)으로 외부 소스에 의해 제공될 수 있다.
본 발명의 일 실시예에서, 제어 레지스터(76)는, 도선(82) 상에 어드레스와 제어 신호 "어드레스 제어"와, 도선(67) 상에 데이터 신호(DATA SIGNALS)를 수신하고, 어레이(68)의 메모리 셀들 상에서 읽기, 삭제, 및 프로그래밍 동작을 수행하기 위해 제어 비트들의 값을 설정한다. 설명된 실시예에서, 어레이(68)는 플래시 메모리 셀의 어레이를 포함하지만, 다른 실시예들에서, 어레이(68)는, 예를 들어, EEPROM과 같은, 프로그램과 삭제를 위한 증가된 전압을 요구하는 다른 유형의 비휘발성 셀을 포함할 수 있다.
비휘발성 메모리(22)의 정상 동작 동안에, 차지 펌프 인에이블 신호 CPEN는, 차지 펌프(78)가 어레이(68)에 차지 펌프 전압(81)을 제공할 수 있기 전에, 논리 하이 전압으로서 어설트(assert)되어야 한다. CPEN이 논리 하이(high)로서 어설트되기 위해, 하이 전압 인에이블 신호 HVEN과 유효 VDD 신호가 어설트되어야 한다. 하이 전압 인에이블 신호 HVEN은, 차지 펌프(78)가 프로그램이나 삭제 동작을 위해 필요하고 인에이블되어야 함을 나타낸다. 유효 VDD 신호는 로우 전압 금지 회로(14)에 의해, 데이터 처리 시스템(10)을 위한 전원 전압이 적절한 동작을 위한 사전결정된 값 이상임을 나타내려고 제공된다. 언제든지 전원 전압이 적절한 동작을 위해 필요한 것보다 더 낮은 것으로 발견되면, 유효 VDD 신호는 논리 로우(low) 전압상태이고, 차지 펌프(78)가 디세이블되어 방전될 것이고, HVEN 신호가 디어설트(deassert)될 것이다. 공급 전압이 정상상태로 복귀할 때, 유효 VDD 신호가 다시 어설트되고, HVEN 신호가 리어설트(reassert)될 때, 차지 펌프(78)가 인에이블될 수 있다.
AND 논리 게이트(104)는, 로우 전원 전압에서 동작하여, AND 논리 게이트(104)가 로우 전원 전압에서 차지 펌프(78)를 디세이블시키는 그 자체의 기능을 수행하는 것을 보장하는 회로로 구현되어야 한다. 또한, AND 논리 게이트(104)는, 로우 전원 전압에서 동작하지 않을 수 있는 추가 논리에 대한 필요성을 제거하도록 차지 펌프(78)로 가능한 근접하게 구현되어야 한다. 일 실시예에서, 데이터 처리 시스템(10)은 기본적으로 비교적 하이 임계 전압(VT)을 갖는 트랜지스터들을 사용하여 저 스탠바이 전력 소비를 달성하도록 집적 회로 상에 구현될 수 있다. AND 논리 게이트(104), OR 논리 게이트(109 및 120), 및 관련 회로는 로우 VT 장치를 사용하여 로우 전원 전압에 더 나은 허용 오차(tolerance)를 갖도록 구현될 수 있다.
일부 시스템은 복수 공급 전압으로 동작하도록 디자인될 수 있다. 로우 공급 전압에서 동작하는 시스템은 하이 공급 전압에서 동작하는 시스템과 동일한 클럭 주파수에서 신뢰성이 있게 동작하지 않을 수 있다. 복수 공급 전압에서 동작하는 이들 시스템에서, 클럭 주파수가 선택된 공급 전압에 적절한지의 여부가 옵션으 로 판정되고, 그 판정결과를 입력으로서 AND 논리 게이트(104)로 제공할 수 있다. 또한, 다른 실시예들에서, 적절한 동작을 위한 임의의 다른 실격 조건은 프로그램이나 삭제 동작 동안에 센싱될 수 있고, 대응하는 신호를 생성하기 위해 사용되어 비휘발성 메모리 내용의 기대된 손상이 발생할 수 있슴을 보장하기 위해 사용될 수 있다. 다른 실격 조건은, 예를 들어, 프로그램 시퀀스 에러, 블럭 보호 위반 에러, 및 오류 클럭 주파수를 포함할 수 있다. 또한, 실격 조건은, 데이터 처리 시스템(10)의 다른 주변기기 또는 CPU(12) 중의 하나와 연관될 수 있다. 예를 들어, 실격 조건은 데이터 처리 시스템을 액세스하려는 비승인된 시도와 같은 보안 위반일 수 있다. 데이터 처리 시스템(10)이 로우 전압 또는 전력 절약 모드에서 동작하도록 할 때 이용가능할 수 있는 "백도어(backdoor)"를 통해, 데이터 처리 시스템(10)을 액세스하려는 비승인된 시도가 있을 수 있다. 이 경우, 비승인된 시도가 검출되어, 로우 전압 금지 회로(14)를 인에이블시키기 위한 제어 신호가 제공된다. 그 다음, 로우 전압 금지 회로(14)는 시스템 리세트(reset)가 비승인된 액세스를 방지하도록 한다.
도 3은, 도 1의 LVI 회로(14)와 도 2의 제어 레지스터(76)를 더 상세히, 부분적 블럭도와 부분적 논리도로 도시한다. LVI 회로(14)는, LVI 인에이블 비트(108), OR 논리 게이트(109), 로우 전압 검출(low voltage detect;LVD) 회로(110), 플립 플롭(112), 및 AND 논리 게이트(114 및 116)를 포함한다. 제어 레지스터(76)는 제어 레지스터(118)와 OR 논리 게이트(120)를 포함한다. 도 3에 도시된 논리 게이트가 단지 논리 기능을 나타내려고만 의도되고, 논리 게이트 각각이 한 개 이상의 다른 논리 게이트를 사용하여 구현될 수 있슴에 유의해라.
LVI 회로(14)에서, LVI 인에이블 비트(108)는 LVI 회로(14)의 동작을 인에이블 또는 디세이블시키기 위해 사용자에 의해 설정된다. "VDD DET EN"로 레이블된 전원 검출 인에이블 신호는, 제어 레지스터(118)에 의해 시작되는 프로그램(PROGRAM) 또는 삭제(ERASE) 동작에 응답하여 발생된다. LVI 인에이블 비트(108)는 OR 논리 게이트(109)의 제1 입력에 제공되고, 전원 검출 인에이블 신호 VDD DET EN은 OR 논리 게이트(109)의 제2 입력에 제공된다. 이들 2개의 신호 중의 어느 하나는 LVD 회로(110)의 동작을 인에이블시킬 수 있다. 인에이블될 때, LVD 회로(110)는, 전원 전압이 사전결정된 값 이하일 때, "로우 VDD(LOW VDD)"로 레이블된 제1 출력을 제공한다. 또한, LVD 회로(110)는 제2 출력에 "유효 VDD"를 제공하여, 전원 전압이 사전결정된 값 또는 그 이상임을 나타낼 것이다. 설명된 실시예에서, LVD 회로(110)가 인에이블되는 동안, "유효 VDD" 신호는 "로우 VDD" 신호의 논리적 보수이다. LVD 회로(110)가 디세이블되는 동안, "로우 LVD"와 "유효 LVD" 신호 모두가 디어설트된다. 플립 플롭(112)은, "로우 VDD" 신호를 수신하는 "S"로 레이블된 제1 입력과, "POR"로 레이블된 리세트 전력(power on reset) 신호를 수신하는 "R"로 레이블된 제2 입력과, "LVI 에러 플래그(LVI ERROR FLAG)"로 레이블된 신호를 제공하는 "Q"로 레이블된 출력을 구비한다. "LVI 에러 플래그"는 AND 논리 게이트(114 및 116)의 입력으로 제공된다. "LVI INT EN"으로 레이블된 LVI 인터럽트 인에이블 신호가 어설트되면, 논리 하이 "LVI 에러 플래그"를 수신하는 AND 논리 게이트(114)에 응답하여, AND 논리 게이트(114)가 논리 하이 LVI 인터 럽트 신호 LVI INT를 제공할 것이다. 유사하게, "LVI 리세트 EN(LVI RESET ENABLE)"로 레이블된 LVI 리세트 인에이블 신호가 어설트되면, 논리 하이 "LVI 에러 플래그"를 수신하는 AND 논리 게이트(116)에 응답하여, AND 논리 게이트(116)는 논리 하이 LVI RST 신호를 제공할 것이다.
전원 전압이 사전결정된 값 이상이면, "유효 VDD" 신호가 어설트되고, AND 논리 게이트(104)가 인에이블된다. 위에 논의된 것처럼, AND 논리 게이트(104)는, 프로그램 또는 삭제 동작을 위해 차지 펌프가 필요하다고 결정하는 제어 레지스터(118)에 응답하여, 제어 레지스터(118)로부터 HVEN 신호를 수신한다. 전원 전압이 유효하고 HVEN이 인에이블될 때, 차지 펌프(78)는 차지 펌프 전압(CHARGE PUMP VOLTAGE;81)을 제공하기 위해 인에이블된다. 설명된 실시예에서, 전원 전압이 사전결정된 값 이하인 경우 차지 펌프를 방전시키기 위한 CPEN 신호의 논리적 보수인 신호(CP DISCHARGE)를 제공하기 위해 인버터(inverter;106)가 사용된다. 다른 실시예들에서, CP DISCHARGE 신호가 사용되지 않을 수 있슴에 유의해라. 전원 전압이 사전결정된 값 이하로 천이하면, "유효 VDD"가 디어설트되어 차지 펌프(78)가 디세이블되어 방전되도록 하고, 현재 프로그램 또는 삭제 동작은 중지될 것이다. 디어설트된 "유효 VDD" 신호가 또한 제어 레지스터(118)에 제공되고, 제어 레지스터(118)는 HVEN 신호가 디어설트되도록 한다. 전원이 복구될 때, 차지 펌프(78)가 새 프로그램 또는 삭제 동작을 위해 인에이블될 수 있기 전에, HVEN 신호가 먼저 어설트되어야 한다.
개시된 실시예는, 사용자가 LVI 회로(14)를 인에이블시키기 위해 LVI EN BIT(108)를 설정하는지에 무관하게 비휘발성 메모리 어레이(68)의 내용을 보호하도록 기능한다. 사용자가 LVI 회로(14)를 디세이블시켜서, 예를 들어, 동작의 스탠바이 모드 동안에 전력을 절약하기로 결심하면, LVI 회로(14)는 프로그램 또는 삭제 동작을 커맨드하는 제어 레지스터(118)에 응답하여 인에이블될 수 있다. LVI 회로(14)의 LVD 회로(110)는 프로그램 또는 삭제 신호를 어설트하는 제어 레지스터(118)에 의해 인에이블된다. LVI EN BIT(108)가 설정되지 않아도, LVD 회로(110)가 인에이블된다. LVD 회로(110)에 의해 로우 전압이 검출되는 경우, "유효 VDD" 신호가 논리 로우 전압으로서 어설트되어서, AND 논리 게이트(104)가 차지 펌프(78)를 디세이블시켜 방전하도록 논리 로우 CPEN 신호를 제공하도록 한다. 차지 펌프는 디세이블되고 방전된 채로 있을 것이고, 로우 전압 조건에 존재하는 한 인에이블될 수 없어서, 어레이(68)의 내용이 손상되는 것으로부터 보호할 수 있다.
또 다른 실시예에서, 프로그램과 삭제 신호 대신에 제어 레지스터(76)로부터의 또 다른 제어 신호가 LVD 회로(110)를 인에이블시키기 위해 사용될 수 있다. 예를 들어, VDD DET EN 신호는 모니터 모드 비트 또는 내부 테스트 회로 비트에 의해 데이터 처리 시스템(10)의 비휘발성 메모리 또는 다른 부분으로 비승인된 액세스를 방지하도록 제공될 수 있다. 또한, 차지 펌프를 디세이블시키는 대신, AND 논리 게이트(104)로의 "유효 VDD" 신호를 통해, "유효 VDD" 신호가, 예를 들어, AND 논리 게이트(116)의 "LVI 에러 플래그" 입력으로 제공될 수 있다. 그 다음, 비승인된 액세스의 경우, LVD 회로(110)는 인에이블되어 사전결정된 조건으로 시스템 리세트가 동작하도록 할 것이다.
전술된 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업자라면, 아래 청구항들에서 기재된 것처럼 본 발명의 범위를 벗어나지 않고 다양한 수정과 변경이 만들어질 수 있슴을 이해할 것이다. 따라서, 명세서와 도면은 제한적 관점보다는 설명적 관점으로 고려되어야 하고, 모든 그런 수정은 본 발명의 범위 내에 속하도록 의도된다.
특정 실시예들에 대해, 이득, 다른 이점, 및 문제의 해결책이 상술되었다. 그러나, 임의의 이득, 이점, 또는 해결책이 발생하거나 또는 더 공고되도록 할 수 있는 이득, 이점, 문제의 해결책, 및 임의의 요소가 임의의 또는 모든 청구항들의 중요한, 필수의, 또는 기본적 특징이나 요소인 것으로서 해석되어서는 안 된다. 본 명세서에 사용된 것처럼,'한' 또는 '하나의'(a or an)라는 용어는 한 개 이상으로서 정의된다. 본 명세서에 사용되는 것처럼, '포함하는(including)' 및/또는 '갖는(having)'이라는 용어는 '포함하는(comprising)'(즉, 개방적 언어)으로서 정의된다. 본 명세서에 사용되는 것처럼, '포함한다(comprises)'와 '포함하는(comprising)'의 용어 또는 임의의 다른 이들의 변형은, 요소의 리스트를 포함하는 프로세스, 방법, 제품, 또는 장치가 단지 이들 요소들만을 포함하지 않고, 그런 프로세스, 방법, 제품, 또는 장치에 명백히 리스트되거나 또는 고유하지 않은 다른 요소들도 포함할 수 있도록, 비배타적 포괄성(non-exclusive inclusion)이 의도된다.

Claims (10)

  1. 집적 회로로서,
    명령을 실행시키는 처리부;
    상기 처리부의 제어 신호의 수신에 응답하여 제1 사전결정된 동작을 구현하는, 상기 처리부에 접속된, 회로; 및
    상기 집적 회로에 제공되는 전원 전압이 사전결정된 전압 레벨 이하인지의 여부를 판정하는 로우 전압 검출(low voltage detection) 회로를 포함하고,
    상기 회로에서 수행되는 상기 제1 사전결정된 동작에 응답하여, 전압 검출 인에이블(voltage detection enable) 신호가 상기 로우 전압 검출 회로의 동작을 인에이블시키기 위해 제공되고, 상기 전원 전압이 상기 사전결정된 전압 레벨 이하이면, 상기 로우 전압 검출 회로가 제2 사전결정된 동작이 상기 집적 회로에서 시작되도록 하는 집적 회로.
  2. 제1항에 있어서, 상기 회로는 비휘발성 메모리이고, 상기 제1 사전결정된 동작은 상기 비휘발성 메모리의 프로그램 동작 또는 삭제 동작 중의 하나이고, 상기 제2 사전결정된 동작은 상기 제1 사전결정된 동작이 중지되도록 하는 집적 회로.
  3. 제2항에 있어서, 상기 비휘발성 메모리에 접속된 차지 펌프(charge pump)를 더 포함하고, 상기 제2 사전결정된 동작은 상기 차지 펌프가 디세이블(disable)되 도록 하는 집적 회로.
  4. 제1항에 있어서, 상기 로우 전압 검출 회로는,
    프로그램과 삭제 신호에 응답하는 제1 검출 인에이블 신호를 제공하는 제1 논리 회로;
    전원 단자에서 전압이 사전결정된 레벨 이상이면, 상기 검출 인에이블 신호에 응답하여 유효 전압 신호를 어설트(assert)하는 상기 전원 단자에 접속되는 전압 검출 회로;
    상기 유효 전압 신호에 응답하여 차지 펌프 인에이블 신호를 발생시키는 제2 논리 회로; 및
    어설트되지 않은 상기 차지 펌프 인에이블 신호에 응답하여 방전되는 차지 펌프
    를 포함하는 집적 회로.
  5. 제4항에 있어서, 상기 전압 검출 회로는 로우 전압 금지(low voltage inhibit) 회로의 일 부분인 집적 회로.
  6. 제5항에 있어서, 상기 로우 전압 금지 회로는,
    제2 검출 인에이블 신호를 제공하는 출력을 갖는 제어 레지스터 비트;
    상기 제1 검출 인에이블 신호와 상기 제2 검출 인에이블 신호와 상기 전압 검출 회로에 접속된 출력을 수신하는 제3 논리 회로 - 상기 전압 검출 회로는 상기 제3 논리 회로에 접속됨 -; 및
    로우 전압 인터럽트 신호를 제공하는, 상기 전압 검출 회로에 접속된 제4 논리 회로
    를 포함하는 집적 회로.
  7. 차지 펌프를 디세이블시키는 방법으로서,
    프로그램 신호와 삭제 신호 중의 하나에 응답하는 제1 검출 인에이블 신호를 제공하는 단계;
    상기 전원 단자의 전압이 사전결정된 레벨 이상이면, 상기 제1 검출 인에이블 신호에 응답하여 유효 전압 신호를 제공하는 단계; 및
    어설트되지 않는 상기 유효 전압 신호에 응답하여 상기 차지 펌프를 디세이블시키는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 디세이블시키는 단계는, 상기 하이(high) 전압 인에이블 신호가 어설트되지 않을 때, 하이 전압 인에이블 신호에 응답하여 상기 차지 펌프를 디세이블시키는 방법.
  9. 제8항에 있어서, 상기 하이 전압 인에이블 신호가, 어설트되는 블럭 보호 신 호와, 프로그램 또는 삭제 제어 시퀀스 에러의 발생과, 어설트된 리세트 신호와, 어설트되지 않은 상기 유효 전압 신호 중의 하나 이상에 응답하여, 어설트되지 않는 방법.
  10. 제7항에 있어서, 상기 사전결정된 전압 이하에 있는 상기 전원 단자에서의 상기 전압에 응답하여 로우 전압 신호를 발생시키는 단계와, 발생되는 상기 로우 전압 신호에 응답하여 로우 레벨 인터럽트 신호를 발생시키는 단계를 더 포함하는 방법.
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