JPS5990275A - カセツト式記憶装置 - Google Patents
カセツト式記憶装置Info
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- JPS5990275A JPS5990275A JP57197713A JP19771382A JPS5990275A JP S5990275 A JPS5990275 A JP S5990275A JP 57197713 A JP57197713 A JP 57197713A JP 19771382 A JP19771382 A JP 19771382A JP S5990275 A JPS5990275 A JP S5990275A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- line
- power supply
- power source
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、本体とはコネクタを介して接続されるカセッ
ト式記憶装置に関する。
ト式記憶装置に関する。
パーソナルコンビーータ等の小形情報処理装置において
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリノくツクはコネクタを介して本体と接続あるい
は取りはずしができる様に構成される。
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリノくツクはコネクタを介して本体と接続あるい
は取りはずしができる様に構成される。
ところで、従来、本体にメモリパックを活線挿抜（本体
の電源をＯＮにしたま１でメモリアクセスをコネクタに
挿入したり抜いたりする）する場合、電源を投入したま
まの状態でメモリパンクを抜き差しする状態ではコネク
タピンの接触状態をあてにすることはできない。即ち、
活線挿抜時の本体インターフェースとのコネクタピンの
接続状態（順序）は、メモリパックの挿入時の傾き、あ
るいは早さによシランダムとなってしまう。
の電源をＯＮにしたま１でメモリアクセスをコネクタに
挿入したり抜いたりする）する場合、電源を投入したま
まの状態でメモリパンクを抜き差しする状態ではコネク
タピンの接触状態をあてにすることはできない。即ち、
活線挿抜時の本体インターフェースとのコネクタピンの
接続状態（順序）は、メモリパックの挿入時の傾き、あ
るいは早さによシランダムとなってしまう。
そこで、従来、コネクタのピン長を電源と信号の種別に
より変えることにより接触の順序を明確にし、正常動作
を保証するといった方法が考えられていた。あるいは、
正式には活線挿抜とは言い難いが、メモリパックの挿抜
時には自動的に本体側の電源を０ＦＬｉ”（機械的手段
による）することにより正常動作を保証している。現在
は後者に示した方法が良く使用されている。
より変えることにより接触の順序を明確にし、正常動作
を保証するといった方法が考えられていた。あるいは、
正式には活線挿抜とは言い難いが、メモリパックの挿抜
時には自動的に本体側の電源を０ＦＬｉ”（機械的手段
による）することにより正常動作を保証している。現在
は後者に示した方法が良く使用されている。
しかしながら前者は、実際的ではないし、又、高価にな
るといった欠点を持つ。又、後者は本体の電源を強制的
にＯＦＦするため、ジョブを連続的に実行できないし、
父、メモリパックをフロッピーディスクの様な融通性の
ある使い方をすることはできなかった。
るといった欠点を持つ。又、後者は本体の電源を強制的
にＯＦＦするため、ジョブを連続的に実行できないし、
父、メモリパックをフロッピーディスクの様な融通性の
ある使い方をすることはできなかった。
本発明は上記欠点に鑑みてなされたものであり、本体の
電源をＯＮにした状態でメモリパックを挿抜してもその
データを保証し得るカセット式記憶装置を提供すること
を目的とする。
電源をＯＮにした状態でメモリパックを挿抜してもその
データを保証し得るカセット式記憶装置を提供すること
を目的とする。
本発明は、本体とはコネクタを介して接続されるメモリ
パックの活線挿抜に際し、データを保護するための提案
でちる。このためメモリパンク全体のバッテリバノクア
ノプ化をはかりパックに電源電圧監視回路の組込みを行
ないデータの消失を防いでいる。これを実現するために
メモリパックは、記憶部のみならず周辺回路もパンテリ
パックアンプを行なうことによシ装置を低インピーダン
ス状態に保つメモリ制御回路と、活線挿抜時インターフ
ェースラインの過渡的な接続状態の経過に際し電源回路
に流れ込む電流をカントオフする電流逆流防止回路と、
電源電圧を監視し正規の電圧値以外ではメモリアクセス
を禁止すると共に記憶部をスタンバイ状態とする電源電
圧監視回路とを持つ。
パックの活線挿抜に際し、データを保護するための提案
でちる。このためメモリパンク全体のバッテリバノクア
ノプ化をはかりパックに電源電圧監視回路の組込みを行
ないデータの消失を防いでいる。これを実現するために
メモリパックは、記憶部のみならず周辺回路もパンテリ
パックアンプを行なうことによシ装置を低インピーダン
ス状態に保つメモリ制御回路と、活線挿抜時インターフ
ェースラインの過渡的な接続状態の経過に際し電源回路
に流れ込む電流をカントオフする電流逆流防止回路と、
電源電圧を監視し正規の電圧値以外ではメモリアクセス
を禁止すると共に記憶部をスタンバイ状態とする電源電
圧監視回路とを持つ。
このことにより誤動作を防ぐと共に内部状態あるいはデ
ータの保護を行なうことができる。
ータの保護を行なうことができる。
以下、図面を使用して本発明に関し詳述する。
第１図は本発明が実現されるメモリパックの内部構成を
機能ブロックにて示し、たものである。
機能ブロックにて示し、たものである。
図において、１はメモリ部でありバッテリパックアンプ
を行なう関係上、消費電力の少ないＣＭＯ８／ が使用さ九る。２はこのメモリ部１をコントロールする
メモリ制御回路であって、データ・アドレスライト・チ
ップイネーブル（ｃｇ）等各種メモリコントロール信号
生成のだめの回路が含まれる。
を行なう関係上、消費電力の少ないＣＭＯ８／ が使用さ九る。２はこのメモリ部１をコントロールする
メモリ制御回路であって、データ・アドレスライト・チ
ップイネーブル（ｃｇ）等各種メモリコントロール信号
生成のだめの回路が含まれる。
３は電源電圧監視回路である。上述した様に活線挿抜を
行なう場合、本体電源を投入したままの状態でメモリパ
ックを抜き差しする途中ではコネクタビンの接触状態を
あてにすることはできない。
行なう場合、本体電源を投入したままの状態でメモリパ
ックを抜き差しする途中ではコネクタビンの接触状態を
あてにすることはできない。
従がって電源監視回路３はメモリパックの挿入が完了し
てから一定時間待った後動作許可される様にして誤動作
を防ぎ、抜去が始まったら直ちに動作を禁止し誤動作を
防ぐと共に内部状態・記憶の保護を行なう。詳細は後述
する。
てから一定時間待った後動作許可される様にして誤動作
を防ぎ、抜去が始まったら直ちに動作を禁止し誤動作を
防ぐと共に内部状態・記憶の保護を行なう。詳細は後述
する。
４はスイッチ回路である。スイッチ回路４は本体側から
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうための回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）によシ、メモリ部１に供給される制御信
号の一部をゲートする。
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうための回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）によシ、メモリ部１に供給される制御信
号の一部をゲートする。
尚、ライン１１はメモリ部１の電源ライン、ライン１２
は本体とのインターフェースラインであって詳しくはデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン１１を介して供給される電源により動作する様に構
成される。これについても詳細は後述する。
は本体とのインターフェースラインであって詳しくはデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン１１を介して供給される電源により動作する様に構
成される。これについても詳細は後述する。
第２図は第１図に示した各機能ブロックの具体的回路構
成を示す図である。
成を示す図である。
図において、４１・４２はダイオードである。ダイオー
ド４１・４２は電源ライン１０を介して供給されるＶＣ
Ｃとバックアップ用電池６１出力との切替えを自動的に
行なうものであり、メモリパックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダ・イオード４２がそれぞれＯＮとなり、電源Ｖ
。。及びＶＤＤをメモリ１ならびにメモリ制御回路２１
へ供給している。電源ＶＤＤはライン１】を介してメモ
リ制御回路２１ ・メモリ１へ供給される。この電圧は
メモリバンクを本体へ挿入したとき、はぼＶｃｃと同じ
電圧（＋５Ｖ）となり、その他はバンクアップ用電池６
１の持つ電圧（２〜３Ｖ）と等しくなる。
ド４１・４２は電源ライン１０を介して供給されるＶＣ
Ｃとバックアップ用電池６１出力との切替えを自動的に
行なうものであり、メモリパックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダ・イオード４２がそれぞれＯＮとなり、電源Ｖ
。。及びＶＤＤをメモリ１ならびにメモリ制御回路２１
へ供給している。電源ＶＤＤはライン１】を介してメモ
リ制御回路２１ ・メモリ１へ供給される。この電圧は
メモリバンクを本体へ挿入したとき、はぼＶｃｃと同じ
電圧（＋５Ｖ）となり、その他はバンクアップ用電池６
１の持つ電圧（２〜３Ｖ）と等しくなる。
本発明実施例ではバッテリバックアップの範囲を広くし
メモリ１のみならずメモリ制御回路２１も含めている。
メモリ１のみならずメモリ制御回路２１も含めている。
メモリ制御回路２１はＣＭＯ８素子で構成され、バッテ
リバンクアップ時これらの素子はスタンバイ状態となっ
て０Ｎ１０ＦＦが固定されることにより非常に少ないリ
ーク電流が流れる。
リバンクアップ時これらの素子はスタンバイ状態となっ
て０Ｎ１０ＦＦが固定されることにより非常に少ないリ
ーク電流が流れる。
従がってバッテリの寿命にはほとんど影響を与えること
をなくすることができる。このとき、 ’ＣＭＯ８Ｘ子
はスタンバイされているが、素子内部はＧＮＤ又は電源
のどちらかと低インピーダンスにスイッチングされてい
るので回路自体は低インピーダンスに保たれる。
をなくすることができる。このとき、 ’ＣＭＯ８Ｘ子
はスタンバイされているが、素子内部はＧＮＤ又は電源
のどちらかと低インピーダンスにスイッチングされてい
るので回路自体は低インピーダンスに保たれる。
メモリ制御回路２１はアドレスのデコード、ライト・イ
ネーブル信号の発生、データの切替え等、メモリ制御に
必要な信号の発生・処理を行なう。
ネーブル信号の発生、データの切替え等、メモリ制御に
必要な信号の発生・処理を行なう。
２２はメモリ１へ送出されるＣＢを制御する信号を反転
するインバータである。インバータ２２出力はナントゲ
ート７１の一人カ端子へ供給される。
するインバータである。インバータ２２出力はナントゲ
ート７１の一人カ端子へ供給される。
ナントゲート７１の他方の入力端子へはメモリ制御回路
２１出力及び後述する電源電圧監視回路３より出力され
る動作許可信号（ライン１２）が供給されており、この
ゲート７１によりメモリ１に対し供給されるＣＥ倍信号
制御する。ライン１２を伝播する信号は電源電圧監視回
路３の出力であシ、ＶＣＣが正常（＋５Ｖ）のときには
”ＨＩ（））（” レベル、その他の時には’ＬＯＷ”
レベルとなる。ライン１３を伝播する信号はメモリ制御
回路２１の出力でアドレスをデコードしたものである。
２１出力及び後述する電源電圧監視回路３より出力され
る動作許可信号（ライン１２）が供給されており、この
ゲート７１によりメモリ１に対し供給されるＣＥ倍信号
制御する。ライン１２を伝播する信号は電源電圧監視回
路３の出力であシ、ＶＣＣが正常（＋５Ｖ）のときには
”ＨＩ（））（” レベル、その他の時には’ＬＯＷ”
レベルとなる。ライン１３を伝播する信号はメモリ制御
回路２１の出力でアドレスをデコードしたものである。
又、ライン１４を伝播する信号は同じくメモリ制御回路
２１から出力される信号で、データ・ライトイネーブル
・アドレス等ＣＥ信号を除く、メモリ制御のために必要
な信号を全て含む。ライン１６・１８も同様である。ラ
イン１７はＣ８信号が伝播し１，７’ モ！Ｊ １（Ｄ
ＲＥＡＤ／ＷＲＩＴＥ 時のみ”ＬＯＷ”レベルとなり
、その他の場合（活線挿抜時も含む）は”ＨＩＧＨ”レ
ベルかフローティングの状態にある。ライン１９も同様
である。ライン１５を伝播する信号はその信号を反転さ
せたもので、メモリ１のＲＥＡＤ／ＷＲＩＴＥ時には’
ＨＩＧＨ”レベルとなシ、その他の場合は”ＬＯＷ”レ
ベルとなる。
２１から出力される信号で、データ・ライトイネーブル
・アドレス等ＣＥ信号を除く、メモリ制御のために必要
な信号を全て含む。ライン１６・１８も同様である。ラ
イン１７はＣ８信号が伝播し１，７’ モ！Ｊ １（Ｄ
ＲＥＡＤ／ＷＲＩＴＥ 時のみ”ＬＯＷ”レベルとなり
、その他の場合（活線挿抜時も含む）は”ＨＩＧＨ”レ
ベルかフローティングの状態にある。ライン１９も同様
である。ライン１５を伝播する信号はその信号を反転さ
せたもので、メモリ１のＲＥＡＤ／ＷＲＩＴＥ時には’
ＨＩＧＨ”レベルとなシ、その他の場合は”ＬＯＷ”レ
ベルとなる。
バックアップ用電池６１としては本体電源Ｖｃｃより低
電圧で且つメモリデータを保持するのに最小限の電圧値
のものが使用される。本発明実施例ではメモリパックを
挿入している以外の時はメモリ制御回路２１にも電源を
供給している。そのため、メモリ制御回路２１は静的消
費電流が少ないＣＭＯ８素子で構成されるのが望ましい
し、又、電池で動作させる関係からも低電圧で動作し得
るＣＭＯ８が適している。
電圧で且つメモリデータを保持するのに最小限の電圧値
のものが使用される。本発明実施例ではメモリパックを
挿入している以外の時はメモリ制御回路２１にも電源を
供給している。そのため、メモリ制御回路２１は静的消
費電流が少ないＣＭＯ８素子で構成されるのが望ましい
し、又、電池で動作させる関係からも低電圧で動作し得
るＣＭＯ８が適している。
尚、メモリ１のＣＢ大入力”）ＩＩＧＨ”レベルでスタ
ンバイ状態となりデータの保持を行ないｔ＋ＬＯｗ”レ
ベルでメモリ１のＲＥＡＤ／ＷＲＩＴＥが可能となる。
ンバイ状態となりデータの保持を行ないｔ＋ＬＯｗ”レ
ベルでメモリ１のＲＥＡＤ／ＷＲＩＴＥが可能となる。
ところで、活線挿抜される信号線は抜去される前は非選
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアンプあ
るいはプルダウン抵抗により非選択状態を安定に継続す
る様にしてやる必要がある。プルアップすべき信号はバ
ッテリパックアンプ電圧により行ない、プルダウンすべ
きものは本体から供給される電圧で行なうことによシ自
然に成される。
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアンプあ
るいはプルダウン抵抗により非選択状態を安定に継続す
る様にしてやる必要がある。プルアップすべき信号はバ
ッテリパックアンプ電圧により行ない、プルダウンすべ
きものは本体から供給される電圧で行なうことによシ自
然に成される。
図中、５３・５４は正常動作時の’ＨＩＧＨ”レベルを
保証するプルアップ抵抗、５５はプルダウン抵抗である
。抵抗５５はＶｃｃが本体から供給されていないとき電
源ライン１０を充分低い値に保つために用いられる。メ
モリパンクを本体へ挿入時、電源（Ｖｃｃ；＋５Ｖ）は
電源ライン１０を介して本体から供給される。本体の電
源がＯＦＩ”のとき、あるいはメモリパンクを本体へ挿
入していないときには抵抗５５の存在により、はぼ０ポ
ルトに保たれる。このことにより、挿抜状態を電源電圧
として短時間のうちに反映させ、これによシ、活線挿抜
時のデータ保護・制御を確実に行なう。
保証するプルアップ抵抗、５５はプルダウン抵抗である
。抵抗５５はＶｃｃが本体から供給されていないとき電
源ライン１０を充分低い値に保つために用いられる。メ
モリパンクを本体へ挿入時、電源（Ｖｃｃ；＋５Ｖ）は
電源ライン１０を介して本体から供給される。本体の電
源がＯＦＩ”のとき、あるいはメモリパンクを本体へ挿
入していないときには抵抗５５の存在により、はぼ０ポ
ルトに保たれる。このことにより、挿抜状態を電源電圧
として短時間のうちに反映させ、これによシ、活線挿抜
時のデータ保護・制御を確実に行なう。
５１・５２は逆流防止のために設けられるダイオート５
１・５２Ｆｉ活線挿抜時、インターフェース信号ライン
１６・１７によ、［源Ｖｃｃが持ち上げられるのを防ぐ
。
１・５２Ｆｉ活線挿抜時、インターフェース信号ライン
１６・１７によ、［源Ｖｃｃが持ち上げられるのを防ぐ
。
活線挿抜時、本体から供給される信号のうち、パがなめ
″となる選択信号（デバイスセレクト）はネガティブ（
無信号）状態となっている。しかし、信号線のうちの倒
木か、例えばデータライン、ア）”Ｖス、ｙ イア、Ｒ
ＦＪＡＤ／ＷＲＩ ＴＥ ７ イン（インターフェース
ライン１６・］７）はアクティブ状態のまま出力されて
いるものがある。一方、活線挿抜時、本体インターフェ
ースとのコネクタピンの接続状態は装置の挿入時の傾き
、早さによりランダムになってしまうことは上述したと
おりであり、従がって電源やグランドの接続が確保され
ないだめ異常現象が起こることは目に見えて明らかであ
る。
″となる選択信号（デバイスセレクト）はネガティブ（
無信号）状態となっている。しかし、信号線のうちの倒
木か、例えばデータライン、ア）”Ｖス、ｙ イア、Ｒ
ＦＪＡＤ／ＷＲＩ ＴＥ ７ イン（インターフェース
ライン１６・］７）はアクティブ状態のまま出力されて
いるものがある。一方、活線挿抜時、本体インターフェ
ースとのコネクタピンの接続状態は装置の挿入時の傾き
、早さによりランダムになってしまうことは上述したと
おりであり、従がって電源やグランドの接続が確保され
ないだめ異常現象が起こることは目に見えて明らかであ
る。
これに対処するため本発明実施例では流入電流防止用と
して外向きにダイオード５１・５２を挿入している。こ
れらダイオード５１・５２を挿入することにより正常動
作時、入力信号が’ＬＯＷ”レベルから’ＨＩＧＨ”レ
ベルになる場合、ダイオード５１・５２が逆バイアスと
なり、ライン１８・コ９がカットオフされてしまうが、
各々のプルアップ抵抗５３・５４により電圧は上昇する
ため、間顧は発生しない。
して外向きにダイオード５１・５２を挿入している。こ
れらダイオード５１・５２を挿入することにより正常動
作時、入力信号が’ＬＯＷ”レベルから’ＨＩＧＨ”レ
ベルになる場合、ダイオード５１・５２が逆バイアスと
なり、ライン１８・コ９がカットオフされてしまうが、
各々のプルアップ抵抗５３・５４により電圧は上昇する
ため、間顧は発生しない。
次に電源電圧監視回路３につき許細に説明する。
第３図は電源電圧監視回路３による電圧監視の様子をタ
イミングチャートにて示しだものである。
イミングチャートにて示しだものである。
図中、第２図と同一番号あるいは同一記号の付されであ
るものは第２図のそれと同様のものであるとする。
るものは第２図のそれと同様のものであるとする。
活線挿抜を行なう場合、電源を投入したままの状態でメ
モリパックを抜き挿し７する途中ではコネクタピンの接
触状態をあてにすることはできない。
モリパックを抜き挿し７する途中ではコネクタピンの接
触状態をあてにすることはできない。
従がって内部回路はメモリパックの挿入が完了してから
一定時間待った後動作許可される様にして誤動作を防ぎ
、抜去が始まったら直ちに動作を禁止し、誤動作を防ぐ
と共に内部状態・記憶の保護を行なう必要がある。この
ため、本発明実施例ではコンデンサ３０２と抵抗３０３
で構成される時定数回路によりメモリバンク挿入時の遅
れ時間を作り、抵抗３０６と３０７の分圧によりメモリ
部くツクの抜去を検出し、これら信号をトランジスタ３
１０と３１１で構成されるアンド回路によシ動作禁止信
号を作っている。
一定時間待った後動作許可される様にして誤動作を防ぎ
、抜去が始まったら直ちに動作を禁止し、誤動作を防ぐ
と共に内部状態・記憶の保護を行なう必要がある。この
ため、本発明実施例ではコンデンサ３０２と抵抗３０３
で構成される時定数回路によりメモリバンク挿入時の遅
れ時間を作り、抵抗３０６と３０７の分圧によりメモリ
部くツクの抜去を検出し、これら信号をトランジスタ３
１０と３１１で構成されるアンド回路によシ動作禁止信
号を作っている。
ダイオード３０１はメモリパックの再投入に備え、上記
コンデンサ３０２と抵抗３０３により決定される時定数
を早期に回復させるため、コンデンサ３０２に残った電
荷を放電するために設けられる。
コンデンサ３０２と抵抗３０３により決定される時定数
を早期に回復させるため、コンデンサ３０２に残った電
荷を放電するために設けられる。
尚、本発明実施例では、トランジスタ３１０・３１１と
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰＮ、ＮＰＮに対するＰＮＰ）でインバー
タを構成しているが、これは同一型トランジスタでイン
バータを組む場合における電源電圧の過渡期における不
安定出力（）・ゲート）が出ない様にするだめのもので
ある。
トランジスタ３１２の様に相補型のトランジスタ（ＰＮ
Ｐに対するＮＰＮ、ＮＰＮに対するＰＮＰ）でインバー
タを構成しているが、これは同一型トランジスタでイン
バータを組む場合における電源電圧の過渡期における不
安定出力（）・ゲート）が出ない様にするだめのもので
ある。
いま、メモリバンクを本体から外しであるとすればＶｃ
ｃはほぼ０ボルトであり、トランジスタ３１０・３１３
は全てＯＦＦとなっている。従ってライン１２を伝播す
る信号は抵抗３１４の存在により”ＬＯＷ”レベルであ
る。Ｃ８（Ｃｈｉｐ ５ｅｌｅｃｅ）信号ライン１７は
そのときフローティングの状態にあり、ライン】９を伝
播する信号は抵抗５４と電源ＶＤＤによ、ｊ９ ”ＨＩ
ＧＩ−（”レベルとなり、従がってインパーク２２を介
しライン１５を伝播する信号はＬＯＷ”レベルとなる。
ｃはほぼ０ボルトであり、トランジスタ３１０・３１３
は全てＯＦＦとなっている。従ってライン１２を伝播す
る信号は抵抗３１４の存在により”ＬＯＷ”レベルであ
る。Ｃ８（Ｃｈｉｐ ５ｅｌｅｃｅ）信号ライン１７は
そのときフローティングの状態にあり、ライン】９を伝
播する信号は抵抗５４と電源ＶＤＤによ、ｊ９ ”ＨＩ
ＧＩ−（”レベルとなり、従がってインパーク２２を介
しライン１５を伝播する信号はＬＯＷ”レベルとなる。
ゲート７１はナントゲートで構成されるため、その入力
のうち１つ以上が’ＬＯＷ”レベルであると、その出力
は”ＨＩＧＨ”レベルとなり、従がってメモリ部１はス
タンバイ状態に保たれデータは保持される。
のうち１つ以上が’ＬＯＷ”レベルであると、その出力
は”ＨＩＧＨ”レベルとなり、従がってメモリ部１はス
タンバイ状態に保たれデータは保持される。
本体にメモリバンクを差し込むときには信号線１６・１
７電源ライン１０及びＧＮＤライン２０のどれが最初に
本体に接続され、又どれが最後に接続されるかは上述し
た如く不明である。活線挿抜時、本体側から送出される
Ｃ８信号は’Ｉ−ＩＩＧＨ”レベルになっている。
７電源ライン１０及びＧＮＤライン２０のどれが最初に
本体に接続され、又どれが最後に接続されるかは上述し
た如く不明である。活線挿抜時、本体側から送出される
Ｃ８信号は’Ｉ−ＩＩＧＨ”レベルになっている。
電源・ＧＮＤが接続されるとＶｃｃラインの電位が上昇
し、トランジスタ３１０はＶｃｃがある設定点に達する
とＯＮし、その後遅れて（この遅れ時間は抵抗３０３・
３０４・３０５、コンデンサ３０２により決定）トラン
ジスタ３１１がＯＮする。トランジスタ３１０・３１１
の両方がＯＮするとトランジスタ３１３がＯＮし、トラ
ンジスタ３１３のコレクタ出力（ライン１２）はほぼＶ
ｃｃの電圧と等しくなり、ゲート７１を介して本体から
のメモリアクセスが可能になる。
し、トランジスタ３１０はＶｃｃがある設定点に達する
とＯＮし、その後遅れて（この遅れ時間は抵抗３０３・
３０４・３０５、コンデンサ３０２により決定）トラン
ジスタ３１１がＯＮする。トランジスタ３１０・３１１
の両方がＯＮするとトランジスタ３１３がＯＮし、トラ
ンジスタ３１３のコレクタ出力（ライン１２）はほぼＶ
ｃｃの電圧と等しくなり、ゲート７１を介して本体から
のメモリアクセスが可能になる。
本体からメモリパックを抜くときにはＶｃｃの下降につ
れてトランジスタ３１００ベース電位も下降し、これに
よってトランジスタ３１０をＯＦＦさせる。トランジス
タ３１０のＯＦＦにより同じくトランジスタ３１３も０
ＦＦＬ、従がってライン１２を”ＬＯＷ”レベルにして
ゲート７１を閉じる。ＶＣＣの下降に伴ないコンデンサ
３０２の電荷はダイオード３０１によりＶｃｃに放電さ
れる。
れてトランジスタ３１００ベース電位も下降し、これに
よってトランジスタ３１０をＯＦＦさせる。トランジス
タ３１０のＯＦＦにより同じくトランジスタ３１３も０
ＦＦＬ、従がってライン１２を”ＬＯＷ”レベルにして
ゲート７１を閉じる。ＶＣＣの下降に伴ないコンデンサ
３０２の電荷はダイオード３０１によりＶｃｃに放電さ
れる。
尚、電源電圧監視回路３はｖＣＣの上昇時ＣＳライン１
９が追従しないとき、ライン２１に正の短かい信号が出
る可能性があるのでその不要信号の除去にも役立つ。
９が追従しないとき、ライン２１に正の短かい信号が出
る可能性があるのでその不要信号の除去にも役立つ。
以上説明の如く本発明によれば本体側に特別な回路を持
つことなく又、特殊な接続構造を持たすに活線挿抜が行
なえ、確実にデータ保持が可能である。
つことなく又、特殊な接続構造を持たすに活線挿抜が行
なえ、確実にデータ保持が可能である。
本発明によれば他にＶ下に列必する効果を有する。
（１） メモリパックを活線挿抜する際電源状態を監
視することにより確実に有効信号を千成することができ
従って誤動作防止がはかれる。
視することにより確実に有効信号を千成することができ
従って誤動作防止がはかれる。
（２） メモリ索子のみならずメモリ周辺の制御回路
もバッテリバックアップすることにより装置を低インピ
ーダンス状態に保ち、静電耐圧を増すことができる。
もバッテリバックアップすることにより装置を低インピ
ーダンス状態に保ち、静電耐圧を増すことができる。
（３）逆流防ＩＩ−，のためのダイオードを外方向に旧
１人することでメモリパックを活線挿抜するＴ１抜き差
り、 した場合に発生する電圧ｐ常と異常電流の廻り込
みを防［トできる。
１人することでメモリパックを活線挿抜するＴ１抜き差
り、 した場合に発生する電圧ｐ常と異常電流の廻り込
みを防［トできる。
（４） プルダウン抵抗の挿入により、活線挿抜の際
本体から受けている２７１圧を直ちに下げ内部回路及び
デー々の保護を確実に行ない得ろ。
本体から受けている２７１圧を直ちに下げ内部回路及び
デー々の保護を確実に行ない得ろ。
第１図は本発明が実現されるメモリパックの内部構成を
機能的に示したブロック図、第２図は第１図に示した各
機能ブロックの具体的回路構成を示す図、第３図は本発
明の動作を示すタイミングチャートである。 （以下余白） １ ・・・・・ メモリ ２・２１・・・・・・メモリ制御部 ３ ・・・・ 電源電圧監視回路 ３０２・３０３ ・・・・・・ 時定数回路４ ・・
・・・・ 電源切替回路 ５ ・・・・・・ 逆流防止回路 ４１・４２ ・・・電源切替ダイオード５１・５２ ・
・・逆流防止ダイオード５３・５４ ・・・プルアップ
抵抗 ５５ ・・・・・・ プルダウン抵抗６・６１・・−
・・・電池 ７・７１・・・・・・ゲート 代理人弁理士 則近憲佑（ほか１名） ８ ■ ［相］ ○ ＝
機能的に示したブロック図、第２図は第１図に示した各
機能ブロックの具体的回路構成を示す図、第３図は本発
明の動作を示すタイミングチャートである。 （以下余白） １ ・・・・・ メモリ ２・２１・・・・・・メモリ制御部 ３ ・・・・ 電源電圧監視回路 ３０２・３０３ ・・・・・・ 時定数回路４ ・・
・・・・ 電源切替回路 ５ ・・・・・・ 逆流防止回路 ４１・４２ ・・・電源切替ダイオード５１・５２ ・
・・逆流防止ダイオード５３・５４ ・・・プルアップ
抵抗 ５５ ・・・・・・ プルダウン抵抗６・６１・・−
・・・電池 ７・７１・・・・・・ゲート 代理人弁理士 則近憲佑（ほか１名） ８ ■ ［相］ ○ ＝
Claims (1)
- 本体とはコネクタを介して接続されるカセット式記憶装
置において、記憶部のみならず周辺回路もバソテリバノ
クアップを行なうことによシ装置を低インピーダンス状
態に保つメモリ制御回路と、活線挿抜時インター７エー
スラインの過渡的な接続状態の経過に際し電源回路に流
れ込む電流をカットオフする電流逆流防止回路と、電源
電圧を監視し正規の電圧値以外ではメモリアクセスを禁
止すると共に記憶部をスタンバイ状態とする電源電圧監
視回路とを具備することによシ、活線挿抜に際しても記
憶部のデータを保証することを特徴とするカセット式記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197713A JPS5990275A (ja) | 1982-11-12 | 1982-11-12 | カセツト式記憶装置 |
| US06/550,209 US4587640A (en) | 1982-11-12 | 1983-11-09 | Cassette type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197713A JPS5990275A (ja) | 1982-11-12 | 1982-11-12 | カセツト式記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990275A true JPS5990275A (ja) | 1984-05-24 |
Family
ID=16379113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197713A Pending JPS5990275A (ja) | 1982-11-12 | 1982-11-12 | カセツト式記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4587640A (ja) |
| JP (1) | JPS5990275A (ja) |
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|---|---|
| US4587640A (en) | 1986-05-06 |
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