JPS61127032A - メモリ書込制御方式 - Google Patents
メモリ書込制御方式Info
- Publication number
- JPS61127032A JPS61127032A JP25014484A JP25014484A JPS61127032A JP S61127032 A JPS61127032 A JP S61127032A JP 25014484 A JP25014484 A JP 25014484A JP 25014484 A JP25014484 A JP 25014484A JP S61127032 A JPS61127032 A JP S61127032A
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- JP
- Japan
- Prior art keywords
- terminal
- gate
- data
- write
- write control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つの装置間のデータ授受用バー＃７アメモリ
へのデータの書込みを制御するメモリ書込制御方式の改
良に関する。
へのデータの書込みを制御するメモリ書込制御方式の改
良に関する。
バー７７アメモリを有する第１の装置と第２の装置とが
結ばれ、この両者の間でデータを授受するときバックア
メモリが用いられるが、このバッファメモリへのデータ
が誤って書込まれるのを防止する対策の向上が求められ
ている。
結ばれ、この両者の間でデータを授受するときバックア
メモリが用いられるが、このバッファメモリへのデータ
が誤って書込まれるのを防止する対策の向上が求められ
ている。
従来例を第２図によって説明する。第２図は従来例を説
明するブロック図である。
明するブロック図である。
図示のように第１の制御装Ｗｘと、第２の制御装置２と
が結ばれ、この両者間でデータＤを授受するが、劃−装
置２は、プロセサ３、主記憶部４、バッファメモリ５及
び制御回路６で耐酸されている。このようなシステムに
おζ・て、例えば制御装置１から制御装置２ヘデータＤ
、を送出する場合接続［７を経たデータＤ１は制御回路
６により、データバス８からバ９７アメモリ５に書込ま
れる。
が結ばれ、この両者間でデータＤを授受するが、劃−装
置２は、プロセサ３、主記憶部４、バッファメモリ５及
び制御回路６で耐酸されている。このようなシステムに
おζ・て、例えば制御装置１から制御装置２ヘデータＤ
、を送出する場合接続［７を経たデータＤ１は制御回路
６により、データバス８からバ９７アメモリ５に書込ま
れる。
なおこの書込みは、プロセサ３かもの書込信号Ｗが、バ
ッファメモリ５０書込制御端子Ａへ供給嘔れること屏よ
り行われる。
ッファメモリ５０書込制御端子Ａへ供給嘔れること屏よ
り行われる。
このシステムにおいて、制御装置ｌが制御装置２から切
離された状態の場合、オペレータの誤操作等により、バ
ッファメモリ５へのデータの誤書込を生ずることがある
。これを防止するため、書込制御端子ａＫＡＮＤゲート
９を設け、一方の端子ａに書込信号Ｗを供給し、他方端
子す和は、この書込信号Ｗを制御するスイーＩチＳによ
る信号を供給する。即ちこのスイ・ＩテがＯＮの場合に
は、ＡＮＤゲート９の端子すの電位は１−０」であり、
ＡＮＤゲート９は「閉」となりて、書込信号Ｗは書込制
御端子Ｃには供給されない。
離された状態の場合、オペレータの誤操作等により、バ
ッファメモリ５へのデータの誤書込を生ずることがある
。これを防止するため、書込制御端子ａＫＡＮＤゲート
９を設け、一方の端子ａに書込信号Ｗを供給し、他方端
子す和は、この書込信号Ｗを制御するスイーＩチＳによ
る信号を供給する。即ちこのスイ・ＩテがＯＮの場合に
は、ＡＮＤゲート９の端子すの電位は１−０」であり、
ＡＮＤゲート９は「閉」となりて、書込信号Ｗは書込制
御端子Ｃには供給されない。
従って制御装置１と２とを切離すときには、このスイッ
チを人手により、ＯＦＦとすれば、パ雫ファメモリ５へ
のデータの誤込みを防止することができる。
チを人手により、ＯＦＦとすれば、パ雫ファメモリ５へ
のデータの誤込みを防止することができる。
上記で明らかな如く、従来の書込防止方法は、人手操作
によりスイッチＳを０Ｎ１０ＦＦする方法であるため、
２つの装置を切離す際に、切り（ＯＦＦ状態とする）忘
れを生じ、このためバ９７アメモリのデータの保ｉ！！
ｉ！（メモリプロテクト）を充分に行い得ないという問
題点があった。
によりスイッチＳを０Ｎ１０ＦＦする方法であるため、
２つの装置を切離す際に、切り（ＯＦＦ状態とする）忘
れを生じ、このためバ９７アメモリのデータの保ｉ！！
ｉ！（メモリプロテクト）を充分に行い得ないという問
題点があった。
上記の問題点は、書込制御端子及びデータ書込端子を有
する記憶部と処理装置とを内蔵する第１の装置と、第２
の装置とが接続線で結ばれ、第２の装置から送出され接
続線を経由したデータがデータ書込端子へ供給されると
共に処理装置からの。
する記憶部と処理装置とを内蔵する第１の装置と、第２
の装置とが接続線で結ばれ、第２の装置から送出され接
続線を経由したデータがデータ書込端子へ供給されると
共に処理装置からの。
書込制御信号な書込制御端子へ共給することにより、第
２の装置からのデータの記憶部への書込みが行われるシ
ステムにおいて、出力端子が前記書込制御端子に結がれ
第１及び第２の入力端子を有するＡＮＤゲートと、該第
１の入力端子に前記書込制御信号を供給する手段と、第
１の接続線の一端が前記第１の装置に結ばれた第１の接
続コネクタと、第２の接続線の一端が前記第２の装置に
結ばれた第２の接続コネクタと、該第１及び第２のコネ
クタを接続せしめたとき、前記ＡＮＤゲートの第２の入
力端子の電位を制御して、開となざしめ、前記第２の装
置からのデータの前記記憶部への書込みを行わしめる接
続手段とを備えた本発明のメモリ書込制両万式忙よって
解決される。
２の装置からのデータの記憶部への書込みが行われるシ
ステムにおいて、出力端子が前記書込制御端子に結がれ
第１及び第２の入力端子を有するＡＮＤゲートと、該第
１の入力端子に前記書込制御信号を供給する手段と、第
１の接続線の一端が前記第１の装置に結ばれた第１の接
続コネクタと、第２の接続線の一端が前記第２の装置に
結ばれた第２の接続コネクタと、該第１及び第２のコネ
クタを接続せしめたとき、前記ＡＮＤゲートの第２の入
力端子の電位を制御して、開となざしめ、前記第２の装
置からのデータの前記記憶部への書込みを行わしめる接
続手段とを備えた本発明のメモリ書込制両万式忙よって
解決される。
以上のように本発明は、２つの装置を接続するコネクタ
にデータが書込まれるバッファメモリの書込抑止手段を
有するため、コネクタにより２つの装置を切離したとき
に、自動的忙バックアメモリへの書込みが抑止されるの
で、誤って書込みが行われることがない。
にデータが書込まれるバッファメモリの書込抑止手段を
有するため、コネクタにより２つの装置を切離したとき
に、自動的忙バックアメモリへの書込みが抑止されるの
で、誤って書込みが行われることがない。
以下、不発明を図面によって説明する。第１図は本発明
の一実施例を説明するブロック図である。
の一実施例を説明するブロック図である。
本発明は、第１図に示す如く制御装置１と、制御装ＶＬ
２との接続手段としてコネクタ１０及びｌｌを設け、こ
の接続を切離したとき、自動的ＫＡＮＬ）ゲート９の端
子すを「０」電位にして該ゲートを「閉」となさしめる
ように図ったものである。
２との接続手段としてコネクタ１０及びｌｌを設け、こ
の接続を切離したとき、自動的ＫＡＮＬ）ゲート９の端
子すを「０」電位にして該ゲートを「閉」となさしめる
ように図ったものである。
コネクタｌＯのジャック端子Ｊ、〜Ｊｓ及びコネクタ１
１のプラグ端子ＰＬ〜Ｐａはデータ用端子であり、デー
タＤの転送に用いられる。これに対し、コネクタ１０の
ジャック端子Ｊ・とコネクタ１１のプラグ端子Ｐ、は、
ゲート制御用端子である。
１のプラグ端子ＰＬ〜Ｐａはデータ用端子であり、デー
タＤの転送に用いられる。これに対し、コネクタ１０の
ジャック端子Ｊ・とコネクタ１１のプラグ端子Ｐ、は、
ゲート制御用端子である。
すなわちジャック端子Ｊ・は、図示の如く接地された端
子であり、−万ブラブ端子Ｐ、はインバータ１２を介し
てＡＮＤゲート９の端子すに接続されている。なお、こ
の端子に抵抗Ｒを介して電圧Ｖが供給されている。
子であり、−万ブラブ端子Ｐ、はインバータ１２を介し
てＡＮＤゲート９の端子すに接続されている。なお、こ
の端子に抵抗Ｒを介して電圧Ｖが供給されている。
従ってコネクタ１０なコネクタＩＩＫ接続した状態では
、ＡＮＤゲート９の端子すの電位は＋Ｖなるので、該ゲ
ートは「開」となり、プロセサ３からの書込信号Ｗは書
込制御端子Ｃに供給されて、制御装ｆｉｌｌからのデー
タＤ（制御回路６による）ｊバッファメモリ５への書込
みが奸容される。
、ＡＮＤゲート９の端子すの電位は＋Ｖなるので、該ゲ
ートは「開」となり、プロセサ３からの書込信号Ｗは書
込制御端子Ｃに供給されて、制御装ｆｉｌｌからのデー
タＤ（制御回路６による）ｊバッファメモリ５への書込
みが奸容される。
これに対しコネクタ１０及び１１を切醗した場合Ｋ）ｉ
、ＡＮＤグー、９．端子７゜」電位となるので、該ゲー
トは「閉」となり、書込信号Ｗは、書込制御端子Ｃへ供
給されない。
、ＡＮＤグー、９．端子７゜」電位となるので、該ゲー
トは「閉」となり、書込信号Ｗは、書込制御端子Ｃへ供
給されない。
このように本発明では、コネクタの抜き／歪しにより、
自動的に、パヴファメモリへの舎込みを制御できるので
、従来のようにスイッチの切忘れによる誤書込みを生ず
ることがな〜・。
自動的に、パヴファメモリへの舎込みを制御できるので
、従来のようにスイッチの切忘れによる誤書込みを生ず
ることがな〜・。
本発明は自動書込制御手段ををするので、バグファメモ
リの誤書込みを防止しうる効果をもたらす０
リの誤書込みを防止しうる効果をもたらす０
第１図は本発明の一実施例を説明するブロック図、
Claims (1)
- 書込制御端子及びデータ書込端子を有する記憶部を備え
る第１の装置と、この記憶部をアクセスする第２の装置
とが接続線で結ばれ、第２の装置から送出されたデータ
がデータ書込端子へ供給されると共に書込制御信号を書
込制御端子へ供給することにより、第２の装置からのデ
ータの記憶部への書込みが行われるシステムにおいて、
出力端子が前記書込制御端子に結ばれ第１及び第２の入
力端子を有するＡＮＤゲートと、該第１の入力端子に前
記書込制御信号を供給する手段と、第１の接続線の一端
が前記第１の装置に結ばれた第１の接続コネクタと、第
２の接続線の一端が前記第２の装置に結ばれた第２の接
続コネクタと、該第１及び第２の接続コネクタを接続せ
しめたとき、前記ＡＮＤゲートの第２の入力端子の電位
を制御して開となさしめ、前記第２の装置からのデータ
の前記記憶部への書込みを行われる接続手段とを備えた
ことを特徴とするメモリ書込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25014484A JPS61127032A (ja) | 1984-11-27 | 1984-11-27 | メモリ書込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25014484A JPS61127032A (ja) | 1984-11-27 | 1984-11-27 | メモリ書込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61127032A true JPS61127032A (ja) | 1986-06-14 |
Family
ID=17203469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25014484A Pending JPS61127032A (ja) | 1984-11-27 | 1984-11-27 | メモリ書込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018190116A (ja) * | 2017-05-01 | 2018-11-29 | ファナック株式会社 | システムおよびコネクタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150025A (en) * | 1979-05-10 | 1980-11-21 | Fujitsu Ltd | Information protecting circuit |
| JPS5990275A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | カセツト式記憶装置 |
-
1984
- 1984-11-27 JP JP25014484A patent/JPS61127032A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150025A (en) * | 1979-05-10 | 1980-11-21 | Fujitsu Ltd | Information protecting circuit |
| JPS5990275A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | カセツト式記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018190116A (ja) * | 2017-05-01 | 2018-11-29 | ファナック株式会社 | システムおよびコネクタ |
| US10389063B2 (en) | 2017-05-01 | 2019-08-20 | Fanuc Corporation | System and connector |
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