JPH0157376B2 - - Google Patents
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- JPH0157376B2 JPH0157376B2 JP55104701A JP10470180A JPH0157376B2 JP H0157376 B2 JPH0157376 B2 JP H0157376B2 JP 55104701 A JP55104701 A JP 55104701A JP 10470180 A JP10470180 A JP 10470180A JP H0157376 B2 JPH0157376 B2 JP H0157376B2
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- JP
- Japan
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- control device
- data
- common bus
- computer system
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- Prior art date
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- 238000012544 monitoring process Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 2
- 238000012806 monitoring device Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機システムと、共通バス方
式の計算機と、共通バスと電子計算機システムと
の間に配置されたシステム・インタフエース制御
装置とを有する情報処理システムにおいて、上記
システム・インタフエース制御装置に所定のアク
セス・キーをセツトしない限り、上記共通バス方
式の計算機が上記電子計算機システムを制御でき
ないようにした共通バス・インタフエース保護方
式に関するものである。
式の計算機と、共通バスと電子計算機システムと
の間に配置されたシステム・インタフエース制御
装置とを有する情報処理システムにおいて、上記
システム・インタフエース制御装置に所定のアク
セス・キーをセツトしない限り、上記共通バス方
式の計算機が上記電子計算機システムを制御でき
ないようにした共通バス・インタフエース保護方
式に関するものである。
電子計算機に対して集中監視制御装置を付加
し、この集中監視制御装置によつて電子計算機シ
ステムの監視および制御することは、従来より行
われている。集中監視制御装置から電子計算機シ
ステムの監視および制御を行うには、集中監視制
御装置と電子計算機システムを構成する各装置と
の間でインタフエース仕様を定義し、その規定を
満足する条件で信号の送受信を行う必要がある。
システム・インタフエースとは、集中監視制御装
置と電子計算機システムを構成する各装置とのイ
ンタフエースの総称である。集中監視制御装置を
共通バス方式のミニコンで構成する試みがなされ
ているが、共通バス方式のミニコンを使用する場
合には、共通バスにシステム・インタフエース制
御装置を接続し、このシステム・インタフエース
制御装置に電子計算機システムを接続する必要が
ある。システム・インタフエース制御装置は、ミ
ニコンからの制御信号および制御データを電子計
算機システムのインタフエースに変換すると共
に、電子計算機システムからミニコンに送るデー
タ等をミニコンのインタフエースに変換する。集
中監視制御装置と電子計算機システムはそれぞれ
独立した計算機システムであり、一般に、アーキ
テクチヤの異なる計算機間をつなぐには、両者の
間にアダプタ的なものが必要である。このような
情報処理システムにおいて、集中監視制御装置に
障害が生じた場合や共通バスにノイズが乗つた場
合には、障害が生じた集中監視装置から出力され
た誤つた信号や共通バス上のノイズが電子計算機
システム側に送られ、電子計算機システムに誤動
作、例えば正常運転中にシステム・リセツトなど
を惹起するおそれがある。
し、この集中監視制御装置によつて電子計算機シ
ステムの監視および制御することは、従来より行
われている。集中監視制御装置から電子計算機シ
ステムの監視および制御を行うには、集中監視制
御装置と電子計算機システムを構成する各装置と
の間でインタフエース仕様を定義し、その規定を
満足する条件で信号の送受信を行う必要がある。
システム・インタフエースとは、集中監視制御装
置と電子計算機システムを構成する各装置とのイ
ンタフエースの総称である。集中監視制御装置を
共通バス方式のミニコンで構成する試みがなされ
ているが、共通バス方式のミニコンを使用する場
合には、共通バスにシステム・インタフエース制
御装置を接続し、このシステム・インタフエース
制御装置に電子計算機システムを接続する必要が
ある。システム・インタフエース制御装置は、ミ
ニコンからの制御信号および制御データを電子計
算機システムのインタフエースに変換すると共
に、電子計算機システムからミニコンに送るデー
タ等をミニコンのインタフエースに変換する。集
中監視制御装置と電子計算機システムはそれぞれ
独立した計算機システムであり、一般に、アーキ
テクチヤの異なる計算機間をつなぐには、両者の
間にアダプタ的なものが必要である。このような
情報処理システムにおいて、集中監視制御装置に
障害が生じた場合や共通バスにノイズが乗つた場
合には、障害が生じた集中監視装置から出力され
た誤つた信号や共通バス上のノイズが電子計算機
システム側に送られ、電子計算機システムに誤動
作、例えば正常運転中にシステム・リセツトなど
を惹起するおそれがある。
本発明は、上記の問題点を解決するものであつ
て、電子計算機システムと、共通バス方式の電子
計算機より構成された集中監視制御装置と、共通
バスと電子計算機システムとの間に配置されたシ
ステム・インタフエース制御装置とを備える情報
処理システムにおいて、共通バスに接続されてい
るシステム・インタフエース制御装置以外の他装
置に障害が発生した場合や共通バス上にノイズが
乗つた場合においても、共通バス上に送出された
誤つた信号や共通バス上のノイズによつて電子計
算機システムが誤動作しないようになつた共通バ
ス・インタフエース保護方式を提供することを目
的としている。そしてそのため、本発明の共通バ
ス・インタフエース保護方式は、 共通バス方式の電子計算機より構成された集中
監視制御装置と、 電子計算機システムと、 共通バスと上記電子計算機システムの間に配置
されたシステム・インタフエース制御装置と を備え、 且つ上記集中監視制御装置が上記システム・イ
ンタフエース制御装置を介して上記電子計算機シ
ステムを制御するよう構成された情報処理システ
ムにおける共通バス・インタフエース保護方式で
あつて、 上記システム・インタフエース制御装置は、個
有のアドレスを持つアクセス・キー・レジスタ、
個有のアドレスを持つデータ・レジスタおよび該
データ・レジスタの内容を解析して上記電子計算
機システムを制御する制御回路を有し、 上記集中監視制御装置が上記共通バスを通じて
出力したアドレス情報が上記アクセス・キー・レ
ジスタのアドレスと一致した時に、上記集中監視
制御装置が上記共通バスを通じて出力した制御情
報を上記アクセス・キー・レジスタにセツトし、 上記アクセス・キー・レジスタに所定のアクセ
ス・キーがセツトされている状態の下においての
み、上記共通バスのアドレス情報が上記データ・
レジスタのアドレスと一致した時に、上記集中監
視制御装置が共通バスを通じて出力したデータを
上記データ・レジスタにセツトするように構成さ
れ、 上記集中監視制御装置は、電子計算機システム
を制御する際に、前記システム・インタフエース
制御装置に対して、上記アクセス・キー・レジス
タに上記所定のアクセス・キーをセツトする要求
を出し、その後に上記データ・レジスタにデータ
をセツトする要求を出し、上記システム・インタ
フエース制御装置はデータ・レジスタにセツトさ
れたデータの内容を解析して、上記電子計算機シ
ステムを制御する ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
て、電子計算機システムと、共通バス方式の電子
計算機より構成された集中監視制御装置と、共通
バスと電子計算機システムとの間に配置されたシ
ステム・インタフエース制御装置とを備える情報
処理システムにおいて、共通バスに接続されてい
るシステム・インタフエース制御装置以外の他装
置に障害が発生した場合や共通バス上にノイズが
乗つた場合においても、共通バス上に送出された
誤つた信号や共通バス上のノイズによつて電子計
算機システムが誤動作しないようになつた共通バ
ス・インタフエース保護方式を提供することを目
的としている。そしてそのため、本発明の共通バ
ス・インタフエース保護方式は、 共通バス方式の電子計算機より構成された集中
監視制御装置と、 電子計算機システムと、 共通バスと上記電子計算機システムの間に配置
されたシステム・インタフエース制御装置と を備え、 且つ上記集中監視制御装置が上記システム・イ
ンタフエース制御装置を介して上記電子計算機シ
ステムを制御するよう構成された情報処理システ
ムにおける共通バス・インタフエース保護方式で
あつて、 上記システム・インタフエース制御装置は、個
有のアドレスを持つアクセス・キー・レジスタ、
個有のアドレスを持つデータ・レジスタおよび該
データ・レジスタの内容を解析して上記電子計算
機システムを制御する制御回路を有し、 上記集中監視制御装置が上記共通バスを通じて
出力したアドレス情報が上記アクセス・キー・レ
ジスタのアドレスと一致した時に、上記集中監視
制御装置が上記共通バスを通じて出力した制御情
報を上記アクセス・キー・レジスタにセツトし、 上記アクセス・キー・レジスタに所定のアクセ
ス・キーがセツトされている状態の下においての
み、上記共通バスのアドレス情報が上記データ・
レジスタのアドレスと一致した時に、上記集中監
視制御装置が共通バスを通じて出力したデータを
上記データ・レジスタにセツトするように構成さ
れ、 上記集中監視制御装置は、電子計算機システム
を制御する際に、前記システム・インタフエース
制御装置に対して、上記アクセス・キー・レジス
タに上記所定のアクセス・キーをセツトする要求
を出し、その後に上記データ・レジスタにデータ
をセツトする要求を出し、上記システム・インタ
フエース制御装置はデータ・レジスタにセツトさ
れたデータの内容を解析して、上記電子計算機シ
ステムを制御する ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第１図は本発明のシステム構成を示す図、第２
図はシステム・インタフエース制御装置の概要を
示す図、第３図は本発明による制御シーケンスを
示す図、第４図は本発明におけるアドレス割付け
を説明する図である。
図はシステム・インタフエース制御装置の概要を
示す図、第３図は本発明による制御シーケンスを
示す図、第４図は本発明におけるアドレス割付け
を説明する図である。
第１図および第２図において、１はミニコン、
２はメモリ、３はデータ・チヤネル、４は入出力
制御装置、５は磁気デイスク装置、６はキヤラク
タ・デイスプレイ装置、７はキーボード、８はラ
イト・ペン、９は共通バス、１０はシステム・イ
ンタフエース制御装置、１１は共通バス制御回
路、１２はアクセス・キー・レジスタ、１３―０
ないし１３―ｎはデータ・レジスタ、１４は制御
回路をそれぞれ示している。
２はメモリ、３はデータ・チヤネル、４は入出力
制御装置、５は磁気デイスク装置、６はキヤラク
タ・デイスプレイ装置、７はキーボード、８はラ
イト・ペン、９は共通バス、１０はシステム・イ
ンタフエース制御装置、１１は共通バス制御回
路、１２はアクセス・キー・レジスタ、１３―０
ないし１３―ｎはデータ・レジスタ、１４は制御
回路をそれぞれ示している。
ミニコン１、メモリ２、データ・チヤネル３、
入出力制御装置４、磁気デイスク装置５、キヤラ
クタ・デイスプレイ装置６、キーボード７、ライ
ト・ペン８および共通バス９は、集中監視制御装
置を構成するものである。この集中監視制御装置
は、電子計算機システムの監視および制御を行う
ものである。オペレータはキーボード７又はライ
ト・ペン８を用いて電子計算機システムを制御す
る。キーボード７又はライト・ペン８から入力さ
れた制御指令は、キヤラクタ・デイスプレイ装置
６、入出力制御装置４および共通バス９を介して
ミニコン１に送られる。ミニコン１は、制御指令
を解析し、システム・インタフエース制御装置１
０を介して電子計算機システムの制御を行う。電
子計算機システムの運転中に障害が発生した場合
には、割込みによつて電子計算機システムの障害
発生が集中監視制御装置に通知される。
入出力制御装置４、磁気デイスク装置５、キヤラ
クタ・デイスプレイ装置６、キーボード７、ライ
ト・ペン８および共通バス９は、集中監視制御装
置を構成するものである。この集中監視制御装置
は、電子計算機システムの監視および制御を行う
ものである。オペレータはキーボード７又はライ
ト・ペン８を用いて電子計算機システムを制御す
る。キーボード７又はライト・ペン８から入力さ
れた制御指令は、キヤラクタ・デイスプレイ装置
６、入出力制御装置４および共通バス９を介して
ミニコン１に送られる。ミニコン１は、制御指令
を解析し、システム・インタフエース制御装置１
０を介して電子計算機システムの制御を行う。電
子計算機システムの運転中に障害が発生した場合
には、割込みによつて電子計算機システムの障害
発生が集中監視制御装置に通知される。
第２図はシステム・インタフエース制御装置の
要部を示すものである。第２図において、共通バ
ス制御回路１１は、データ転送を制御するもので
ある。アクセス・キー・レジスタ１２には、ミニ
コン１が発行したアクセス・キーがセツトされ
る。データ・レジスタ１３―０ないし１３―ｎに
は、ミニコン１が発行したコマンドやデータがセ
ツトされる。制御回路１０は、データ・レジスタ
１３―０ないし１３―ｎの内容を解読し、解読結
果に基づき電子計算機システムの本体系または周
辺系を制御するものである。アクセス・キー・レ
ジスタ１２およびデータ・レジスタ１３―０ない
し１３―ｎのそれぞれに対して、第４図に示すよ
うな固有のアドレスが割付けられている。アクセ
ス・キー・レジスタ１２に所定のアクセス・キー
情報がセツトされると、データ・レジスタ１３―
０ないし１３―ｎにデータをセツトすることが可
能になる。
要部を示すものである。第２図において、共通バ
ス制御回路１１は、データ転送を制御するもので
ある。アクセス・キー・レジスタ１２には、ミニ
コン１が発行したアクセス・キーがセツトされ
る。データ・レジスタ１３―０ないし１３―ｎに
は、ミニコン１が発行したコマンドやデータがセ
ツトされる。制御回路１０は、データ・レジスタ
１３―０ないし１３―ｎの内容を解読し、解読結
果に基づき電子計算機システムの本体系または周
辺系を制御するものである。アクセス・キー・レ
ジスタ１２およびデータ・レジスタ１３―０ない
し１３―ｎのそれぞれに対して、第４図に示すよ
うな固有のアドレスが割付けられている。アクセ
ス・キー・レジスタ１２に所定のアクセス・キー
情報がセツトされると、データ・レジスタ１３―
０ないし１３―ｎにデータをセツトすることが可
能になる。
第３図は本発明の制御シーケンスを説明するも
のである。なお、共通バスは、データ・バス、ア
ドレス・バスおよび制御線から構成されている。
のである。なお、共通バスは、データ・バス、ア
ドレス・バスおよび制御線から構成されている。
アドレス・バス上のアドレス情報がアクセ
ス・キー・レジスタ１２のアドレスを指定し且
つ制御線の制御情報がライト（Write）を示し
ていると、システム・インタフエース制御装置
１０はデータ・バス上のデータをアクセス・キ
ー・レジスタ１２にセツトする。このデータが
所定のアクセス・キーでない場合には、システ
ム制御は無効となる。システム制御無効の場合
には、システム・インタフエース制御装置１０
は、データ・バス上のデータをデータ・レジス
タ１３―０ないし１３―ｎに取り込むことが出
来ない。
ス・キー・レジスタ１２のアドレスを指定し且
つ制御線の制御情報がライト（Write）を示し
ていると、システム・インタフエース制御装置
１０はデータ・バス上のデータをアクセス・キ
ー・レジスタ１２にセツトする。このデータが
所定のアクセス・キーでない場合には、システ
ム制御は無効となる。システム制御無効の場合
には、システム・インタフエース制御装置１０
は、データ・バス上のデータをデータ・レジス
タ１３―０ないし１３―ｎに取り込むことが出
来ない。
アドレス・バス上のアドレスがアクセス・キ
ー・レジスタ１２を指定し、データ・バス上の
データが所定のアクセス・キーであり、制御線
の制御情報がライトの場合には、システム・イ
ンタフエース制御装置１０はデータ・バス上の
所定のアクセス・キーをアクセス・キー・レジ
スタ１２にセツトする。アクセス・キー・レジ
スタ１２に所定のアクセス・キーがセツトされ
ると、システム制御は有効となる。システム制
御有効の場合には、システム・インタフエース
制御装置１０はデータ・バス上のデータをデー
タ・レジスタ１３―０ないし１３―ｎに取り込
むことが可能な状態になる。
ー・レジスタ１２を指定し、データ・バス上の
データが所定のアクセス・キーであり、制御線
の制御情報がライトの場合には、システム・イ
ンタフエース制御装置１０はデータ・バス上の
所定のアクセス・キーをアクセス・キー・レジ
スタ１２にセツトする。アクセス・キー・レジ
スタ１２に所定のアクセス・キーがセツトされ
ると、システム制御は有効となる。システム制
御有効の場合には、システム・インタフエース
制御装置１０はデータ・バス上のデータをデー
タ・レジスタ１３―０ないし１３―ｎに取り込
むことが可能な状態になる。
システム制御有効状態の下で、アドレス・バ
ス上のアドレス情報がデータ・レジスタ１３―
ｉ（ｉ＝０，１，…，ｎ）を指定し、制御線の
制御情報がライトを示していると、システム・
インタフエース制御装置１０は、データ・バス
上のデータをデータ・レジスタ１３―ｉにセツ
トする。でもと同様な動作が行われる。
ス上のアドレス情報がデータ・レジスタ１３―
ｉ（ｉ＝０，１，…，ｎ）を指定し、制御線の
制御情報がライトを示していると、システム・
インタフエース制御装置１０は、データ・バス
上のデータをデータ・レジスタ１３―ｉにセツ
トする。でもと同様な動作が行われる。
データ・バス上のデータが所定のアクセス・
キー以外のデータ（例えばオール０）であり、
アドレス・バス上のアドレスがアクセス・キ
ー・レジスタ１２を指定し、制御線の情報がラ
イトの場合には、アクセス・キー・レジスタ１
２がクリアされる。アクセス・キー・レジスタ
１２がクリアされている場合には、システム・
インタフエース制御装置１２はデータ・バス上
のデータをデータ・レジスタ１３―０ないし１
３―ｎに取り込むことができない。
キー以外のデータ（例えばオール０）であり、
アドレス・バス上のアドレスがアクセス・キ
ー・レジスタ１２を指定し、制御線の情報がラ
イトの場合には、アクセス・キー・レジスタ１
２がクリアされる。アクセス・キー・レジスタ
１２がクリアされている場合には、システム・
インタフエース制御装置１２はデータ・バス上
のデータをデータ・レジスタ１３―０ないし１
３―ｎに取り込むことができない。
ミニコン１は、電子計算機システムを制御する
際、アドレス・バス上にアクセス・キー・レジス
タ１２のアドレスを、データ・バス上に所定のア
クセス・キーを、制御線にライト指示を送出す
る。そうすると、アクセス・キー・レジスタ１２
に所定のアクセス・キーがセツトされる。次に、
アドレス・バス上にデータ・レジスタ１３―ｉの
アドレスを、データ・バス上に所望のデータを、
制御線にライト指示を送出する。そうすると、デ
ータ・レジスタ１３―ｉにデータがセツトされ
る。ミニコン１は、電子計算機システムの制御が
終了した時には、アドレス・バス上にアクセス・
キー・レジスタ１２のアドレスを、データ・バス
上にオール０のデータを、制御線にライト指示を
送出する。そうすると、アクセス・キー・レジス
タ１２はクリアされる。
際、アドレス・バス上にアクセス・キー・レジス
タ１２のアドレスを、データ・バス上に所定のア
クセス・キーを、制御線にライト指示を送出す
る。そうすると、アクセス・キー・レジスタ１２
に所定のアクセス・キーがセツトされる。次に、
アドレス・バス上にデータ・レジスタ１３―ｉの
アドレスを、データ・バス上に所望のデータを、
制御線にライト指示を送出する。そうすると、デ
ータ・レジスタ１３―ｉにデータがセツトされ
る。ミニコン１は、電子計算機システムの制御が
終了した時には、アドレス・バス上にアクセス・
キー・レジスタ１２のアドレスを、データ・バス
上にオール０のデータを、制御線にライト指示を
送出する。そうすると、アクセス・キー・レジス
タ１２はクリアされる。
以上の説明から明らかなように、本発明によれ
ば、システム・インタフエース制御装置に所定の
アクセス・キーをセツトしない限り、システム・
インタフエース制御装置をコマンドやデータをセ
ツト出来ないので、障害が発生した装置から共通
バス上に送出された誤つた信号や共通バス上のノ
イズに起因する電子計算機システムの誤動作を防
止することが可能となる。
ば、システム・インタフエース制御装置に所定の
アクセス・キーをセツトしない限り、システム・
インタフエース制御装置をコマンドやデータをセ
ツト出来ないので、障害が発生した装置から共通
バス上に送出された誤つた信号や共通バス上のノ
イズに起因する電子計算機システムの誤動作を防
止することが可能となる。
第１図は本発明のシステム構成を示す図、第２
図はシステム・インタフエース制御装置の概要を
示す図、第３図は本発明による制御シーケンスを
示す図、第４図は本発明におけるアドレス割付け
を説明する図である。 １…ミニコン、２…メモリ、３…データ・チヤ
ネル、４…入出力制御装置、５…磁気デイスク装
置、６…キヤラクタ・デイスプレイ装置、７…キ
ーボード、８…ライト・ペン、９…共通バス、１
０…システム・インタフエース制御装置、１１…
共通バス制御回路、１２…アクセス・キー・レジ
スタ、１３―０ないし１３―ｎ…データ・レジス
タ、１４…制御回路。
図はシステム・インタフエース制御装置の概要を
示す図、第３図は本発明による制御シーケンスを
示す図、第４図は本発明におけるアドレス割付け
を説明する図である。 １…ミニコン、２…メモリ、３…データ・チヤ
ネル、４…入出力制御装置、５…磁気デイスク装
置、６…キヤラクタ・デイスプレイ装置、７…キ
ーボード、８…ライト・ペン、９…共通バス、１
０…システム・インタフエース制御装置、１１…
共通バス制御回路、１２…アクセス・キー・レジ
スタ、１３―０ないし１３―ｎ…データ・レジス
タ、１４…制御回路。
Claims (1)
- 【特許請求の範囲】 １ 共通バス方式の電子計算機より構成された集
中監視制御装置と、 電子計算機システムと、 共通バスと上記電子計算機システムの間に配置
されたシステム・インタフエース制御装置と を備え、 且つ上記集中監視制御装置が上記システム・イ
ンタフエース制御装置を介して上記電子計算機シ
ステムを制御するよう構成された情報処理システ
ムにおける共通バス・インタフエース保護方式で
あつて、 上記システム・インタフエース制御装置は、固
有のアドレスを持つアクセス・キー・レジスタ、
固有のアドレスを持つデータ・レジスタおよび該
データ・レジスタの内容を解析して上記電子計算
機システムを制御する制御回路を有し、 上記集中監視制御装置が上記共通バスを通じて
出力したアドレス情報が上記アクセス・キー・レ
ジスタのアドレスと一致した時に、上記集中監視
制御装置が上記共通バスを通じて出力した制御情
報を上記アクセス・キー・レジスタにセツトし、 上記アクセス・キー・レジスタに所定のアクセ
ス・キーがセツトされている状態の下においての
み、上記共通バスのアドレス情報が上記データ・
レジスタのアドレスと一致した時に、上記集中監
視制御装置が共通バスを通じて出力したデータを
上記データ・レジスタにセツトするように構成さ
れ、 上記集中監視制御装置は、電子計算機システム
を制御する際に、前記システム・インタフエース
制御装置に対して、上記アクセス・キー・レジス
タに上記所定のアクセス・キーをセツトする要求
を出し、その後に上記データ・レジスタにデータ
をセツトする要求を出し、上記システム・インタ
フエース制御装置はデータ・レジスタにセツトさ
れたデータの内容を解析して、上記電子計算機シ
ステムを制御する ことを特徴とする共通バス・インタフエース保護
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10470180A JPS5729130A (en) | 1980-07-29 | 1980-07-29 | Common-bus interface protecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10470180A JPS5729130A (en) | 1980-07-29 | 1980-07-29 | Common-bus interface protecting system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5729130A JPS5729130A (en) | 1982-02-17 |
| JPH0157376B2 true JPH0157376B2 (ja) | 1989-12-05 |
Family
ID=14387778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10470180A Granted JPS5729130A (en) | 1980-07-29 | 1980-07-29 | Common-bus interface protecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5729130A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214944A (ja) * | 1982-06-08 | 1983-12-14 | Toshiba Corp | デ−タ処理システム |
| JP4952937B2 (ja) * | 2007-11-30 | 2012-06-13 | Ｔｄｋ株式会社 | 薄膜コンデンサ及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065144A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS51140537A (en) * | 1975-05-30 | 1976-12-03 | Fuji Electric Co Ltd | System for establishing priority of terminal devices |
| JPS5299738A (en) * | 1976-02-18 | 1977-08-22 | Hitachi Ltd | Channel coupling system |
| JPS55910A (en) * | 1978-06-16 | 1980-01-07 | Hitachi Ltd | Multiple computer system |
-
1980
- 1980-07-29 JP JP10470180A patent/JPS5729130A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065144A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS51140537A (en) * | 1975-05-30 | 1976-12-03 | Fuji Electric Co Ltd | System for establishing priority of terminal devices |
| JPS5299738A (en) * | 1976-02-18 | 1977-08-22 | Hitachi Ltd | Channel coupling system |
| JPS55910A (en) * | 1978-06-16 | 1980-01-07 | Hitachi Ltd | Multiple computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5729130A (en) | 1982-02-17 |
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