JPH10187473A - ２重化情報処理装置 - Google Patents
２重化情報処理装置Info
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- JPH10187473A JPH10187473A JP8341955A JP34195596A JPH10187473A JP H10187473 A JPH10187473 A JP H10187473A JP 8341955 A JP8341955 A JP 8341955A JP 34195596 A JP34195596 A JP 34195596A JP H10187473 A JPH10187473 A JP H10187473A
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Abstract
(57)【要約】
【課題】 ＣＰＵの関与を受けることなく、容易に、正
常系イニシエータから待機系イニシエータに切り替え可
能な２重化情報処理装置の提供。 【解決手段】 正常系イニシエータ３の動作を待機系イ
ニシエータ４が監視し、不正動作や動作停止を検出した
場合に、待機系イニシエータ４がＣＰＵ１の関与無し
に、正常系イニシエータ３に代わってペリフェラルバス
５上のディスク６のアクセスを行う。
常系イニシエータから待機系イニシエータに切り替え可
能な２重化情報処理装置の提供。 【解決手段】 正常系イニシエータ３の動作を待機系イ
ニシエータ４が監視し、不正動作や動作停止を検出した
場合に、待機系イニシエータ４がＣＰＵ１の関与無し
に、正常系イニシエータ３に代わってペリフェラルバス
５上のディスク６のアクセスを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、２重化情報処理装
置に関し、特に、正常系Ｉ／Ｏコントローラの故障時に
待機系Ｉ／Ｏコントローラが自ら動作を引き継ぐ機能を
有する２重化情報処理装置に関する。
置に関し、特に、正常系Ｉ／Ｏコントローラの故障時に
待機系Ｉ／Ｏコントローラが自ら動作を引き継ぐ機能を
有する２重化情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置において複数のＩ／
Ｏ装置（たとえば、ファイル装置）を１つのＩ／Ｏコン
トローラにより制御する技術がある。１つのＩ／Ｏコン
トローラではそのＩ／Ｏコントローラが故障した場合に
バスに接続されている全てのＩ／Ｏ装置のアクセスがで
きなくなることがある。このため、高い信頼性を要求さ
れる情報処理装置においては、正常系Ｉ／Ｏコントロー
ラと待機系Ｉ／Ｏコントローラとを備える技術がある。
Ｏ装置（たとえば、ファイル装置）を１つのＩ／Ｏコン
トローラにより制御する技術がある。１つのＩ／Ｏコン
トローラではそのＩ／Ｏコントローラが故障した場合に
バスに接続されている全てのＩ／Ｏ装置のアクセスがで
きなくなることがある。このため、高い信頼性を要求さ
れる情報処理装置においては、正常系Ｉ／Ｏコントロー
ラと待機系Ｉ／Ｏコントローラとを備える技術がある。
【０００３】またいくつかのディスクアレイにおいては
正常と待機の２つのＩ／Ｏコントローラ間で通信を行っ
ており、お互いが診断を行うことにより相手のＩ／Ｏコ
ントローラの不具合を検出できるようになっている。
正常と待機の２つのＩ／Ｏコントローラ間で通信を行っ
ており、お互いが診断を行うことにより相手のＩ／Ｏコ
ントローラの不具合を検出できるようになっている。
【０００４】また、従来この種の監視機能を持つ情報処
理装置は正常系と待機系の二つの分離したバスの監視及
び切り替えを目的として使用される。たとえば「特開昭
６１−２２００３９号公報」には正常系バス情報の記憶
と解析機能を持たせることにより、待機系への自動切り
替えを可能とする技術が記載されている。
理装置は正常系と待機系の二つの分離したバスの監視及
び切り替えを目的として使用される。たとえば「特開昭
６１−２２００３９号公報」には正常系バス情報の記憶
と解析機能を持たせることにより、待機系への自動切り
替えを可能とする技術が記載されている。
【０００５】また、たとえば、「特開平７−３１１７１
８号公報」には、正常系と待機系の両Ｉ／Ｏコントロー
ラを独立した監視タスクで監視し、切り替えを行う技術
が記載されている。
８号公報」には、正常系と待機系の両Ｉ／Ｏコントロー
ラを独立した監視タスクで監視し、切り替えを行う技術
が記載されている。
【０００６】
【発明が解決しようとする課題】上述した第１の問題点
は、従来の待機系Ｉ／Ｏコントローラを用意したシステ
ムでは切り替えを行う際に余分なオーバーヘッドが発生
することである。その理由は、ＣＰＵ側が正常系Ｉ／Ｏ
コントローラの不具合を検出し、更にその時点で処理の
済んでいないＩ／Ｏ命令を確認し、その命令を待機系Ｉ
／Ｏコントローラに対し再発行するという特別な処置を
行う必要があるためである。
は、従来の待機系Ｉ／Ｏコントローラを用意したシステ
ムでは切り替えを行う際に余分なオーバーヘッドが発生
することである。その理由は、ＣＰＵ側が正常系Ｉ／Ｏ
コントローラの不具合を検出し、更にその時点で処理の
済んでいないＩ／Ｏ命令を確認し、その命令を待機系Ｉ
／Ｏコントローラに対し再発行するという特別な処置を
行う必要があるためである。
【０００７】第２の問題点は、正常系と待機系が互いの
動作を監視しているシステムでは、汎用性が低くなるこ
とである。その理由は、通常バスのプロトコルとしてＩ
／Ｏコントローラ間の通信が定義されていないため、そ
の後の監視通信を専用の信号線を用いて行う必要があ
り、一般のＩ／Ｏ装置が接続されているバスに適用する
ことが難しくなっているからである。
動作を監視しているシステムでは、汎用性が低くなるこ
とである。その理由は、通常バスのプロトコルとしてＩ
／Ｏコントローラ間の通信が定義されていないため、そ
の後の監視通信を専用の信号線を用いて行う必要があ
り、一般のＩ／Ｏ装置が接続されているバスに適用する
ことが難しくなっているからである。
【０００８】第３の問題点は、従来の監視システムで
は、正常系と待機系においてデータを共有化できないこ
とである。その理由は、従来の監視システムでは互いに
使用するバスが分離しているため、各々のバスに接続さ
れているＩ／Ｏ装置を別のバスからアクセスすることが
できないためである。
は、正常系と待機系においてデータを共有化できないこ
とである。その理由は、従来の監視システムでは互いに
使用するバスが分離しているため、各々のバスに接続さ
れているＩ／Ｏ装置を別のバスからアクセスすることが
できないためである。
【０００９】本発明の第１の目的は、信頼性の高い２重
化されたＩ／Ｏコントローラを有する情報処理装置を提
供することである。
化されたＩ／Ｏコントローラを有する情報処理装置を提
供することである。
【００１０】本発明の第２の目的は、待機系Ｉ／Ｏコン
トローラへの切り替えに際し、ＣＰＵが関与せずに高速
な切り替えを実現することである。
トローラへの切り替えに際し、ＣＰＵが関与せずに高速
な切り替えを実現することである。
【００１１】本発明の第３の目的は、特別な回路や信号
線を用いずに正常系と待機系のＩ／Ｏコントローラが互
いの監視を行うことを可能にすることにより、簡易な構
成で２重化されたＩ／Ｏコントローラを有する情報処理
装置を提供することである。
線を用いずに正常系と待機系のＩ／Ｏコントローラが互
いの監視を行うことを可能にすることにより、簡易な構
成で２重化されたＩ／Ｏコントローラを有する情報処理
装置を提供することである。
【００１２】
【課題を解決するための手段】本発明の第１の２重化情
報処理装置は、ＣＰＵと、Ｉ／Ｏ装置と、前記Ｉ／Ｏ装
置を制御する正常系Ｉ／Ｏコントローラと、前記Ｉ／Ｏ
装置を制御する待機系Ｉ／Ｏコントローラと、前記ＣＰ
Ｕ、前記正常系Ｉ／Ｏコントローラおよび前記待機系Ｉ
／Ｏコントローラを接続するシステムバスと、前記正常
系Ｉ／Ｏコントローラ、前記待機系Ｉ／Ｏコントローラ
および前記Ｉ／Ｏ装置を接続するペリフェラルバスとを
有する２重化情報処理装置であって、前記システムバス
または前記ペリフェラルバス上における正常系Ｉ／Ｏコ
ントローラの動作を監視し、前記正常系Ｉ／Ｏコントロ
ーラが不正な動作を行った場合に自ら前記正常系コント
ローラの動作を引き継ぐ前記待機系Ｉ／Ｏコントローラ
を備える。
報処理装置は、ＣＰＵと、Ｉ／Ｏ装置と、前記Ｉ／Ｏ装
置を制御する正常系Ｉ／Ｏコントローラと、前記Ｉ／Ｏ
装置を制御する待機系Ｉ／Ｏコントローラと、前記ＣＰ
Ｕ、前記正常系Ｉ／Ｏコントローラおよび前記待機系Ｉ
／Ｏコントローラを接続するシステムバスと、前記正常
系Ｉ／Ｏコントローラ、前記待機系Ｉ／Ｏコントローラ
および前記Ｉ／Ｏ装置を接続するペリフェラルバスとを
有する２重化情報処理装置であって、前記システムバス
または前記ペリフェラルバス上における正常系Ｉ／Ｏコ
ントローラの動作を監視し、前記正常系Ｉ／Ｏコントロ
ーラが不正な動作を行った場合に自ら前記正常系コント
ローラの動作を引き継ぐ前記待機系Ｉ／Ｏコントローラ
を備える。
【００１３】本発明の第２の２重化情報処理装置は、前
記第１の２重化情報処理装置であって、前記システムバ
スまたは前記ペリフェラルバス上における前記正常系Ｉ
／Ｏコントローラの動作を監視し、前記正常系Ｉ／Ｏコ
ントローラが長時間動作を行わない場合に前記正常系Ｉ
／Ｏコントローラが故障したとみなして自ら前記正常系
Ｉ／Ｏコントローラの動作を引き継ぐ前記待機系Ｉ／Ｏ
コントローラを備える。
記第１の２重化情報処理装置であって、前記システムバ
スまたは前記ペリフェラルバス上における前記正常系Ｉ
／Ｏコントローラの動作を監視し、前記正常系Ｉ／Ｏコ
ントローラが長時間動作を行わない場合に前記正常系Ｉ
／Ｏコントローラが故障したとみなして自ら前記正常系
Ｉ／Ｏコントローラの動作を引き継ぐ前記待機系Ｉ／Ｏ
コントローラを備える。
【００１４】本発明の第３の２重化情報処理装置は、前
記第２の２重化情報処理装置であって、前記待機系Ｉ／
Ｏコントローラが前記正常系Ｉ／Ｏコントローラの停止
状態を誤認することを防ぐために前記ペリフェラルバス
へのダミーのアクセスを行う前記正常系Ｉ／Ｏコントロ
ーラを備える。
記第２の２重化情報処理装置であって、前記待機系Ｉ／
Ｏコントローラが前記正常系Ｉ／Ｏコントローラの停止
状態を誤認することを防ぐために前記ペリフェラルバス
へのダミーのアクセスを行う前記正常系Ｉ／Ｏコントロ
ーラを備える。
【００１５】本発明の第４の２重化情報処理装置は、前
記第３の２重化情報処理装置であって、前記ＣＰＵから
前記システムバスを介して発行されたＩ／Ｏ命令を記憶
するＩ／Ｏ命令記憶部と、前記ＣＰＵの前記Ｉ／Ｏ命令
の発行時間を監視するＣＰＵ時間監視部と、前記ＣＰＵ
時間監視部において時間超過と認識された場合にダミー
のＩ／Ｏ処理を前記Ｉ／Ｏ装置に対し前記ペリフェラル
バスを介して実施するダミーＩ／Ｏ処理部と、前記ペリ
フェラルバス上のＩ／Ｏ処理の実行間隔時間が超過する
かどうか監視するＩ／Ｏ処理監視部と、前記ＣＰＵから
のＩ／Ｏ命令により前記Ｉ／Ｏ処理装置に対して前記ペ
リフェラルバスを介してＩ／Ｏ処理を行い、かつ前記Ｉ
／Ｏ処理監視部で時間超過と認識された場合に前記Ｉ／
Ｏ命令記憶部内の未完のＩ／Ｏ命令を処理するＩ／Ｏ命
令処理部とを備える前記正常系および待機系Ｉ／Ｏコン
トローラを備える。
記第３の２重化情報処理装置であって、前記ＣＰＵから
前記システムバスを介して発行されたＩ／Ｏ命令を記憶
するＩ／Ｏ命令記憶部と、前記ＣＰＵの前記Ｉ／Ｏ命令
の発行時間を監視するＣＰＵ時間監視部と、前記ＣＰＵ
時間監視部において時間超過と認識された場合にダミー
のＩ／Ｏ処理を前記Ｉ／Ｏ装置に対し前記ペリフェラル
バスを介して実施するダミーＩ／Ｏ処理部と、前記ペリ
フェラルバス上のＩ／Ｏ処理の実行間隔時間が超過する
かどうか監視するＩ／Ｏ処理監視部と、前記ＣＰＵから
のＩ／Ｏ命令により前記Ｉ／Ｏ処理装置に対して前記ペ
リフェラルバスを介してＩ／Ｏ処理を行い、かつ前記Ｉ
／Ｏ処理監視部で時間超過と認識された場合に前記Ｉ／
Ｏ命令記憶部内の未完のＩ／Ｏ命令を処理するＩ／Ｏ命
令処理部とを備える前記正常系および待機系Ｉ／Ｏコン
トローラを備える。
【００１６】本発明の第５の２重化情報処理装置は、Ｃ
ＰＵと、Ｉ／Ｏ装置と、前記Ｉ／Ｏ装置を制御する正常
系Ｉ／Ｏコントローラと、前記Ｉ／Ｏ装置を制御する待
機系Ｉ／Ｏコントローラと、前記ＣＰＵ、前記正常系Ｉ
／Ｏコントローラおよび前記待機系Ｉ／Ｏコントローラ
を接続するシステムバスと、前記正常系Ｉ／Ｏコントロ
ーラ、前記待機系Ｉ／Ｏコントローラおよび前記Ｉ／Ｏ
装置を接続するペリフェラルバスとを有する２重化情報
処理装置であって、前記システムバスまたは前記ペリフ
ェラルバス上における正常系Ｉ／Ｏコントローラの動作
を監視し、前記正常系Ｉ／Ｏコントローラが不正な動作
を行った場合に、前記ペリフェラルバスをリセットし、
前記ＣＰＵから前記正常系Ｉ／Ｏコントローラに出され
たＩ／Ｏ命令のうち未完の前記Ｉ／Ｏ命令を処理する前
記待機系Ｉ／Ｏコントローラを備える。
ＰＵと、Ｉ／Ｏ装置と、前記Ｉ／Ｏ装置を制御する正常
系Ｉ／Ｏコントローラと、前記Ｉ／Ｏ装置を制御する待
機系Ｉ／Ｏコントローラと、前記ＣＰＵ、前記正常系Ｉ
／Ｏコントローラおよび前記待機系Ｉ／Ｏコントローラ
を接続するシステムバスと、前記正常系Ｉ／Ｏコントロ
ーラ、前記待機系Ｉ／Ｏコントローラおよび前記Ｉ／Ｏ
装置を接続するペリフェラルバスとを有する２重化情報
処理装置であって、前記システムバスまたは前記ペリフ
ェラルバス上における正常系Ｉ／Ｏコントローラの動作
を監視し、前記正常系Ｉ／Ｏコントローラが不正な動作
を行った場合に、前記ペリフェラルバスをリセットし、
前記ＣＰＵから前記正常系Ｉ／Ｏコントローラに出され
たＩ／Ｏ命令のうち未完の前記Ｉ／Ｏ命令を処理する前
記待機系Ｉ／Ｏコントローラを備える。
【００１７】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は、本発
明の実施の形態を示すブロック図である。ここでは、Ｉ
／Ｏ装置としてディスクを用いているが、他のＩ／Ｏ装
置でも同様である。またファイル（ディスク）装置シス
テムの慣例に従いＩ／Ｏコントローラをイニシエータと
呼称する。
について図面を参照して詳細に説明する。図１は、本発
明の実施の形態を示すブロック図である。ここでは、Ｉ
／Ｏ装置としてディスクを用いているが、他のＩ／Ｏ装
置でも同様である。またファイル（ディスク）装置シス
テムの慣例に従いＩ／Ｏコントローラをイニシエータと
呼称する。
【００１８】図１を参照すると、本発明の情報処理装置
は、Ｉ／Ｏ命令を発行するＣＰＵ１と、ディスク６を制
御する正常系イニシエータ３と、ディスク６を制御する
待機系イニシエータ４と、ディスク６と、ＣＰＵ１、正
常系イニシエータ３および待機系イニシエータ４を接続
するシステムバス２と、正常系イニシエータ３、待機系
イニシエータ４および複数のディスク６を接続するペリ
フェラルバス５とから構成される。
は、Ｉ／Ｏ命令を発行するＣＰＵ１と、ディスク６を制
御する正常系イニシエータ３と、ディスク６を制御する
待機系イニシエータ４と、ディスク６と、ＣＰＵ１、正
常系イニシエータ３および待機系イニシエータ４を接続
するシステムバス２と、正常系イニシエータ３、待機系
イニシエータ４および複数のディスク６を接続するペリ
フェラルバス５とから構成される。
【００１９】次に、本発明の第１の実施の形態の動作に
ついて図面を参照して説明する。図２は、本発明の第１
の実施の形態の動作を示すタイムチャートである。通常
動作時において、ＣＰＵ１からのＩ／Ｏ命令はシステム
バス２を介して正常系イニシエータ３が受け取り、その
命令を元にディスク６に対するアクセスをペリフェラル
バス５のプロトコルに従って執り行う。この間待機系イ
ニシエータ４はシステムバス２において正常系イニシエ
ータ３に対し発行されたＩ／Ｏ命令を記憶し、更にペリ
フェラルバス５側においては正常系イニシエータ３が行
っているアクセスの監視を行う。また、この情報処理装
置において使用しているペリフェラルバス５のプロトコ
ルから故障とみなすことのできる時間ｔを予め設定して
おき、この時間ｔ内にＣＰＵ１よりＩ／Ｏ命令が来なか
った場合は、正常系イニシエータ３がダミーのＩ／Ｏ処
理を行う。このシステムにおいて、正常にシステムが動
作している場合は、正常系イニシエータ３がペリフェラ
ルバス５上のＩ／Ｏ処理を実施する（図２のＩ／Ｏ処理
Ａ〜Ｃ）。ただし、予め設定しておいた故障とみなすべ
き時間ｔの間、ペリフェラルバス５へのアクセスを行う
ためのＩ／Ｏ処理が送られてこなかった場合はダミーの
Ｉ／Ｏ処理を実施する（図２ Ｉ／Ｏ処理Ｄ）。ここ
で、正常系イニシエータ３が故障を起こし、予め決めて
おいた時間ｔの間Ｉ／Ｏ処理を行わなかった場合、待機
系イニシエータ４は正常系イニシエータ３に不具合が発
生したものとみなし、ペリフェラルバス５をリセットし
た後、記憶しておいたシステムバス２側のＩ／Ｏ命令の
うちまだ完了していないものについて正常系イニシエー
タ３に代わって処理を行う。また、この後ＣＰＵ１より
送られるＩ／Ｏ命令についても待機系イニシエータ４が
正常系イニシエータ３に代わって処理を行う（図２ Ｉ
／Ｏ処理Ｅ〜Ｆ）。
ついて図面を参照して説明する。図２は、本発明の第１
の実施の形態の動作を示すタイムチャートである。通常
動作時において、ＣＰＵ１からのＩ／Ｏ命令はシステム
バス２を介して正常系イニシエータ３が受け取り、その
命令を元にディスク６に対するアクセスをペリフェラル
バス５のプロトコルに従って執り行う。この間待機系イ
ニシエータ４はシステムバス２において正常系イニシエ
ータ３に対し発行されたＩ／Ｏ命令を記憶し、更にペリ
フェラルバス５側においては正常系イニシエータ３が行
っているアクセスの監視を行う。また、この情報処理装
置において使用しているペリフェラルバス５のプロトコ
ルから故障とみなすことのできる時間ｔを予め設定して
おき、この時間ｔ内にＣＰＵ１よりＩ／Ｏ命令が来なか
った場合は、正常系イニシエータ３がダミーのＩ／Ｏ処
理を行う。このシステムにおいて、正常にシステムが動
作している場合は、正常系イニシエータ３がペリフェラ
ルバス５上のＩ／Ｏ処理を実施する（図２のＩ／Ｏ処理
Ａ〜Ｃ）。ただし、予め設定しておいた故障とみなすべ
き時間ｔの間、ペリフェラルバス５へのアクセスを行う
ためのＩ／Ｏ処理が送られてこなかった場合はダミーの
Ｉ／Ｏ処理を実施する（図２ Ｉ／Ｏ処理Ｄ）。ここ
で、正常系イニシエータ３が故障を起こし、予め決めて
おいた時間ｔの間Ｉ／Ｏ処理を行わなかった場合、待機
系イニシエータ４は正常系イニシエータ３に不具合が発
生したものとみなし、ペリフェラルバス５をリセットし
た後、記憶しておいたシステムバス２側のＩ／Ｏ命令の
うちまだ完了していないものについて正常系イニシエー
タ３に代わって処理を行う。また、この後ＣＰＵ１より
送られるＩ／Ｏ命令についても待機系イニシエータ４が
正常系イニシエータ３に代わって処理を行う（図２ Ｉ
／Ｏ処理Ｅ〜Ｆ）。
【００２０】このように、ホストであるＣＰＵ１が正常
系イニシエータ３の不具合の監視を行ったり正常系イニ
シエータ３の不具合発生時に未処理のＩ／Ｏ命令の再発
行を行ったりせずに待機系イニシエータ４への切り替え
を行うという作業を特別なイニシエータ間の通信機能を
追加せずに行うことが可能となる。
系イニシエータ３の不具合の監視を行ったり正常系イニ
シエータ３の不具合発生時に未処理のＩ／Ｏ命令の再発
行を行ったりせずに待機系イニシエータ４への切り替え
を行うという作業を特別なイニシエータ間の通信機能を
追加せずに行うことが可能となる。
【００２１】次に、本説明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２２】構成については第１の実施形態と同等であ
る。正常系イニシエータ３はＣＰＵ１からのＩ／Ｏ命令
に従い、ペリフェラルバス５のプロトコルに基づいてデ
ィスク６とのデータ転送を行う。この際に、待機系イニ
シエータ４も同じＩ／Ｏ命令を記憶しておくと共に、正
常系イニシエータ３とディスク６とのデータ転送がペリ
フェラルバス５のプロトコルに基づいているかを監視す
る。ここでデータ転送がペリフェラルバス５のプロトコ
ルから外れたのを認識した場合、待機系イニシエータ４
はその旨をＣＰＵ１に通知すると共に、一度ペリフェラ
ルバス５をリセットし後、記憶しておいたシステムバス
２側のＩ／Ｏ命令のうちまだ完了していないものについ
て正常系イニシエータ３に代わって処理を行う。また、
この後ＣＰＵ１より送られるＩ／Ｏ命令についても待機
系イニシエータ４が正常系イニシエータ３に代わって処
理を行う。
る。正常系イニシエータ３はＣＰＵ１からのＩ／Ｏ命令
に従い、ペリフェラルバス５のプロトコルに基づいてデ
ィスク６とのデータ転送を行う。この際に、待機系イニ
シエータ４も同じＩ／Ｏ命令を記憶しておくと共に、正
常系イニシエータ３とディスク６とのデータ転送がペリ
フェラルバス５のプロトコルに基づいているかを監視す
る。ここでデータ転送がペリフェラルバス５のプロトコ
ルから外れたのを認識した場合、待機系イニシエータ４
はその旨をＣＰＵ１に通知すると共に、一度ペリフェラ
ルバス５をリセットし後、記憶しておいたシステムバス
２側のＩ／Ｏ命令のうちまだ完了していないものについ
て正常系イニシエータ３に代わって処理を行う。また、
この後ＣＰＵ１より送られるＩ／Ｏ命令についても待機
系イニシエータ４が正常系イニシエータ３に代わって処
理を行う。
【００２３】また、本システムにおいて、正常系イニシ
エータ３の異常を検出した後はそれまでの待機系イニシ
エータ４が正常系として動作を行うが、装置側にてイニ
シエータの活線挿抜機能を有する場合、故障した正常系
イニシエータ３を交換することにより、従来正常系イニ
シエータ３が実装されていた場所にある新たなイニシエ
ータが待機系として動作を行うことにより、継続して信
頼性の高いシステムを構築することが可能となってい
る。
エータ３の異常を検出した後はそれまでの待機系イニシ
エータ４が正常系として動作を行うが、装置側にてイニ
シエータの活線挿抜機能を有する場合、故障した正常系
イニシエータ３を交換することにより、従来正常系イニ
シエータ３が実装されていた場所にある新たなイニシエ
ータが待機系として動作を行うことにより、継続して信
頼性の高いシステムを構築することが可能となってい
る。
【００２４】次に、本発明の実施例について図３を参照
して説明する。図３は、正常系および待機系イニシエー
タの詳細ブロック図である。図３を参照すると、正常系
イニシエータ３および待機系イニシエータ４は、Ｉ／Ｏ
命令処理部７１と、Ｉ／Ｏ命令記憶部７２と、ＣＰＵ時
間監視部７３と、ダミーＩ／Ｏ処理部７４と、Ｉ／Ｏ処
理監視部７５とから構成される。
して説明する。図３は、正常系および待機系イニシエー
タの詳細ブロック図である。図３を参照すると、正常系
イニシエータ３および待機系イニシエータ４は、Ｉ／Ｏ
命令処理部７１と、Ｉ／Ｏ命令記憶部７２と、ＣＰＵ時
間監視部７３と、ダミーＩ／Ｏ処理部７４と、Ｉ／Ｏ処
理監視部７５とから構成される。
【００２５】次に、本発明の実施例の動作について図
２、図３を参照して説明する。正常系イニシエータ３
は、ＣＰＵ１からのＩ／Ｏ命令をＩ／Ｏ命令処理部７１
で受け取り、ペリフェラルバス５を介して、ディスク６
に対するコマンド発行、データの送出、受け取りを含む
Ｉ／Ｏ処理を実行する（図２ Ｉ／Ｏ処理Ａ〜Ｃ）。ま
た、この時、待機系イニシエータ４は、ＣＰＵ１から発
行されたＩ／Ｏ命令をＩ／Ｏ命令記憶部７２に記憶す
る。
２、図３を参照して説明する。正常系イニシエータ３
は、ＣＰＵ１からのＩ／Ｏ命令をＩ／Ｏ命令処理部７１
で受け取り、ペリフェラルバス５を介して、ディスク６
に対するコマンド発行、データの送出、受け取りを含む
Ｉ／Ｏ処理を実行する（図２ Ｉ／Ｏ処理Ａ〜Ｃ）。ま
た、この時、待機系イニシエータ４は、ＣＰＵ１から発
行されたＩ／Ｏ命令をＩ／Ｏ命令記憶部７２に記憶す
る。
【００２６】また、正常系イニシエータ３のＣＰＵ時間
監視部７３において、ＣＰＵ１が時間ｔ内にＩ／Ｏ命令
を発行するかどうか監視する。ＣＰＵ時間監視部７３に
おいて、時間ｔ内にＣＰＵ１がＩ／Ｏ命令を発行しない
と認識すると、正常系イニシエータ３のダミーＩ／Ｏ処
理部７４がダミーのＩ／Ｏ処理をディスク６に対してペ
リフェラルバス５を介して実施する（図２ Ｉ／Ｏ処理
Ｄ）。
監視部７３において、ＣＰＵ１が時間ｔ内にＩ／Ｏ命令
を発行するかどうか監視する。ＣＰＵ時間監視部７３に
おいて、時間ｔ内にＣＰＵ１がＩ／Ｏ命令を発行しない
と認識すると、正常系イニシエータ３のダミーＩ／Ｏ処
理部７４がダミーのＩ／Ｏ処理をディスク６に対してペ
リフェラルバス５を介して実施する（図２ Ｉ／Ｏ処理
Ｄ）。
【００２７】待機系イニシエータ４においては、Ｉ／Ｏ
処理監視部７５が、ペリフェラルバス５上のＩ／Ｏ処理
を監視し、時間ｔ以上、Ｉ／Ｏ処理が存在しないと、そ
の旨をＩ／Ｏ命令処理部７１に通知する。この通知を受
け取ると、Ｉ／Ｏ命令処理部７１は、ペリフェラルバス
５をリセットし、Ｉ／Ｏ命令記憶部７２から、まだ処理
されていないＩ／Ｏ命令を受け取りＩ／Ｏ処理をディス
ク６に対してペリフェラルバス５を介して実施する（図
２ Ｉ／Ｏ処理Ｅ〜Ｆ）。
処理監視部７５が、ペリフェラルバス５上のＩ／Ｏ処理
を監視し、時間ｔ以上、Ｉ／Ｏ処理が存在しないと、そ
の旨をＩ／Ｏ命令処理部７１に通知する。この通知を受
け取ると、Ｉ／Ｏ命令処理部７１は、ペリフェラルバス
５をリセットし、Ｉ／Ｏ命令記憶部７２から、まだ処理
されていないＩ／Ｏ命令を受け取りＩ／Ｏ処理をディス
ク６に対してペリフェラルバス５を介して実施する（図
２ Ｉ／Ｏ処理Ｅ〜Ｆ）。
【００２８】また、上記において、ＣＰＵ時間監視部７
３が監視する時間ｔと、Ｉ／Ｏ処理監視部７５が監視す
る時間ｔは異なっていてもかまわない。
３が監視する時間ｔと、Ｉ／Ｏ処理監視部７５が監視す
る時間ｔは異なっていてもかまわない。
【００２９】
【発明の効果】本発明の第１の効果は、待機系Ｉ／Ｏコ
ントローラへの切り替えが迅速に行われることである。
その理由は、ＣＰＵ側の関与を受けることなく、待機系
Ｉ／Ｏコントローラが自ら正常系Ｉ／Ｏコントローラの
動作を監視し、問題が生じた場合にその動作を引き継ぐ
ため、ＣＰＵのオーバーヘッドを必要としないからであ
る。
ントローラへの切り替えが迅速に行われることである。
その理由は、ＣＰＵ側の関与を受けることなく、待機系
Ｉ／Ｏコントローラが自ら正常系Ｉ／Ｏコントローラの
動作を監視し、問題が生じた場合にその動作を引き継ぐ
ため、ＣＰＵのオーバーヘッドを必要としないからであ
る。
【００３０】第２の効果は、簡易に待機系Ｉ／Ｏコント
ローラへの切り替えが実施できることである。その理由
は、通常、待機系Ｉ／Ｏコントローラを採用しようとす
る場合、ＯＳ等により正常系コントローラの監視と待機
系コントローラへの切り替えを行う必要があるが、本発
明ではＯＳやＣＰＵ側に特別な対応が必要とならないた
め、容易に待機系Ｉ／Ｏコントローラを使用することが
可能となるからである。
ローラへの切り替えが実施できることである。その理由
は、通常、待機系Ｉ／Ｏコントローラを採用しようとす
る場合、ＯＳ等により正常系コントローラの監視と待機
系コントローラへの切り替えを行う必要があるが、本発
明ではＯＳやＣＰＵ側に特別な対応が必要とならないた
め、容易に待機系Ｉ／Ｏコントローラを使用することが
可能となるからである。
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の動作を示すタイムチャートである。
【図３】本発明の実施例を示すブロック図である。
１ ＣＰＵ ２ システムバス ３ 正常系イニシエータ ４ 待機系イニシエータ ５ ペリフェラルバス ６ ディスク ７１ Ｉ／Ｏ命令処理部 ７２ Ｉ／Ｏ命令記憶部 ７３ ＣＰＵ時間監視部 ７４ ダミーＩ／Ｏ処理部 ７５ Ｉ／Ｏ処理監視部
Claims (5)
- 【請求項１】 ＣＰＵと、Ｉ／Ｏ装置と、前記Ｉ／Ｏ装
置を制御する正常系Ｉ／Ｏコントローラと、前記Ｉ／Ｏ
装置を制御する待機系Ｉ／Ｏコントローラと、前記ＣＰ
Ｕ、前記正常系Ｉ／Ｏコントローラおよび前記待機系Ｉ
／Ｏコントローラを接続するシステムバスと、前記正常
系Ｉ／Ｏコントローラ、前記待機系Ｉ／Ｏコントローラ
および前記Ｉ／Ｏ装置を接続するペリフェラルバスとを
有する２重化情報処理装置において、前記システムバス
または前記ペリフェラルバス上における正常系Ｉ／Ｏコ
ントローラの動作を監視し、前記正常系Ｉ／Ｏコントロ
ーラが不正な動作を行った場合に自ら前記正常系コント
ローラの動作を引き継ぐ前記待機系Ｉ／Ｏコントローラ
を有することを特徴とする２重化情報処理装置。 - 【請求項２】 前記システムバスまたは前記ペリフェラ
ルバス上における前記正常系Ｉ／Ｏコントローラの動作
を監視し、前記正常系Ｉ／Ｏコントローラが長時間動作
を行わない場合に前記正常系Ｉ／Ｏコントローラが故障
したとみなして自ら前記正常系Ｉ／Ｏコントローラの動
作を引き継ぐ前記待機系Ｉ／Ｏコントローラを有するこ
とを特徴とする請求項１記載の２重化情報処理装置。 - 【請求項３】 前記待機系Ｉ／Ｏコントローラが前記正
常系Ｉ／Ｏコントローラの停止状態を誤認することを防
ぐために前記ペリフェラルバスへのダミーのアクセスを
行う前記正常系Ｉ／Ｏコントローラを有することを特徴
とする請求項２記載の２重化情報処理装置。 - 【請求項４】 前記ＣＰＵから前記システムバスを介し
て発行されたＩ／Ｏ命令を記憶するＩ／Ｏ命令記憶部
と、前記ＣＰＵの前記Ｉ／Ｏ命令の発行時間を監視する
ＣＰＵ時間監視部と、前記ＣＰＵ時間監視部において時
間超過と認識された場合にダミーのＩ／Ｏ処理を前記Ｉ
／Ｏ装置に対し前記ペリフェラルバスを介して実施する
ダミーＩ／Ｏ処理部と、前記ペリフェラルバス上のＩ／
Ｏ処理の実行間隔時間が超過するかどうか監視するＩ／
Ｏ処理監視部と、前記ＣＰＵからのＩ／Ｏ命令により前
記Ｉ／Ｏ処理装置に対して前記ペリフェラルバスを介し
てＩ／Ｏ処理を行い、かつ前記Ｉ／Ｏ処理監視部で時間
超過と認識された場合に前記Ｉ／Ｏ命令記憶部内の未完
のＩ／Ｏ命令を処理するＩ／Ｏ命令処理部とを備える前
記正常系および待機系Ｉ／Ｏコントローラを有すること
を特徴とする請求項３記載の２重化情報処理装置。 - 【請求項５】 ＣＰＵと、Ｉ／Ｏ装置と、前記Ｉ／Ｏ装
置を制御する正常系Ｉ／Ｏコントローラと、前記Ｉ／Ｏ
装置を制御する待機系Ｉ／Ｏコントローラと、前記ＣＰ
Ｕ、前記正常系Ｉ／Ｏコントローラおよび前記待機系Ｉ
／Ｏコントローラを接続するシステムバスと、前記正常
系Ｉ／Ｏコントローラ、前記待機系Ｉ／Ｏコントローラ
および前記Ｉ／Ｏ装置を接続するペリフェラルバスとを
有する２重化情報処理装置において、前記システムバス
または前記ペリフェラルバス上における正常系Ｉ／Ｏコ
ントローラの動作を監視し、前記正常系Ｉ／Ｏコントロ
ーラが不正な動作を行った場合に、前記ペリフェラルバ
スをリセットし、前記ＣＰＵから前記正常系Ｉ／Ｏコン
トローラに出されたＩ／Ｏ命令のうち未完の前記Ｉ／Ｏ
命令を処理する前記待機系Ｉ／Ｏコントローラを有する
ことを特徴とする２重化情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341955A JP3050148B2 (ja) | 1996-12-20 | 1996-12-20 | ２重化情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341955A JP3050148B2 (ja) | 1996-12-20 | 1996-12-20 | ２重化情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187473A true JPH10187473A (ja) | 1998-07-21 |
| JP3050148B2 JP3050148B2 (ja) | 2000-06-12 |
Family
ID=18350068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8341955A Expired - Fee Related JP3050148B2 (ja) | 1996-12-20 | 1996-12-20 | ２重化情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050148B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137029B2 (en) | 2002-07-30 | 2006-11-14 | Nec Corporation | Information processor |
| CN102275789A (zh) * | 2011-08-11 | 2011-12-14 | 西继迅达（许昌）电梯有限公司 | 一种电梯节能方法及系统 |
| US9727398B2 (en) | 2013-11-19 | 2017-08-08 | Fujitsu Limited | Information processing apparatus, control device, and computer-readable recording medium having stored control program |
-
1996
- 1996-12-20 JP JP8341955A patent/JP3050148B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137029B2 (en) | 2002-07-30 | 2006-11-14 | Nec Corporation | Information processor |
| CN102275789A (zh) * | 2011-08-11 | 2011-12-14 | 西继迅达（许昌）电梯有限公司 | 一种电梯节能方法及系统 |
| US9727398B2 (en) | 2013-11-19 | 2017-08-08 | Fujitsu Limited | Information processing apparatus, control device, and computer-readable recording medium having stored control program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3050148B2 (ja) | 2000-06-12 |
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