JPH0656604B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0656604B2 JPH0656604B2 JP62073216A JP7321687A JPH0656604B2 JP H0656604 B2 JPH0656604 B2 JP H0656604B2 JP 62073216 A JP62073216 A JP 62073216A JP 7321687 A JP7321687 A JP 7321687A JP H0656604 B2 JPH0656604 B2 JP H0656604B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にそれぞれ中央制御装
置と主記憶装置とを備える二重化された系の間に二重化
制御装置を有する情報処理装置に関する。
置と主記憶装置とを備える二重化された系の間に二重化
制御装置を有する情報処理装置に関する。
従来のこの種の情報処理装置では、二重化された系のう
ち運用中の片系の中央制御装置が両系の主記憶装置の内
容を一致させるべく書込み，読出しを行っていた。
ち運用中の片系の中央制御装置が両系の主記憶装置の内
容を一致させるべく書込み，読出しを行っていた。
この従来の情報処理装置では、両系の主記憶装置を同時
に動作させなければならないので、クロックの同期ずれ
やリフレッシュ時期の同期ずれを監視する複雑な回路が
必要となり、また、リフレッシュを同時に行わなければ
ならないので、電源容量を大きくとらなければならない
という問題点があった。
に動作させなければならないので、クロックの同期ずれ
やリフレッシュ時期の同期ずれを監視する複雑な回路が
必要となり、また、リフレッシュを同時に行わなければ
ならないので、電源容量を大きくとらなければならない
という問題点があった。
本発明の情報処理装置においては、それぞれ二重化され
た中央制御装置と主記憶装置と二重化制御装置とで構成
されるシステムにおける前記二重化制御装置はそれぞれ
緩衝記憶回路と書込み読出し制御回路とを備えている。
た中央制御装置と主記憶装置と二重化制御装置とで構成
されるシステムにおける前記二重化制御装置はそれぞれ
緩衝記憶回路と書込み読出し制御回路とを備えている。
そして、片系の前記中央制御装置が自系の前記主記憶装
置に対する書込み叉は読出しを行うときに他系の前記二
重化制御装置へ書込みか読出しかを示す情報及び前記主
記憶装置に書き込むべき書込み番地と書込み情報叉は前
記主記憶装置から読み出すべき読出し番地と読出し情報
とを送出する。
置に対する書込み叉は読出しを行うときに他系の前記二
重化制御装置へ書込みか読出しかを示す情報及び前記主
記憶装置に書き込むべき書込み番地と書込み情報叉は前
記主記憶装置から読み出すべき読出し番地と読出し情報
とを送出する。
前記緩衝記憶回路には他系の前記二重化制御装置から送
出される前記主記憶装置に書き込むべき書込み番地およ
び書込み情報と，前記主記憶装置から読み出すべき読出
し番地および読出し情報と，書込みか読出しかを示す情
報とを記憶し、前記書込み読出し制御回路は前記緩衝記
憶回路に記憶された前記書込みか読出しかを示す情報
が、書込みを示すときには前記緩衝記憶回路に記憶され
た前記主記憶装置に書き込むべき書込み番地および書込
み情報とにより自系の前記主記憶装置に書き込み、読出
しを示すときには前記緩衝記憶回路に記憶された前記主
記憶装置から読み出すべき読出し番地により自系の前記
主記憶装置の同一番地の情報を読出して当該読出し情報
と前記緩衝記憶回路に記憶された前記読出し情報との一
致を確認することにより前記二重化されている主記憶装
置の内容を一致させることを特徴とする情報処理装置が
本発明によって得られる。
出される前記主記憶装置に書き込むべき書込み番地およ
び書込み情報と，前記主記憶装置から読み出すべき読出
し番地および読出し情報と，書込みか読出しかを示す情
報とを記憶し、前記書込み読出し制御回路は前記緩衝記
憶回路に記憶された前記書込みか読出しかを示す情報
が、書込みを示すときには前記緩衝記憶回路に記憶され
た前記主記憶装置に書き込むべき書込み番地および書込
み情報とにより自系の前記主記憶装置に書き込み、読出
しを示すときには前記緩衝記憶回路に記憶された前記主
記憶装置から読み出すべき読出し番地により自系の前記
主記憶装置の同一番地の情報を読出して当該読出し情報
と前記緩衝記憶回路に記憶された前記読出し情報との一
致を確認することにより前記二重化されている主記憶装
置の内容を一致させることを特徴とする情報処理装置が
本発明によって得られる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すシステムブロック図、
第２図は第１図における二重化制御装置のブロック図で
ある。
第２図は第１図における二重化制御装置のブロック図で
ある。
第１図を参照すると、この実施例のシステムは自系の中
央制御装置（ＣＰＵ）１０と自系の主記憶装置（ＭＭ）
２０とが自系のアドレスデータバス（以下単にバスと記
す）３０を通して接続され、同様に他系のＣＰＵ１１と
他系のＭＭ２１とが他系のバス３１を通して接続されて
いる。
央制御装置（ＣＰＵ）１０と自系の主記憶装置（ＭＭ）
２０とが自系のアドレスデータバス（以下単にバスと記
す）３０を通して接続され、同様に他系のＣＰＵ１１と
他系のＭＭ２１とが他系のバス３１を通して接続されて
いる。
また、自系のバス３０は自系の二重化制御装置（ＭＸ
Ｃ）４０，信号線およびアドレスデータ通信バス（Ｘバ
ス）５０，他系のＭＸＣ４１を通して他系のバス３１と
論理的に接続されている。
Ｃ）４０，信号線およびアドレスデータ通信バス（Ｘバ
ス）５０，他系のＭＸＣ４１を通して他系のバス３１と
論理的に接続されている。
各二重化制御装置、例えばＭＸＣ４１は第２図に示すよ
うに、緩衝記憶回路（ＢＵＦ）４２と書込み読出し制御
回路（ＣＰＣＩＲ）４３とを備えている。
うに、緩衝記憶回路（ＢＵＦ）４２と書込み読出し制御
回路（ＣＰＣＩＲ）４３とを備えている。
次に、第１図，第２図および第３図を参照して本実施例
の動作について説明する。
の動作について説明する。
第３図は第２図における緩衝記憶回路の記憶内容の一例
を示す図である。
を示す図である。
今、ＣＰＵ１０が運用系として動作していて、バス３０
を通してＭＭ２０に書込みを行うと、ＭＸＣ４０はその
アクセスアドレスとリードライトデータとをＸバス５０
を通してＭＸＣ４１に転送し、また書込み読出し信号
（ＲＥＷ）６０も転送する。ＭＸＣ４１はこのＲＥＷ６
０とアクセスアドレスとリードライトデータとを内部の
ＢＵＦ４２に格納する。次いでＭＸＣ４１は上記の格納
されたアクセスアドレスとリードライトデータとを順次
読み出して、ＲＥＷ６０が書込み指示であればバス３１
を通して複写先のＭＭ２１に書き込むことにより複写動
作を終了する。
を通してＭＭ２０に書込みを行うと、ＭＸＣ４０はその
アクセスアドレスとリードライトデータとをＸバス５０
を通してＭＸＣ４１に転送し、また書込み読出し信号
（ＲＥＷ）６０も転送する。ＭＸＣ４１はこのＲＥＷ６
０とアクセスアドレスとリードライトデータとを内部の
ＢＵＦ４２に格納する。次いでＭＸＣ４１は上記の格納
されたアクセスアドレスとリードライトデータとを順次
読み出して、ＲＥＷ６０が書込み指示であればバス３１
を通して複写先のＭＭ２１に書き込むことにより複写動
作を終了する。
また、もしＲＥＷ６０が読出し指示であれば前もってＢ
ＵＦ４２に格納されているＭＭ２１のアクセスアドレス
のデータを読み出し、ＣＰＣＩＲ４３はＭＭ２１からの
読出しデータとＢＵＦ４２に格納されているリードライ
トデータとが一致するか否かをチェックする。
ＵＦ４２に格納されているＭＭ２１のアクセスアドレス
のデータを読み出し、ＣＰＣＩＲ４３はＭＭ２１からの
読出しデータとＢＵＦ４２に格納されているリードライ
トデータとが一致するか否かをチェックする。
ＢＵＦ４２の内容例を示す第３図において、書込み読出
し指示フィールド（ＲＥＷＦ）４２１が“１”のときに
書込みであることを示し、“０”のときに読出しである
ことを示す。また参照符号４２２は書込みアドレスフィ
ールド（ＡＤＤ）であり、参照符号４２３は書込みデー
タフィールド（ＤＡＴＡ）である。
し指示フィールド（ＲＥＷＦ）４２１が“１”のときに
書込みであることを示し、“０”のときに読出しである
ことを示す。また参照符号４２２は書込みアドレスフィ
ールド（ＡＤＤ）であり、参照符号４２３は書込みデー
タフィールド（ＤＡＴＡ）である。
第３図を参照すると、ある時点で、ＣＰＵ１０からＭＭ
２０のアクセスアドレス２１番地にデータ“２０１”が
書き込まれ、次に２０１番地からデータ“４１”が読み
出され、以下順に２０２番地，２０３番地および２０４
番地からデータ“４２”，“４３”および“４４”がそ
れぞれ読み出され、次に２２番地にデータ“２０５”が
書き込まれ、次に順次２０５番地および２０６番地から
データ“３１”および“３２”がそれぞれ読み出され、
次に１２番地へデータ“４００”が書き込まれている。
２０のアクセスアドレス２１番地にデータ“２０１”が
書き込まれ、次に２０１番地からデータ“４１”が読み
出され、以下順に２０２番地，２０３番地および２０４
番地からデータ“４２”，“４３”および“４４”がそ
れぞれ読み出され、次に２２番地にデータ“２０５”が
書き込まれ、次に順次２０５番地および２０６番地から
データ“３１”および“３２”がそれぞれ読み出され、
次に１２番地へデータ“４００”が書き込まれている。
第１図および第２図に説明を戻すと、ＭＸＣ４１内のＣ
ＰＣＩＲ４３は、そのＢＵＦ４２の内容をもとにＲＥＷ
６０が書込み指示であればＭＭ２１の同一番地への書込
みを行い、読出し指示であればＭＭ２１の同一番地から
データを読み出して前にＸバス５０を通して受信したリ
ードライトデータと比較して両データの一致をチェック
する。
ＰＣＩＲ４３は、そのＢＵＦ４２の内容をもとにＲＥＷ
６０が書込み指示であればＭＭ２１の同一番地への書込
みを行い、読出し指示であればＭＭ２１の同一番地から
データを読み出して前にＸバス５０を通して受信したリ
ードライトデータと比較して両データの一致をチェック
する。
このチェック結果が不一致であればＣＰＣＩＲ４３は不
一致検出信号（ＵＭＡＴ）７０をＭＸＣ４０に出力して
報告する。
一致検出信号（ＵＭＡＴ）７０をＭＸＣ４０に出力して
報告する。
このように本実施例によれば、ＭＭ２０とＭＭ２１の内
容を常に一致させることができるばかりでなく、両ＭＭ
２０，２１の内容が一致していることを確認できる。ま
た両ＭＸＣ４０，４１の中にそれぞれＢＵＦを設けたの
で、ＭＭ２０，２１のリフレッシュなどの内部動作を完
全に同時に動かす必要がなくなって同時化のための複雑
な回路は不要となり、さらにメモリの同時リフレッシュ
の際の過大な突入電流を避けることができる。
容を常に一致させることができるばかりでなく、両ＭＭ
２０，２１の内容が一致していることを確認できる。ま
た両ＭＸＣ４０，４１の中にそれぞれＢＵＦを設けたの
で、ＭＭ２０，２１のリフレッシュなどの内部動作を完
全に同時に動かす必要がなくなって同時化のための複雑
な回路は不要となり、さらにメモリの同時リフレッシュ
の際の過大な突入電流を避けることができる。
したがって、回路設計の容易化，電源容量の減少などを
実現できる。
実現できる。
以上説明したように本発明は、二重化制御装置内に緩衝
記憶回路を設け、複写元（自系）の主記憶装置に書き込
まれたデータと同一のデータを複写先（他系）の主記憶
装置に複写するだけでなく、複写元の中央制御装置が主
記憶装置から読み出したデータと複写先の主記憶装置の
同一番地から読み出したデータとの一致性をチェックす
ることにより、システムの高信頼性を実現するととも
に、緩衝記憶回路がないときの同期のための複雑な回路
を不要とし、メモリリフレッシュをすべて同一時期とす
る必要がないため電源容量を小さくできるという効果を
有する。
記憶回路を設け、複写元（自系）の主記憶装置に書き込
まれたデータと同一のデータを複写先（他系）の主記憶
装置に複写するだけでなく、複写元の中央制御装置が主
記憶装置から読み出したデータと複写先の主記憶装置の
同一番地から読み出したデータとの一致性をチェックす
ることにより、システムの高信頼性を実現するととも
に、緩衝記憶回路がないときの同期のための複雑な回路
を不要とし、メモリリフレッシュをすべて同一時期とす
る必要がないため電源容量を小さくできるという効果を
有する。
第１図は本発明の一実施例を示すシステムブロック図、
第２図は第１図における二重化制御装置のブロック図、
第３図は第２図における緩衝記憶回路の記憶内容の一例
を示す図である。 １０，１１…中央制御装置（ＣＰＵ）、２０，２１…主
記憶装置（ＭＭ）、３０，３１…アドレスデータバス
（バス）、４０，４１…二重化制御装置（ＭＸＣ）、４
２…緩衝記憶回路（ＢＵＦ）、４３…書込み読出し制御
回路（ＣＰＣＩＲ）、５０…信号線およびアドレスデー
タ通信バス（Ｘバス）、６０…書込み読出し信号（ＲＥ
Ｗ）、７０…不一致検出信号（ＵＭＡＴ）、４２１…書
込み読出し指示フィールド（ＲＥＷＦ）、４２２…書込
みアドレスフィールド（ＡＤＤ）、４２３…書込みデー
タフィールド（ＤＡＴＡ）。
第２図は第１図における二重化制御装置のブロック図、
第３図は第２図における緩衝記憶回路の記憶内容の一例
を示す図である。 １０，１１…中央制御装置（ＣＰＵ）、２０，２１…主
記憶装置（ＭＭ）、３０，３１…アドレスデータバス
（バス）、４０，４１…二重化制御装置（ＭＸＣ）、４
２…緩衝記憶回路（ＢＵＦ）、４３…書込み読出し制御
回路（ＣＰＣＩＲ）、５０…信号線およびアドレスデー
タ通信バス（Ｘバス）、６０…書込み読出し信号（ＲＥ
Ｗ）、７０…不一致検出信号（ＵＭＡＴ）、４２１…書
込み読出し指示フィールド（ＲＥＷＦ）、４２２…書込
みアドレスフィールド（ＡＤＤ）、４２３…書込みデー
タフィールド（ＤＡＴＡ）。
Claims (1)
- 【請求項１】それぞれ二重化された中央制御装置と主記
憶装置と二重化制御装置とで構成されるシステムにおけ
る前記二重化制御装置はそれぞれ緩衝記憶回路と書込み
読出し制御回路とを備え、 片系の前記中央制御装置が自系の前記主記憶装置に対す
る書込み叉は読出しを行うときに他系の前記二重化制御
装置へ書込みか読出しかを示す情報及び前記主記憶装置
に書き込むべき書込み番地と書込み情報叉は前記主記憶
装置から読み出すべき読出し番地と読出し情報とを送出
し、 前記緩衝記憶回路には他系の前記二重化制御装置から送
出される前記主記憶装置に書き込むべき書込み番地およ
び書込み情報と，前記主記憶装置から読み出すべき読出
し番地および読出し情報と，書込みか読出しかを示す情
報とを記憶し、 前記書込み読出し制御回路は前記緩衝記憶回路に記憶さ
れた前記書込みか読出しかを示す情報が、書込みを示す
ときには前記緩衝記憶回路に記憶された前記主記憶装置
に書き込むべき書込み番地および書込み情報とにより自
系の前記主記憶装置に書き込み、読出しを示すときには
前記緩衝記憶回路に記憶された前記主記憶装置から読み
出すべき読出し番地により自系の前記主記憶装置の同一
番地の情報を読出して当該読出し情報と前記緩衝記憶回
路に記憶された前記読出し情報との一致を確認すること
により前記二重化されている主記憶装置の内容を一致さ
せることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073216A JPH0656604B2 (ja) | 1987-03-26 | 1987-03-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073216A JPH0656604B2 (ja) | 1987-03-26 | 1987-03-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63238655A JPS63238655A (ja) | 1988-10-04 |
| JPH0656604B2 true JPH0656604B2 (ja) | 1994-07-27 |
Family
ID=13511749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073216A Expired - Lifetime JPH0656604B2 (ja) | 1987-03-26 | 1987-03-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656604B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292917A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 制御装置 |
| JP2008009482A (ja) * | 2006-06-27 | 2008-01-17 | Fujitsu Ltd | リード／ライト監視制御方法及びシステム |
| CN101484879B (zh) * | 2006-07-06 | 2012-11-28 | 日本电气株式会社 | 群集系统、服务器群集、群集成员、群集成员的冗余化方法、负荷分散方法 |
| JP2011065451A (ja) * | 2009-09-17 | 2011-03-31 | Nec Computertechno Ltd | フォルトトレラントコンピュータシステム及びデータ管理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58189745A (ja) * | 1982-04-30 | 1983-11-05 | Nippon Signal Co Ltd:The | 多重系装置における故障検知方法 |
-
1987
- 1987-03-26 JP JP62073216A patent/JPH0656604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63238655A (ja) | 1988-10-04 |
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