JPH01270157A - 多重化メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一バスに接続された少なくとも第１のメモ
リ系と第２のメモリ系から成り、両メモリ系に同一デー
タを書き込んでおき、一方をアクト用（現用）、他方を
スタンバイ用（予備用）として用いることにより、メモ
リデータの高信頼化を図る多重化メモリ装置に関するも
のである。

更に詳しく述べると、この場合、両メモリ系に書き込ま
れ保持されているデータは勿論同一データでなければな
らないが、データ更新のためのデータ書き込み時とか、
自然界のアルファ線によるソフトエラーでメモリ内のデ
ータがビットエラーを起こす等して両メモリ系における
データが一致しなくなる場合が生じたとしても、これを
効率良く一致させる手段を備えたかかる多重化メモリ装
置に関するものである。

〔従来の技術〕

第２図は多重化メモリ装置の従来例を示すブロック図で
ある。

同図において、１０１はバスルート制御回路＃０．１０
２はメモリ制御回路＃０．１０３はメモリ素子＃０．２
０１はバスルート制御回路＃１．２０２はメモリ制御回
路＃１．２０３はメモリ素子＃１、Ｂ１はシステムバス
、Ｂ２はメモリバス＃０、Ｂ３はメモリバス＃１．３０
０はメモリ交差回路、である。

今、＃０系でアクト系（現用）を構成し、＃１系でスタ
ンバイ系（予備用）を構成するものとすると、バスルー
ト制御回路１０１はメモリ制御回路１０２をシステムバ
スＢ１に接続し、バスルート制御回路２０１はメモリ制
御回路２０２をシステムバスＢ１から切り離す。

そこでシステムバスＢ１上に発生する書き込み要求によ
り、ハスルート制御回路１０１、メモリ制御回路１０２
．、メモリバスＢ２を介してメモリ素子１０３に対する
書き込みが行われる。すると、メモリ交差回路３００が
メモリバスＢ２を監視していてこのことを知ると、その
ことをメモリバスＢ３を介してスタンバイ　（＃１）系
に知らせてその同じデータのメモリ素子２０３への書き
込みを行わせる。このようにしてアクト系のメモリ素子
１０３におけるデータ内容とスタンバイ系のメモリ素子
２０３におけるデータ内容の一致性が保たれる。

〔発明が解決しようとする課題〕

しかし、このような方法では、メモリ制御回路の配下に
あるメモリバス間で書き込み動作のための通信を行うメ
モリ交差回路を設けたり、システムバスインタフェース
にバスルート制？１１回路ヲ設けたりする必要があり、
メモリ交差回路は２つのメモリバスインタフェース回路
を必要とすることなどから、両メモリ素子におけるメモ
リデータの一致制御用として付加しなければならないハ
ード量及び結線数が増加し、コストや実装面で問題があ
った。

またスタンバイ系のメモリ素子では、データの書き込み
動作が行われるときだけ、アクト系のメモリ素子との間
でデータの一致制御が行われ、アクト系のメモリ素子か
らデータを読み出すときには、スタンバイ系のメモリ素
子からも同じデータが読み出されるか否か、否ならば両
方のデータを正しい方に一致させるというような読み出
し動作時のデータ一致制御は行われていなかったので、
長期間にわたってアクセスされなかったスタンバイ系の
メモリ素子では、そのデータ内容がエラーを起こしてい
る可能性があり、信頼性に欠けるという問題があった。

本発明の目的は、上述のような問題点を解決し、メモリ
交差回路やバスルート制御回路のような付加的なハード
を必要とせず、それでいて第１にデータ書き込み動作時
において、両メモリ素子における更新データの一致制御
を効率良〈実施することができ、第２にデータ読み出し
動作時において、両メモリ素子から読み出したデータ間
に不一致があれば、正しい方のデータを再書き込みして
データの一致性を維持することができるようにした高信
頼度の多重化メモリ装置を提供することにある。

〔課題を解決するための手段〕 上記目的達成のため、本発明では、同一バスに接続され
た少なくとも第１のメモリ系と第２のメモリ系から成り
、両メモリ系に同一データを書き込んでおき、一方をア
クト用、他方をスタンバイ用として用いる多重化メモリ
装置において、アクト用としての第１のメモリ系は、メ
モリ素子（以下、第１のメモリ素子という）と、該第１
のメモリ素子へのデータの書き込み、或いは読み出しを
行うデータ読み出し、書き込み手段（以下、第１の読み
出し、書き込み手段という）と、前記第１の読み出し、
書き込み手段により書き込み、或いは読み出しを行った
とき、そのことをバスに対して応答する応答手段と、第
１のメモリ素子から読み出したデータのエラー検出訂正
手段と、を備え、 スタンバイ用としての第２のメモリ系は、メモリ素子（
以下、第２のメモリ素子という）と、前記第２のメモリ
素子に対して書き込み、読み出しを行うデータの書き込
み、読み出し手段（以下、第２の読み出し、書き込み手
段という）と、データの比較、再書き込み手段と、を備
えた。

〔作用〕

アクト用としての第１のメモリ系では、バスからの要求
により第１のメモリ素子へのデータの書き込み、或いは
読み出しを第１の読み出し、書き込み手段が行い、その
書き込み、或いは読み出しを行ったとき、そのことをバ
スに対して応答手段が応答する。また第１のメモリ素子
から読み出したデータはエラー検出訂正手段に通してそ
のエラー検出訂正を行ってからバス上へ出力する。

スタンバイ用としての第２のメモリ系では、バスからの
要求により、前記第１のメモリ素子に書き込んだのと同
じデータを該第２のメモリ素子へ第２の読み出し、書き
込み手段が書き込む。また前記第１のメモリ素子に対す
るバスからの読み出し要求と同期して該第２のメモリか
らのデータ読み出しを第２の読み出し、書き込み手段が
行い、第２のメモリ素子から読み出したデータと前記第
１のメモリから読み出されエラー検出訂正手段を介して
バス上に送出されたエラー検出訂正後のデータとを比較
、再書き込み手段に取り込んで比較し、不一致ならその
読み出したデータのアドレスと同じアドレスにおいて第
２のメモリ素子に、エラー検出訂正後のデータを再書き
込みする。

こうしてデータ書き込み動作時において、両メモリ素子
における更新データの一致制御を効率良〈実施するだけ
でなく、データ読み出し動作時においても、両メモリ素
子から読み出したデータ間に不一致があれば、正しい方
のデータを再書き込みしてデータの一致性を維持するよ
うにすることができる。

〔実施例〕

第１図は本発明の一実施例を示す全体構成図である。同
図においてＢｌはシステムバスであり、アドレス、デー
タ、ＡＳ（アドレスストローブ）、ＤＳ（データストロ
ーフ゛）　、Ｒ／Ｗ　（８売み出し、書き込み要求）、
ＤＡＣＫ（データ・アクノリッジ）等が流れる。

ＡＣＴはアクト系のメモリ系であり、ＳＢＹはスタンバ
イ系のメモリ系である。アクト系のメモリ系は、メモリ
制御回路１０２ａとメモリ素子１０３と両者を結ぶメモ
リバスＢ２から成っており、スタンバイ系のメモリ系は
、メモリ制御回路２゜２ａとメモリ素子２０３と両者を
結ぶメモリバスＢ３から成っている。

メモリバスＢ２．Ｂ３はそれぞれアドレス、データ、Ｒ
ＡＳ、ＣＡＳＳＷＥ　（ライトエネーブル）などの信号
を運ぶ。スタンバイ系のメモリ制御回路２０２ａからは
、何等かの事情（例えばメモリのリフレッシュ中とか）
でアクト系のメモリ制御回路１０２ａと同期して書き込
み動作が行えないとき、書き込み動作を待って貰うよう
に書き込み待ち合わせ信号がアクト系のメモリ制御回路
１０２ａへ送られる。

第１Ａ図は、第１図におけるアクト系のメモリ系ＡＣＴ
の詳細を示すブロック図である。

第１Ａ図において、１０３はメモリ素子、１はエラー検
出訂正回路、２Ａはタイミング発生回路、３Ａはバスド
ライバ、４Ａは動作モード指定マリアブフロップ（アク
ト系では、このフリップフロップは、バスドライバ３Ａ
がドライブ信号ＤＡＣＫをバスＢ１に対して送出可能な
ように、ハスドライバ３Ａを開くよう指定する）、５Ａ
はバス制御回路、６はアンドゲート、である。

第１Ｂ図は、第１図におけるスタンバイ系のメモリ系Ｓ
ＢＹの詳細を示すブロック図である。

第１Ｂ図において、２０３はメモリ素子、２Ｂはタイミ
ング発生回路、３Ｂはバスドライバ、４Ｂは動作モード
指定フリップフロップ（スタンバイ系では、このフリッ
プフロップは、バスドライバ３Ｂがドライブ信号ＤＡＣ
ＫをバスＢ１に対して送出することが不可能となるよう
に、バスドライバ３Ｂを閉じるよう指定する）、５Ｂは
バス制御回路、７は比較回路、８は再書き込み制御回路
、である。

次に第１Ａ図、第１Ｂ図を参照して回路動作を説明する
。

本実施例では、メモリ素子にデータを書き込むとき、１
ビツトエラーの訂正及び２ビツトエラーの検出が可能な
エラー検出訂正符号（ＥＣＣコード）を作成してデータ
と共にメモリ素子（ダイナミックＲＡＭ）に書き込み、
読み出し時には、データと共にそのＥＣＣコードをも読
み出し、それによって該データのエラー検出訂正が可能
である場合を想定している。

先ず主に第１Ａ図を参照してアクト系のメモリ系に対す
るデータの書き込み動作を説明する。

システムバスＢ１を介して図示せざるアクセス要求装置
（例えばプロセッサ等）から書き込み要求（Ｗ）　、Ａ
Ｓ、、ＤＳ、アドレス及び入力データ等が送られてくる
。するとバス制御回路５Ａが書き込み要求を検出して出
力するが、このときスタンバイ系のメモリ系から書き込
み待ち合わせ信号■がきていなければ、その書き込み要
求はアンドゲート６を通過してタイミング発生回路２Ａ
に入る。そこでタイミング発生回路２人は、メモリ素子
１０３へのデータ書き込みに必要なＲＡＳ、ＣＡＳ、Ｗ
Ｅ信号を発生し、それによって指定されたアドレスにお
いてメモリ素子１０３へ人力データが書き込まれる。

同時にタイミング発生回路２Ａは、データを受は取って
メモリ素子１０３へ書き込んだということを表わす応答
信号ＤＡＣＫを作成し、バスドライバ３Ａを介してシス
テムバスＢｌ（ひいテハ図示せざるアクセス要求装置）
へ送出する。アクト系では、動作モード指定フリップフ
ロップ４Ａの指定により、バスドライバ３Ａは開いてい
ることは先にも述べた通りである。

このとき第１Ｂ図に示すスタンバイ系のメモリ系では、
同じシステムバスＢ１につながっており、同様にしてそ
の同じデータがメモリ素子２０３に書き込まれる。しか
しスタンバイ系では、先にも述べたように、動作モード
指定フリップフロツブ４Ｂの指定により、バスドライバ
３Ｂは閉じていルノで、Ｗ”４信号ＤＡＣＫがシステム
バスＢ１へ送出されることはない。

次に第１Ａ図に戻り、アクト系のメモリ系からのデータ
の読み出し動作を説明する。

システムバスＢ１を介して図示せざるアクセス要求装置
から読み出し要求（Ｒ）　、ＡＳ、ＤＳ、アドレス等が
送られてくる。するとバス制御回路５Ａが読み出し要求
を検出して出力し、これをタイミング発生回路２Ａに入
力する。するとタイミング発生回路２Ａは、メモリ素子
１０３ヘデータ読み出しに必要なＲＡＳ、ＣＡＳ信号を
発生し、それによって指定されたアドレスにおいてメモ
リ素子１０３からカデータが読み出される。

読み出された出力データは、エラー検出訂正回路１に入
力され、ここで１ビツトエラーがあればその訂正が行わ
れ、２ビツトエラーがあればその検出が行われて正しい
データに直された後、バスＢ１へ出力される。

このとき第１Ｂ図に示すスタンバイ系のメモリ系では、
同様にしてメモリ素子２０３からデータが読み出される
が、このデータは比較回路７の一方の入力側に入力され
る。またアクト系のメモリ系から出力された正しいデー
タ（エラー検出訂正回路１からの出力データ）が比較回
路７の他方の入力側に入力される。

そして両データが比較され、一致していなければ、この
比較回路７からエラー検出信号が出力されて再書き込み
制御回路８に入力される。すると再書き込み制御回路８
は、タイミング発生回路２Ｂに指令して、メモリ素子２
０３の今読み出したデータのアドレスと同じアドレスに
、アクト系のメモリ系からパスＢｌ上に出力されてきた
正しいデータ（エラー検出訂正回路１からの出力データ
）を書き込ませる。

このようにして、アクト系のメモリ素子１０３における
データとスタンバイ系のメモリ素子２０３におけるデー
タの一致性が、データ読み出し時においても、調べられ
一致していなければ一致するように制御が行われる。

以上に述べた実施例の説明では、エラー検出訂正符号と
して１ビツトエラー訂正、２ビツト工ラー検出符号を使
用するものとし、メモリ素子としてグイナミソクＲＡＭ
を使用するものとして説明してきたが、エラー検出訂正
符号としては、ｌビット以上のエラー訂正及び検出が可
能な符号を用いても良く、またメモリ系内に、書き込み
要求の受付バッファを用意し、この受付バッファが満杯
になるまでは、他の系に対して書き込み待ち合わせ信号
を送出しないように構成することもできる。

またスタンバイ系のメモリ系にもエラー検出訂正機能を
用意し、自系のメモリ素子から読み出したデータのエラ
ー検出訂正を行い、訂正後のデータを読み出したデータ
と同じアドレスに書き込むようにすることもできる。

メモリ素子としてスタティックメモリを使用しても良い
のは勿論である。またダイナミックメモリの場合、書き
込み待ち合わせ中に、自系のメモリ素子においてリフレ
ッシュ等の優先度の高い処理が発生した場合には、タイ
ミング発生回路に競合回路を用意することによりアクセ
ス競合を解消することができる。

〔発明の効果〕

本発明によれば、多重化メモリ装置を構成する複数のメ
モリ系が同一のシステムパスにつながっているという特
性を利用して、従来技術に見られるようなメモリ交差回
路やバスルート制御回路を必要とすることなく、各メモ
リ系の動作モードを記憶するフリップフロップの如き回
路と、若干の制御回路を付加するだけで、データ書き込
み（データ更新）時における両メモリ系のデーク一致制
御を効率良〈実施でき、またメモリ系に間歇障害が起き
て記憶データのビット誤りなどを生じることがあっても
、読み出し時に両メモリ系のデータを比較してそのこと
を検出し、正しい方のデータを書き込んで訂正できるの
で、信頼性の高い多重化メモリ装置をコスト的にも低度
に提供できるという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す全体構成図、第１Ａ図
は第１図におけるアクト系のメモリ系ＡＣＴの詳細を示
すブロック図、第１Ｂ図は第１図におけるスタンバイ系
のメモリ系ＳＢＹの詳細を示すブロック図、第２図は多
重化メモリ装置の従来例を示すブロック図、である。 符号の説明 １・・・エラー検出訂正回路、２Ａ、２Ｂ・・・タイミ
ング発生回路、３Ａ、３Ｂ・・・パスドライバ、４Ａ。 ４Ｂ・・・動作モード指定フリップフロップ、５Ａ。 ５Ｂ・・・バス制御回路、６・・・アンドゲート、７・
・・比較回路、８・・・再書き込み制御回路、１０３．
２０３・・・メモリ素子

Claims (1)

1. 【特許請求の範囲】 １）同一バスに接続された少なくとも第１のメモリ系と
   第２のメモリ系から成り、両メモリ系に同一データを書
   き込んでおき、一方をアクト用、他方をスタンバイ用と
   して用いる多重化メモリ装置において、 アクト用としての第１のメモリ系は、メモリ素子（以下
   、第１のメモリ素子という）と、バスからの要求により
   該第１のメモリ素子へのデータの書き込み、或いは読み
   出しを行うデータ読み出し、書き込み手段（以下、第１
   の読み出し、書き込み手段という）と、前記第１の読み
   出し、書き込み手段により書き込み、或いは読み出しを
   行ったとき、そのことをバスに対して応答する応答手段
   と、前記第１のメモリ素子から読み出したデータを入力
   されそのエラー検出訂正を行ってからバス上へ出力する
   エラー検出訂正手段と、を備え、スタンバイ用としての
   第２のメモリ系は、メモリ素子（以下、第２のメモリ素
   子という）と、バスからの要求により、前記第１のメモ
   リ素子に書き込んだのと同じデータを該第２のメモリ素
   子へ書き込み、或いは前記第１のメモリ素子に対するバ
   スからの読み出し要求と同期して該第２のメモリからの
   データ読み出しを行うデータの書き込み、読み出し手段
   （以下、第２の読み出し、書き込み手段という）と、該
   第２のメモリ素子から読み出したデータと前記第１のメ
   モリから読み出され前記エラー検出訂正手段を介してバ
   ス上に送出されたエラー検出訂正後のデータとを取り込
   んで比較し、不一致ならその読み出したデータのアドレ
   スと同じアドレスにおいて該第２のメモリに、前記エラ
   ー検出訂正後のデータを再書き込みする比較、再書き込
   み手段と、 を備えたことを特徴とする多重化メモリ装置。