JPS62182953A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２重化されたメモリシステムのメモリアクセス
制御方式に関し、特に２ポートメモリを用いたメモリシ
ステムのアクセス制御方式に関する。

〔従来の技術〕

リアルタイム性と高信頬性の両者を要求されるシステム
では通常装置の２重化が図られ、しかもそれぞれの主記
憶装置は常に同一内容を持つように制御されている。こ
のようなシステムでは、主系装置が故障した場合に、従
系装置を主系装置に、主系装置を従系装置に置換して処
理の連続性を保っている。

また、プロセッサの能力を最大限に引き出す手段として
、プロセッサおよびメモリ専用のメモリバスと入出力制
御装置等の他の機能ブロックを接続する入出力バスとを
分離し、さらに両バス間にまたがる２ポートメモリを配
置する構成がとられている。

従来、このようなメモリ内容の同一性を基礎とした２重
化構成をなすメモリシステムにおいては、そのメモリ内
容の同一性を実現するために、２ポ−トメモリを使用し
ないか、２ポートメモリを採用しても通常アクセス時は
入出力ポートアクセスで他系メモリ内容のアップデート
ができないために同一性を保証できず、２重化の主従置
換の前に主系装置のメモリから従系装置のメモリへの全
内容のコピーを行うといった方法がとられていた。

（発明が解決しようとする問題点〕 上述した従来のメモリアクセス制御方式は、２ポートメ
モリを使用しない場合はメモリバスの使用頻度が上るこ
とおよびメモリバス使用時にプロセッサが停止する（バ
ス待ち合せを受ける）ことにより、プロセッサの処理能
力が低下する欠点がある。

また、２ポートメモリを使用する場合はメモリ内容一致
のためのメモリコピーに多大の時間がかかり、主従切換
え時にオンラインシステムが停止するという欠点がある
。

本発明の目的は、上述の点に鑑み、プロセッサの処理能
力の低下を軽減するとともにオンラインシステムの停止
時間を極小にするようにしたメモリアクセス制御方式を
提供することにある。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御方式は、メモリハス、入出
力ハス、前記メモリハスおよび前記入出力バスからアク
セス可能な２ポートメモリおよび前記メモリハスおよび
前記入出力バス間を結合するハス結合回路を備える２合
の装置が前記メモリバスの交差により自系メモリと他系
メモリへの同時回込みを可能とした２重化構成をなすメ
モリシステムにおいて、前記２ポートメモリが２つのア
ドレス空間を有し、前記入出力バス上の装置から前記２
ポートメモリへのアクセスが入出力バス側からと前記バ
ス結合回路を介し他系メモリへの同時書込み可能な前記
メモリ八入側からとの両方から可能なことを特徴とする
。

〔実施例〕

次に、本発明について図面を参照して説明する。

回は本発明の一実施例を示すブロック図である。

本実施例のメモリアクセス制御方式が適用されるメモリ
システムは、同一機能を有する２つの装置を２重化結合
バス２０を介して結合することにより２重化されている
。

一方の装置は、メモリバス１、入出力バス（以下、ＩＯ
ハスと略記する）２、プロセッサ３、バス結合回路４．
１ボートメモリ５．２ボートメモリ６、入出力制御装置
（以下、ＩＯ＄１Ｉｉ１１ｉＪｆｆと略記する）７およ
びメモリ交差回路８とを含んで構成されている。

メモリバス１上には、プロセッサ３、バス結合回路４．
１ボートメモリ５．２ボートメモリ６およびメモリ交差
回路８が接続されている。

１０バス２上には、バス結合回路４．２ボートメモリ６
およびＩＯ制御装置７が接続されている。

また、他方の装置は、上記一方の装置と全く同様に構成
されているので、対応部分には符号に数ｌＯを加えた符
号を付してその詳しい説明は省略する。

なお、一方の”ＡＣと他方の装置とは、メモリ交差回路
８および１８間が２重化結合バス２０を介して結合され
ている。

次に、このように構成された本実施例のメモリアクセス
制御方式の動作について説明する。以下、メモリバス１
ないしメモリ交差回路８で構成される装置を主系装置と
し、メモリバス１１ないしメモリ交差回路１８で構成さ
れる装置を従系装置とした説明を行う。

通常、１ボートメモリ５および１５はプログラムを格納
し、２ボートメモリ６および１６はプロセッサ３および
１３と１０制御装置７および１７との通信に用いられる
。

メモリバス１を介して１ボートメモリ５または２ボート
メモリ６に書込みを行うと、これと同時にメモリ交差回
路８．２重化結合バス２０およびメモリ交差回路１８を
介して他系装置のメモリバス１１上の１ポートメモリ１
５または２ボートメモリ１６への書込みが行われ、両系
メモリの内容が同一にされる。

１０ｉｔｒｌｌｉｆｌｌ装置７は、プロセッサ３の指令
により２ボートメモリ６上の入出力制御語を■ｏババス
を介して読み取って解釈し、入出力動作を実行す入出力
装置（図示せず）への書込み時には、ＩＯ制御装置７は
１０バス２を介して２ボートメモリ６のデータを読み取
り、入出力装置への書込みを行う。この場合には、メモ
リバス１には何の影響も与えない。

入出力装置からの読出し時には、■０制御装置７は読出
しデータを１０バス２、バス結合回路４およびメモリバ
ス１を介して２ボートメモリ６に書き込む。また、これ
と同時に、メモリ交差回路８．２重化結合バス２０およ
びメモリ交差回路１８を介して他系装置の２ボートメモ
リ托に読出しデータを書き込む。

次に、入出力装置から２ボートメモリ６への書込みルー
トの指定について説明する。条件は２ボートメモリ６が
２個のアドレス空間を持つことである。２個のアドレス
空間のうちの一方は１０バス２から直接アクセスし、他
方はメモリバス１を経由してアクセスするように規定す
る。ルート指定の方法としては、 ｆｉｌ　　入出力制御語作成時にソフトウェアがルート
指定を考Ｉ＆シたアドレス設定をする方法、（２）ＩＯ
制御装置７が規約に従いアドレス変換解釈を行う方法、 がある。

以上、２ボートメモリ６への書込みをメモリハス１経由
のみとして説明したが、’ＷＵの主従切換え時に処理の
連続性に影害を与えないデータは■０バス２から２ボー
トメモリ６に直接書き込んでもよい。このようにすれば
、プロセッサ３の処理性能が向上する。

〔発明の効果〕

以上説明したように本発明は、メモリバスとＩＯババス
の両方からアクセス可能な２ポートメモリを持つ２重化
構成をなすメモリシステムにおいて、１０バス上の％Ｍ
ｌから２ポートメモリへのアクセスルートとしてＩＯバ
バス接とメモリバス経由との２つのルートを可能とした
ことにより、■０アクセス時のプロセッサの処理能力の
低下を軽減できる効果がある。

また、２重化構成をなすメモリシステムでのメモリ内容
の同一化により、主従切換え時に極小のシステムの停止
時間で処理の連続性を保つことができる効果がある。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック図である。 図において、 １．１１・・・メモリバス、 ２．１２・・・■０バス、 ３．１３・・・プロセッサ、 ４．１４・・・バス結合回路、 ５．１５・・・１ポートメモリ、 ６．１６・・・２ポートメモリ、 ７．１７・・・ＩＯ制御装置、 ８□１８・・・メモリ交差回路、 ２０・・・・・２重化結合バスである。

Claims (1)

1. 【特許請求の範囲】 メモリバス、入出力バス、前記メモリバスおよび前記入
   出力バスからアクセス可能な２ポートメモリおよび前記
   メモリバスおよび前記入出力バス間を結合するバス結合
   回路を備える２台の装置が前記メモリバスの交差により
   自系メモリと他系メモリへの同時書込みを可能とした２
   重化構成をなすメモリシステムにおいて、 前記２ポートメモリが２つのアドレス空間を有し、前記
   入出力バス上の装置から前記２ポートメモリへのアクセ
   スが入出力バス側からと前記バス結合回路を介し他系メ
   モリへの同時書込み可能な前記メモリバス側からとの両
   方から可能なことを特徴とするメモリアクセス制御方式
   。