JPH08292917A - 制御装置 - Google Patents
制御装置Info
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- JPH08292917A JPH08292917A JP7096775A JP9677595A JPH08292917A JP H08292917 A JPH08292917 A JP H08292917A JP 7096775 A JP7096775 A JP 7096775A JP 9677595 A JP9677595 A JP 9677595A JP H08292917 A JPH08292917 A JP H08292917A
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Abstract
(57)【要約】
【目的】 ファイル盤へのデータ書き込みのために、制
御盤の拘束される時間が短い制御装置を提供する 【構成】 制御装置を構成する各ファイル盤１２に、自
分が制御盤１１から受け取ったデータを他方のファイル
盤に転写する機能（アドレス監視回路３２、メモリ転写
回路３３）を設ける。これにより、制御盤が、一方のフ
ァイル盤へデータを一回だけ書き込めば、そのファイル
盤から、他方のファイル盤へ同じデータが書き込まれる
ことになり、制御装置としての信頼性を維持しつつ、制
御盤の負荷を軽くすることができることになる。
御盤の拘束される時間が短い制御装置を提供する 【構成】 制御装置を構成する各ファイル盤１２に、自
分が制御盤１１から受け取ったデータを他方のファイル
盤に転写する機能（アドレス監視回路３２、メモリ転写
回路３３）を設ける。これにより、制御盤が、一方のフ
ァイル盤へデータを一回だけ書き込めば、そのファイル
盤から、他方のファイル盤へ同じデータが書き込まれる
ことになり、制御装置としての信頼性を維持しつつ、制
御盤の負荷を軽くすることができることになる。
Description
【０００１】
【産業上の利用分野】本発明は、制御装置に係わり、特
に、制御盤とファイル盤とを組み合わせて構成される、
各盤の交換が可能な制御装置に関する。
に、制御盤とファイル盤とを組み合わせて構成される、
各盤の交換が可能な制御装置に関する。
【０００２】
【従来の技術】制御盤とファイル盤を組み合わせて構成
される制御装置には、制御盤あるいはファイル盤を抜去
・交換しても、交換前の状態と同じ状態で制御装置を機
能させることができるように、２つのファイル盤を備え
たものが存在している。このような制御装置では、制御
盤の動作に必要なデータの書き込みが、２つのファイル
盤に対して同時に行われる構成にすると、たとえば、そ
の書き込み処理中に制御盤が抜去された場合、両ファイ
ル盤内のバックアップデータが破壊されてしまうといっ
たことが生じてしまうことになる。
される制御装置には、制御盤あるいはファイル盤を抜去
・交換しても、交換前の状態と同じ状態で制御装置を機
能させることができるように、２つのファイル盤を備え
たものが存在している。このような制御装置では、制御
盤の動作に必要なデータの書き込みが、２つのファイル
盤に対して同時に行われる構成にすると、たとえば、そ
の書き込み処理中に制御盤が抜去された場合、両ファイ
ル盤内のバックアップデータが破壊されてしまうといっ
たことが生じてしまうことになる。
【０００３】このため、一般の制御装置では、バックア
ップデータ（あるいはバックアップデータ＋チェックコ
ード）の２つのファイル盤への書き込みは、制御盤が、
まず、一方のファイル盤への書き込みを行い、その書き
込みが完了した後に、他方のファイル盤への書き込みを
行うといった手順で実現されている。
ップデータ（あるいはバックアップデータ＋チェックコ
ード）の２つのファイル盤への書き込みは、制御盤が、
まず、一方のファイル盤への書き込みを行い、その書き
込みが完了した後に、他方のファイル盤への書き込みを
行うといった手順で実現されている。
【０００４】
【発明が解決しようとする課題】上述のように、一方の
ファイル盤への書き込みが完了した後に、他方のファイ
ル盤への書き込みを行うといった手順で、２系統のファ
イル盤への書き込みが行われるように構成してあれば、
書き込み処理中に、いずれのバッケージを抜去しても、
少なくとも片方のファイル盤に記憶されたバックアップ
データは保存されることになる。
ファイル盤への書き込みが完了した後に、他方のファイ
ル盤への書き込みを行うといった手順で、２系統のファ
イル盤への書き込みが行われるように構成してあれば、
書き込み処理中に、いずれのバッケージを抜去しても、
少なくとも片方のファイル盤に記憶されたバックアップ
データは保存されることになる。
【０００５】しかしながら、上述の構成では、制御盤が
２系統のファイル盤に対して、それぞれ、個別にバック
アップデータの書き込みを実行することになるので、制
御盤に無駄な負荷が課せられるといった問題があった。
２系統のファイル盤に対して、それぞれ、個別にバック
アップデータの書き込みを実行することになるので、制
御盤に無駄な負荷が課せられるといった問題があった。
【０００６】そこで、本発明の目的は、ファイル盤への
データ書き込みのために、制御盤の拘束される時間が短
い制御装置を提供することにある。
データ書き込みのために、制御盤の拘束される時間が短
い制御装置を提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
（イ）制御盤と、（ロ）データを記憶するためのメモリ
と、制御盤からのメモリに対するアクセスの内容を監視
する監視手段と、この監視手段が制御盤からデータの書
き込み要求がなされたことを検出した際に、制御盤から
書き込むべきデータを受け取って、メモリに書き込む第
１書込手段と、この第１書込手段による書き込みが完了
した際に、書き込みを行ったデータに関するアドレスと
データとを他方のファイル盤に対して出力する出力手段
と、監視手段が、他方のファイル盤からデータの書き込
み要求がなされたことを検出した際に、他方のファイル
盤から書き込むべきデータを受け取って、メモリに書き
込む第２書込手段とをそれぞれ備えた２系統のファイル
盤と、（ハ）制御盤と２系統のファイル盤との間を電気
的に接続するための接続部とを具備する。
（イ）制御盤と、（ロ）データを記憶するためのメモリ
と、制御盤からのメモリに対するアクセスの内容を監視
する監視手段と、この監視手段が制御盤からデータの書
き込み要求がなされたことを検出した際に、制御盤から
書き込むべきデータを受け取って、メモリに書き込む第
１書込手段と、この第１書込手段による書き込みが完了
した際に、書き込みを行ったデータに関するアドレスと
データとを他方のファイル盤に対して出力する出力手段
と、監視手段が、他方のファイル盤からデータの書き込
み要求がなされたことを検出した際に、他方のファイル
盤から書き込むべきデータを受け取って、メモリに書き
込む第２書込手段とをそれぞれ備えた２系統のファイル
盤と、（ハ）制御盤と２系統のファイル盤との間を電気
的に接続するための接続部とを具備する。
【０００８】すなわち、請求項１記載の発明では、制御
装置を構成する各ファイル盤に、自分が制御盤から受け
取ったデータを他方のファイル盤に転写する機能を設け
る。これにより、制御盤が、一方のファイル盤へデータ
を一回だけ書き込めば、そのファイル盤から、他方のフ
ァイル盤へ同じデータが書き込まれることになり、制御
装置としての信頼性を維持しつつ、制御盤の負荷を軽く
することができることになる。
装置を構成する各ファイル盤に、自分が制御盤から受け
取ったデータを他方のファイル盤に転写する機能を設け
る。これにより、制御盤が、一方のファイル盤へデータ
を一回だけ書き込めば、そのファイル盤から、他方のフ
ァイル盤へ同じデータが書き込まれることになり、制御
装置としての信頼性を維持しつつ、制御盤の負荷を軽く
することができることになる。
【０００９】なお、制御盤から、いずれか一方のファイ
ル盤に対して書き込まれるデータを、２K バイト単位
（Ｋは自然数、たとえば、４）のものに固定しておくと
ともに、出力手段内に、書き込み要求されたデータの最
初の１バイト分のアドレスの下位Ｋビットを除く上位ビ
ットを記憶する上位ビット記憶手段と、その上位ビット
記憶手段に記憶された上位ビットに、１ずつ内容が増大
する４ビット分の下位ビットを付加して、読み出しおよ
び書き込みに用いるアドレスを生成するアドレス生成手
段を備えさせておけば、簡単な構成で、信頼性が高く、
しかも、制御盤の負荷が軽い制御装置が得られることに
なる。
ル盤に対して書き込まれるデータを、２K バイト単位
（Ｋは自然数、たとえば、４）のものに固定しておくと
ともに、出力手段内に、書き込み要求されたデータの最
初の１バイト分のアドレスの下位Ｋビットを除く上位ビ
ットを記憶する上位ビット記憶手段と、その上位ビット
記憶手段に記憶された上位ビットに、１ずつ内容が増大
する４ビット分の下位ビットを付加して、読み出しおよ
び書き込みに用いるアドレスを生成するアドレス生成手
段を備えさせておけば、簡単な構成で、信頼性が高く、
しかも、制御盤の負荷が軽い制御装置が得られることに
なる。
【００１０】また、出力手段における、第１書込手段に
よる書き込みが完了したか否かの判断が、制御盤から供
給されたアドレスの下位Ｋビットの内容が特定のもので
あるか否かによって行われるようにしても良く、制御盤
から、いずれか一方のファイル盤に対して書き込まれる
データを、チェックコードを含むものとしても良い。
よる書き込みが完了したか否かの判断が、制御盤から供
給されたアドレスの下位Ｋビットの内容が特定のもので
あるか否かによって行われるようにしても良く、制御盤
から、いずれか一方のファイル盤に対して書き込まれる
データを、チェックコードを含むものとしても良い。
【００１１】
【実施例】以下、実施例につき本発明を詳細に説明す
る。
る。
【００１２】図１に、本発明の一実施例による制御装置
の構成を示す。図示してあるように、実施例の制御装置
は、制御盤１１と、制御盤１１から与えられるバックア
ップデータを保持する０系ファイル盤１２0 と１系ファ
イル盤１２1 と、各盤を電気的に接続するための接続部
１３（図１における、各盤間の配線部分が全て接続部に
相当する。）によって構成されている。
の構成を示す。図示してあるように、実施例の制御装置
は、制御盤１１と、制御盤１１から与えられるバックア
ップデータを保持する０系ファイル盤１２0 と１系ファ
イル盤１２1 と、各盤を電気的に接続するための接続部
１３（図１における、各盤間の配線部分が全て接続部に
相当する。）によって構成されている。
【００１３】制御盤１１は、ＣＰＵ（Central Processi
ng Unit)２１と入出力バッファ２２と出力バッファ２３
とアドレスデコーダ２４とから構成されており、各ファ
イル盤１２は、それぞれ、バックアップメモリ３１とア
ドレス監視回路３２とメモリ転写回路３３とから構成さ
れている。
ng Unit)２１と入出力バッファ２２と出力バッファ２３
とアドレスデコーダ２４とから構成されており、各ファ
イル盤１２は、それぞれ、バックアップメモリ３１とア
ドレス監視回路３２とメモリ転写回路３３とから構成さ
れている。
【００１４】制御盤１１内のＣＰＵ２１のデータバス
は、入出力バッファ２２を介して、各ファイル盤１２内
のバックアップメモリ３１0 、３１1 のデータバス（図
では、“ＤＡＴＡ”と表記）に接続されており、ＣＰＵ
２１のアドレスバスとリード信号端子（“ＲＤ”）とラ
イト信号端子（“ＷＲＴ”）は、それぞれ、出力バッフ
ァ２３を介して、バックアップメモリ３１0 、３１1 の
アドレスバス（“ＡＤＲ”）とリード信号端子（“Ｒ
Ｄ”）とライト信号端子（“ＷＲＴ”）に接続されてい
る。
は、入出力バッファ２２を介して、各ファイル盤１２内
のバックアップメモリ３１0 、３１1 のデータバス（図
では、“ＤＡＴＡ”と表記）に接続されており、ＣＰＵ
２１のアドレスバスとリード信号端子（“ＲＤ”）とラ
イト信号端子（“ＷＲＴ”）は、それぞれ、出力バッフ
ァ２３を介して、バックアップメモリ３１0 、３１1 の
アドレスバス（“ＡＤＲ”）とリード信号端子（“Ｒ
Ｄ”）とライト信号端子（“ＷＲＴ”）に接続されてい
る。
【００１５】また、ＣＰＵ２１のアドレスバスは、アド
レスデコーダ２４にも接続されていおり、アドレスデコ
ーダ２４と、入出力バッファ２２および出力バッファ２
３、バックアップメモリ３１0 、３１1 のチップセレク
ト端子（“ＣＳ”）とは、それぞれ、別個の信号線によ
って接続されている。
レスデコーダ２４にも接続されていおり、アドレスデコ
ーダ２４と、入出力バッファ２２および出力バッファ２
３、バックアップメモリ３１0 、３１1 のチップセレク
ト端子（“ＣＳ”）とは、それぞれ、別個の信号線によ
って接続されている。
【００１６】各ファイル盤１２内のアドレス監視回路３
２は、自ファイル盤内のアドレスバスとＣＳに接続され
ている。また、メモリ監視回路３３は、自ファイル盤内
のアドレスバスとＣＳとＲＤと、他ファイル盤内のＷＲ
Ｔと接続されている。そして、２つのメモリ監視回路３
３0 と３３1 とＣＰＵ２１の系指示端子間は、一方のメ
モリ監視回路３３に“１”が入力され、他方のメモリ監
視回路３３に“０”が入力されるように、配線間にゲー
ト回路（ＮＯＴ回路）を利用して結線されている。
２は、自ファイル盤内のアドレスバスとＣＳに接続され
ている。また、メモリ監視回路３３は、自ファイル盤内
のアドレスバスとＣＳとＲＤと、他ファイル盤内のＷＲ
Ｔと接続されている。そして、２つのメモリ監視回路３
３0 と３３1 とＣＰＵ２１の系指示端子間は、一方のメ
モリ監視回路３３に“１”が入力され、他方のメモリ監
視回路３３に“０”が入力されるように、配線間にゲー
ト回路（ＮＯＴ回路）を利用して結線されている。
【００１７】以下、実施例の制御装置の動作を説明す
る。
る。
【００１８】制御盤１１内のＣＰＵ２１は、保存すべき
一連のデータをひとまとめにし、ブロックとなるデータ
列を作成する。そして、ブロック内のデータに応じたチ
ェックコードを生成し、生成したチェックコードをその
ブロックに関するデータ列の最後に付加し、１６バイト
分の書込データを生成する。
一連のデータをひとまとめにし、ブロックとなるデータ
列を作成する。そして、ブロック内のデータに応じたチ
ェックコードを生成し、生成したチェックコードをその
ブロックに関するデータ列の最後に付加し、１６バイト
分の書込データを生成する。
【００１９】次いで、ＣＰＵ２１は、生成した書込デー
タの運用系ファイル盤１２への書込みを開始する。０系
あるいは１系ファイル盤１２0 、１２1 のうち、いずれ
のファイル盤１２が運用系となるかは、ＣＰＵ２１の系
指示端子から出力される系指示信号２５の状態に応じて
決定されるのであるが、以下の説明では、便宜上、０系
ファイル盤１２0 が、運用系ファイル盤になっているも
のとする。
タの運用系ファイル盤１２への書込みを開始する。０系
あるいは１系ファイル盤１２0 、１２1 のうち、いずれ
のファイル盤１２が運用系となるかは、ＣＰＵ２１の系
指示端子から出力される系指示信号２５の状態に応じて
決定されるのであるが、以下の説明では、便宜上、０系
ファイル盤１２0 が、運用系ファイル盤になっているも
のとする。
【００２０】書込データの書込みは、通常のメモリ書込
みのように、アドレスバス上に書込みべきアドレスを供
給するとともに、データバス上に１バイトのデータを供
給し、ＷＲＴ信号で、書込みタイミングの制御を行うと
いった手順で進められる。この際、ＣＰＵ２１は、書込
データの最初の１バイトに対しては、下位ビットが“０
０００”であるアドレスを供給し、その後の各バイトに
対しては、順次、インクリメントしたアドレスを供給し
ていく。
みのように、アドレスバス上に書込みべきアドレスを供
給するとともに、データバス上に１バイトのデータを供
給し、ＷＲＴ信号で、書込みタイミングの制御を行うと
いった手順で進められる。この際、ＣＰＵ２１は、書込
データの最初の１バイトに対しては、下位ビットが“０
０００”であるアドレスを供給し、その後の各バイトに
対しては、順次、インクリメントしたアドレスを供給し
ていく。
【００２１】書き込みに用いられたアドレスは、運用系
ファイル盤１２0 内のアドレス監視回路３２0 によって
監視されており、アドレス監視回路３２0 は、制御部１
１によるデータの書き込みが開始された際に、そのアド
レスの下位４ビットを除く上位ビットの内容をブロック
番号として内部に記憶する。そして、１ブロック分のデ
ータの書込みの終了を、アドレスの下位４ビットの内容
によって判定し、下位４ビットの内容が特定のものとな
ったときに、メモリ転写回路３３0 に、記憶しているブ
ロック番号と動作開示指示を出力する。
ファイル盤１２0 内のアドレス監視回路３２0 によって
監視されており、アドレス監視回路３２0 は、制御部１
１によるデータの書き込みが開始された際に、そのアド
レスの下位４ビットを除く上位ビットの内容をブロック
番号として内部に記憶する。そして、１ブロック分のデ
ータの書込みの終了を、アドレスの下位４ビットの内容
によって判定し、下位４ビットの内容が特定のものとな
ったときに、メモリ転写回路３３0 に、記憶しているブ
ロック番号と動作開示指示を出力する。
【００２２】すなわち、既に説明したように、ＣＰＵ２
１は、１６バイト分の書込データの最初の１バイトを、
下位４ビットが“００００”となるアドレスに記憶させ
ているので、書込データの各バイトは、最初の１バイト
目と上位ビットが等しく、下位４ビットだけが異なるア
ドレスに記憶されることになる。そして、最後の１バイ
トは、常に、下位４ビットが“１１１１”となるアドレ
スに記憶されることになるので、アドレス監視回路３２
は、下位４ビットが“１１１１”となるアドレスに対す
る書き込みが完了した際に、１ブロック分のデータの書
き込みが完了したことを判定できることになる。
１は、１６バイト分の書込データの最初の１バイトを、
下位４ビットが“００００”となるアドレスに記憶させ
ているので、書込データの各バイトは、最初の１バイト
目と上位ビットが等しく、下位４ビットだけが異なるア
ドレスに記憶されることになる。そして、最後の１バイ
トは、常に、下位４ビットが“１１１１”となるアドレ
スに記憶されることになるので、アドレス監視回路３２
は、下位４ビットが“１１１１”となるアドレスに対す
る書き込みが完了した際に、１ブロック分のデータの書
き込みが完了したことを判定できることになる。
【００２３】また、１ブロック分のデータの書き込みが
完了した際には、同様の手順によって、制御盤１１内の
アドレスデコーダ２４も、書き込みの完了を認識し、ア
ドレスデコーダ２４は、入出力バッファ２２と出力バッ
ファ２３のゲートを閉じ、制御盤とファイル盤間のアド
レスバス、データバス、および、ＣＳ、ＲＤ、ＷＲＴの
各制御端子を、電気的に切り離す。
完了した際には、同様の手順によって、制御盤１１内の
アドレスデコーダ２４も、書き込みの完了を認識し、ア
ドレスデコーダ２４は、入出力バッファ２２と出力バッ
ファ２３のゲートを閉じ、制御盤とファイル盤間のアド
レスバス、データバス、および、ＣＳ、ＲＤ、ＷＲＴの
各制御端子を、電気的に切り離す。
【００２４】アドレス監視回路３２0 からの通知を受け
たメモリ転写回路３３0 は、メモリ転写完了信号３５0
を“０”とすることによって、転写未完了であること
を、ＣＰＵ１１に対して通知するとともに、アドレス監
視回路３２0 が保持しているブロック番号を上位ビット
に、自身が生成する４ビットの信号を下位ビットにした
信号をアドレスバス上に送出する。
たメモリ転写回路３３0 は、メモリ転写完了信号３５0
を“０”とすることによって、転写未完了であること
を、ＣＰＵ１１に対して通知するとともに、アドレス監
視回路３２0 が保持しているブロック番号を上位ビット
に、自身が生成する４ビットの信号を下位ビットにした
信号をアドレスバス上に送出する。
【００２５】この際、各メモリ転写回路３３は、“００
００”（２進表記）を初期値として、１ずつ内容をイン
クリメントさせた４ビットの信号を生成する。また、自
系のバックアップメモリ３１0 のＲＤ端子をアクティブ
にするとともに、他系のバックアップメモリ３１1 のＷ
ＲＴ端子をアクティブにすることによって、運用系メモ
リであるバックアップメモリ３１0 から、非運用系メモ
リであるバックアップメモリ３１1 に、１バイト分のデ
ータを転写する。
００”（２進表記）を初期値として、１ずつ内容をイン
クリメントさせた４ビットの信号を生成する。また、自
系のバックアップメモリ３１0 のＲＤ端子をアクティブ
にするとともに、他系のバックアップメモリ３１1 のＷ
ＲＴ端子をアクティブにすることによって、運用系メモ
リであるバックアップメモリ３１0 から、非運用系メモ
リであるバックアップメモリ３１1 に、１バイト分のデ
ータを転写する。
【００２６】そして、メモリ転写回路３３0 は、１ブロ
ック（１６バイト）分のデータの転写が終了した際に、
データ転写完了信号３５1 を“１”とすることによっ
て、転写が完了したことを、ＣＰＵ２１に対して通知す
る。なお、次のバックアップデータのＣＰＵ２１による
書き込みは、メモリ転写回路３３から、この通知を受け
た後に行われることになる。
ック（１６バイト）分のデータの転写が終了した際に、
データ転写完了信号３５1 を“１”とすることによっ
て、転写が完了したことを、ＣＰＵ２１に対して通知す
る。なお、次のバックアップデータのＣＰＵ２１による
書き込みは、メモリ転写回路３３から、この通知を受け
た後に行われることになる。
【００２７】このように、実施例の制御装置では、制御
盤によるバックアップデータの書き込みは一方のファイ
ル盤に対してのみ行われ、他方のファイル盤への書き込
みは、制御盤からデータを受けた方のファイル盤が行
う。このため、制御盤は、一方のファイル盤への書き込
みが完了した段階で、他の処理を実行できることにな
る。また、ファイル盤への書き込みは同時に行われてい
ないので、実施例の制御装置では、どの盤が抜去されて
も、少なくとも一方のファイル盤には、正確なバックア
ップデータが保持されていることになる。
盤によるバックアップデータの書き込みは一方のファイ
ル盤に対してのみ行われ、他方のファイル盤への書き込
みは、制御盤からデータを受けた方のファイル盤が行
う。このため、制御盤は、一方のファイル盤への書き込
みが完了した段階で、他の処理を実行できることにな
る。また、ファイル盤への書き込みは同時に行われてい
ないので、実施例の制御装置では、どの盤が抜去されて
も、少なくとも一方のファイル盤には、正確なバックア
ップデータが保持されていることになる。
【００２８】なお、実施例の制御装置は、１６バイト単
位でデータを書き込むように構成してあるが、データサ
イズを、２K バイト単位としたい場合には、アドレス監
視回路に、下位Ｋビットを除くアドレスを記憶させ、メ
モリ転写回路が、下位Ｋビット分の信号を生成するよう
にすれば良い。たとえば、データサイズを２５６バイト
とする場合には、２５６＝２8 であるので、下位８ビッ
トを除いたアドレスをアドレス監視回路が記憶し、メモ
リ転写回路が、下位８ビット分の信号を生成するように
装置を構成すれば良い。
位でデータを書き込むように構成してあるが、データサ
イズを、２K バイト単位としたい場合には、アドレス監
視回路に、下位Ｋビットを除くアドレスを記憶させ、メ
モリ転写回路が、下位Ｋビット分の信号を生成するよう
にすれば良い。たとえば、データサイズを２５６バイト
とする場合には、２５６＝２8 であるので、下位８ビッ
トを除いたアドレスをアドレス監視回路が記憶し、メモ
リ転写回路が、下位８ビット分の信号を生成するように
装置を構成すれば良い。
【００２９】また、実施例の制御装置は、チェックコー
ドを含むデータを書き込むようになっているが、チェッ
クコードを含まないデータを記憶させるようにしても良
いことは当然である。
ドを含むデータを書き込むようになっているが、チェッ
クコードを含まないデータを記憶させるようにしても良
いことは当然である。
【００３０】さらに、データサイズを２K バイトに限定
しない場合には、アドレス監視回路に、書き込み要求が
なされたデータを記憶させた開始アドレスと終了アドレ
ス（あるいはデータサイズ）を記憶させておき、メモリ
転写回路が、開始アドレスから終了アドレスまでのアド
レスを順に出力するように、各回路を構成すれば良い。
しない場合には、アドレス監視回路に、書き込み要求が
なされたデータを記憶させた開始アドレスと終了アドレ
ス（あるいはデータサイズ）を記憶させておき、メモリ
転写回路が、開始アドレスから終了アドレスまでのアド
レスを順に出力するように、各回路を構成すれば良い。
【００３１】
【発明の効果】以上説明したように、請求項１ないし請
求項４記載の発明によれば、制御盤によるバックアップ
データの書き込みは一方のファイル盤に対してのみ行わ
れ、他方のファイル盤への書き込みは、制御盤からデー
タを受けた方のファイル盤が行うので、制御盤は、一方
のファイル盤への書き込みが完了した段階で、他の処理
を実行できることになる。また、ファイル盤への書き込
みは同時に行われていないので、この発明による制御装
置では、どの盤が抜去されても、少なくとも一方のファ
イル盤には、正確なバックアップデータが保持されてい
ることになる。
求項４記載の発明によれば、制御盤によるバックアップ
データの書き込みは一方のファイル盤に対してのみ行わ
れ、他方のファイル盤への書き込みは、制御盤からデー
タを受けた方のファイル盤が行うので、制御盤は、一方
のファイル盤への書き込みが完了した段階で、他の処理
を実行できることになる。また、ファイル盤への書き込
みは同時に行われていないので、この発明による制御装
置では、どの盤が抜去されても、少なくとも一方のファ
イル盤には、正確なバックアップデータが保持されてい
ることになる。
【００３２】また、請求項２あるいは請求項３記載の発
明のように、制御装置を構成すれば、簡単な回路で、上
記効果が得られる制御装置を形成できることになる。
明のように、制御装置を構成すれば、簡単な回路で、上
記効果が得られる制御装置を形成できることになる。
【図１】本発明の一実施例による制御装置の構成を示す
ブロック図である。
ブロック図である。
１１ 制御盤 １２ ファイル盤 １３ 接続部 ２１ ＣＰＵ ２２ 入出力バッファ ２３ 出力バッファ ２４ アドレスデコーダ ２５ 系指示信号 ３１ バックアップメモリ ３２ アドレス監視回路 ３３ メモリ転写回路 ３５ データ転写完了信号
Claims (4)
- 【請求項１】 制御盤と、 データを記憶するためのメモリと、前記制御盤からの前
記メモリに対するアクセスの内容を監視する監視手段
と、この監視手段が前記制御盤からデータの書き込み要
求がなされたことを検出した際に、前記制御盤から書き
込むべきデータを受け取って、前記メモリに書き込む第
１書込手段と、この第１書込手段による書き込みが完了
した際に、書き込みを行ったデータに関するアドレスと
データとを他方のファイル盤に対して出力する出力手段
と、前記監視手段が、他方のファイル盤からデータの書
き込み要求がなされたことを検出した際に、他方のファ
イル盤から書き込むべきデータを受け取って、前記メモ
リに書き込む第２書込手段とをそれぞれ備えた２系統の
ファイル盤と、 前記制御盤と前記２系統のファイル盤との間を電気的に
接続するための接続部とを具備することを特徴とする制
御装置。 - 【請求項２】 前記制御盤から、いずれか一方のファイ
ル盤に対して書き込まれるデータが、２K バイト単位の
ものであり、前記出力手段が、書き込み要求されたデー
タの最初の１バイト分のアドレスの下位Ｋビットを除く
上位ビットを記憶する上位ビット記憶手段と、その上位
ビット記憶手段に記憶された上位ビットに、１ずつ内容
が増大する４ビット分の下位ビットを付加して、読み出
しおよび書き込みに用いるアドレスを生成するアドレス
生成手段を備えるものであることを特徴とする請求項１
記載の制御装置。 - 【請求項３】 前記出力手段が、前記第１書込手段によ
る書き込みが完了したか否かの判断を、前記制御盤から
供給されたアドレスの下位Ｋビットの内容が特定のもの
であるか否かを判定することによって行うものであるこ
とを特徴とする請求項２記載の制御装置。 - 【請求項４】 前記制御盤から、いずれか一方のファイ
ル盤に対して書き込まれるデータが、チェックコードを
含むものであることを特徴とする請求項１または請求項
３記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096775A JPH08292917A (ja) | 1995-04-21 | 1995-04-21 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096775A JPH08292917A (ja) | 1995-04-21 | 1995-04-21 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08292917A true JPH08292917A (ja) | 1996-11-05 |
Family
ID=14174019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096775A Pending JPH08292917A (ja) | 1995-04-21 | 1995-04-21 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08292917A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958680A (ja) * | 1982-09-27 | 1984-04-04 | Meidensha Electric Mfg Co Ltd | 記憶装置 |
| JPS63238655A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 情報処理装置 |
| JPH03204023A (ja) * | 1989-12-30 | 1991-09-05 | Fujitsu Ltd | 磁気記録装置の二重化制御方式 |
-
1995
- 1995-04-21 JP JP7096775A patent/JPH08292917A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958680A (ja) * | 1982-09-27 | 1984-04-04 | Meidensha Electric Mfg Co Ltd | 記憶装置 |
| JPS63238655A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 情報処理装置 |
| JPH03204023A (ja) * | 1989-12-30 | 1991-09-05 | Fujitsu Ltd | 磁気記録装置の二重化制御方式 |
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