JPS5958680A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5958680A JPS5958680A JP16921582A JP16921582A JPS5958680A JP S5958680 A JPS5958680 A JP S5958680A JP 16921582 A JP16921582 A JP 16921582A JP 16921582 A JP16921582 A JP 16921582A JP S5958680 A JPS5958680 A JP S5958680A
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- JP
- Japan
- Prior art keywords
- address
- data
- pointer
- readout
- cpu
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イムで一群のデータの書込みと読出しをする記憶装置に
関する。
関する。
デイジタル保噛継電器では一群のサンプリングデータを
リアルタイムで収集して該データ群を保ｄ値演算に使用
する。このように、一群のディジタルデータをリアルタ
イムで収集，該収集データ群の取出しのための記憶装置
は、例えばコンピュータの内部メモリ（ランダムアクセ
スメモリ）の特定エリアを記憶要素としてＣＰＵによる
アドレスデータのｊ−次制御でデータの唄？Ｘ谷込み父
は読出しするものでは．Ｃ’Ｐｔｌｌはｍｌ図に示す制
御を必要としてソフトウェア処理が摺竹になる。第１図
において、Ｃ’ＰＵはデータ収集１祭してメモリの特定
エリアの先頭番地をアドレスデータとして与えるポイン
ターセットを施し、次いで該先ｕＥ ｔｒ地に軍１番目
のデータ格納をし、次いでアドレスデータな＋ｌ又は−
１にするポインター新を施し、該更新アドレスが特定エ
リアの最終番地又は予定番地か否かのエリア終りの判定
をし、エリア終りでないと′きは更新されたアドレスに
Ｍ２＊目のデータ格納に戻り、再びポインタ更新する繰
り返し処理を施し、エリア終りで次回のポインターセッ
ト又は（１０の処理に戻る。特定エリアからのデータ読
出しは第１図でデータ格納に代えてデータ読出し処理に
なる１、 従って、 ＣＰＵ側では１つのデータ書込み、読出しの
都度、ボイ／り更新を必要とし、ＣＰＵ側の処理が繁雑
になる。
リアルタイムで収集して該データ群を保ｄ値演算に使用
する。このように、一群のディジタルデータをリアルタ
イムで収集，該収集データ群の取出しのための記憶装置
は、例えばコンピュータの内部メモリ（ランダムアクセ
スメモリ）の特定エリアを記憶要素としてＣＰＵによる
アドレスデータのｊ−次制御でデータの唄？Ｘ谷込み父
は読出しするものでは．Ｃ’Ｐｔｌｌはｍｌ図に示す制
御を必要としてソフトウェア処理が摺竹になる。第１図
において、Ｃ’ＰＵはデータ収集１祭してメモリの特定
エリアの先頭番地をアドレスデータとして与えるポイン
ターセットを施し、次いで該先ｕＥ ｔｒ地に軍１番目
のデータ格納をし、次いでアドレスデータな＋ｌ又は−
１にするポインター新を施し、該更新アドレスが特定エ
リアの最終番地又は予定番地か否かのエリア終りの判定
をし、エリア終りでないと′きは更新されたアドレスに
Ｍ２＊目のデータ格納に戻り、再びポインタ更新する繰
り返し処理を施し、エリア終りで次回のポインターセッ
ト又は（１０の処理に戻る。特定エリアからのデータ読
出しは第１図でデータ格納に代えてデータ読出し処理に
なる１、 従って、 ＣＰＵ側では１つのデータ書込み、読出しの
都度、ボイ／り更新を必要とし、ＣＰＵ側の処理が繁雑
になる。
本発明は、メモリ内のアドレスを自動的に更新する少し
の）１−ドウエアを設けることにより、ＣＰＵ１！！Ｉ
のアドレス指定を簡単にして一連のデータの畜込み、読
出しにメモリの仮想的なローテーションを可能にした記
憶装置を提供することを目的とする。。
の）１−ドウエアを設けることにより、ＣＰＵ１！！Ｉ
のアドレス指定を簡単にして一連のデータの畜込み、読
出しにメモリの仮想的なローテーションを可能にした記
憶装置を提供することを目的とする。。
第２図は本発明の一実施例を示す回路図である１゜ラン
ダムアクセスメモリ１はコンピュータのメモリの一部に
一部データのメモリエリアとして確保される。メモリ１
へのデータ書込み、読出しは双方向性になるデータバス
２でなされ、アドレッシングはアドレス制御回路３によ
ってなされる。そのうち、デコーダ４はアドレスバス５
のうちの基底アドレス（上位アドレス）データをデコー
ドし。
ダムアクセスメモリ１はコンピュータのメモリの一部に
一部データのメモリエリアとして確保される。メモリ１
へのデータ書込み、読出しは双方向性になるデータバス
２でなされ、アドレッシングはアドレス制御回路３によ
ってなされる。そのうち、デコーダ４はアドレスバス５
のうちの基底アドレス（上位アドレス）データをデコー
ドし。
該データがメモリｌのアドレス範囲にあるときは該アド
レス範囲に相当する端子に論理１１″出力を得る。下位
アドレス選択回路６は、カウンタ構成にされ、デコーダ
４の論理１１−出力を計数カロ算入力とする。加算器７
はデコーダ４の論理Ｉｌｌ出力を力ロａ制御信号とし、
アドレスノ（ス５σ〕うちの基底アドレスデータと下位
アドレス選択回路６の計数内容とを加算してメモリ１の
アドレスデータを得る。下位アドレス選択回路６はその
カウンタ桁数がメモリ１の想定する最大データ数ｎＺ計
数できるように決められる。ＣＰＵ側とはアドレスノく
ス５．データバス２との結合のほかにメモ１１１への書
込み、読出しのためのリード／ライト信号Ｐ１や下位ア
ドレス選択回路６の初期リセット信号Ｐ２が与えられる
。
レス範囲に相当する端子に論理１１″出力を得る。下位
アドレス選択回路６は、カウンタ構成にされ、デコーダ
４の論理１１−出力を計数カロ算入力とする。加算器７
はデコーダ４の論理Ｉｌｌ出力を力ロａ制御信号とし、
アドレスノ（ス５σ〕うちの基底アドレスデータと下位
アドレス選択回路６の計数内容とを加算してメモリ１の
アドレスデータを得る。下位アドレス選択回路６はその
カウンタ桁数がメモリ１の想定する最大データ数ｎＺ計
数できるように決められる。ＣＰＵ側とはアドレスノく
ス５．データバス２との結合のほかにメモ１１１への書
込み、読出しのためのリード／ライト信号Ｐ１や下位ア
ドレス選択回路６の初期リセット信号Ｐ２が与えられる
。
こうした構成のアドレス制御回路３を付加したメモリ１
は、データ群の順次書込み、読出しには、まずＣＰ Ｕ
１ｌｌｌから下位アドレス選択回路６のリセ” ）
（Ｐ２） ＆びＣＰ Ｕ（７）ＲｇＡＤ／ＷＲＸＴＫイ
言号としての一データ書込み、読出しの信号（Ｐ、）が
与えらｎる。この状態で一部のデータをメモリ１に書込
むには、ＣＰＵはアドレスバス５に基底アドレスデータ
を乗せる。この基底アドレスデータはメモリｌの特定エ
リアの先願番地の上位アドレスに一致する。この基底ア
ドレスデータが与えられたデコーダ４はまず力０算器７
を加算制御し、刀０算器７は基底アドレスデータに下位
アドレス選択回路６の内容を７ＪＯＪＩ してアドレス
データを得る１、このとき、選択囲路６の内容は零（リ
セット）であるからメモリの特定エリアの先頭番地に一
致し、これは藁１図におけるポインターセットと同じに
なる２、この先頭番地へのデータ書込み終Ｔ後、デコ−
ダ４の出力１０−への復帰で下位アドレス選択回路６は
内容の＋１７Ｊ［］算動作をする、この状態でＣＰ ［
Ｊ側が再度アドレスバス５に基底アドレスデータを乗せ
ると、７ＪＤ ｇ器７から、は先頭番地の次の帯地にな
るアドレスデータを得る。
は、データ群の順次書込み、読出しには、まずＣＰ Ｕ
１ｌｌｌから下位アドレス選択回路６のリセ” ）
（Ｐ２） ＆びＣＰ Ｕ（７）ＲｇＡＤ／ＷＲＸＴＫイ
言号としての一データ書込み、読出しの信号（Ｐ、）が
与えらｎる。この状態で一部のデータをメモリ１に書込
むには、ＣＰＵはアドレスバス５に基底アドレスデータ
を乗せる。この基底アドレスデータはメモリｌの特定エ
リアの先願番地の上位アドレスに一致する。この基底ア
ドレスデータが与えられたデコーダ４はまず力０算器７
を加算制御し、刀０算器７は基底アドレスデータに下位
アドレス選択回路６の内容を７ＪＯＪＩ してアドレス
データを得る１、このとき、選択囲路６の内容は零（リ
セット）であるからメモリの特定エリアの先頭番地に一
致し、これは藁１図におけるポインターセットと同じに
なる２、この先頭番地へのデータ書込み終Ｔ後、デコ−
ダ４の出力１０−への復帰で下位アドレス選択回路６は
内容の＋１７Ｊ［］算動作をする、この状態でＣＰ ［
Ｊ側が再度アドレスバス５に基底アドレスデータを乗せ
ると、７ＪＤ ｇ器７から、は先頭番地の次の帯地にな
るアドレスデータを得る。
こうした動作の繰返し、即ちＣＰ Ｕ側から基底アドレ
スデータなバス５上に乗せる都度、自動的にポインタ１
新をしながら１群のデータをメモリ１に先頭番地から順
次番込む。逆に、データ読出しはＣＰＵのコントロール
信号Ｐ１が切換わってなされる。。
スデータなバス５上に乗せる都度、自動的にポインタ１
新をしながら１群のデータをメモリ１に先頭番地から順
次番込む。逆に、データ読出しはＣＰＵのコントロール
信号Ｐ１が切換わってなされる。。
次に、メモリ１の特定番地又は最終番地へのデータ書込
み、読出しが終了したとき、信号Ｐ２により下位アドレ
ス選択回路６の内容をリセットすれば、次回のデータの
舊込み又は読出しは基底アドレスを与えることで再開さ
れろ。従って、ＣＰＵ側はポインターデータをデータ個
数だけ繰返し与えることで任線蚤地からのデータ曹込み
と読出しができ、ポインタ更新制御を必要としないでア
ドレス指定番地のローテーション’＆ ｌ’Ｔ能にする
。
み、読出しが終了したとき、信号Ｐ２により下位アドレ
ス選択回路６の内容をリセットすれば、次回のデータの
舊込み又は読出しは基底アドレスを与えることで再開さ
れろ。従って、ＣＰＵ側はポインターデータをデータ個
数だけ繰返し与えることで任線蚤地からのデータ曹込み
と読出しができ、ポインタ更新制御を必要としないでア
ドレス指定番地のローテーション’＆ ｌ’Ｔ能にする
。
以上のとおり、本発明によれば、ランダムアクセスメモ
リに少しのハードウェア構成のアドレス制御回路を設け
ることにより、実時間で入方されるデータ群をポインタ
更肋な必要とすることなく薔込みできるし、善込まれた
データ群の任意個斂Ｊ光出しにもポインタ１竣［するこ
となくでき、 ＣＰＵ側のソフトウェア処理を大幅に軽
減できる効果がある。
リに少しのハードウェア構成のアドレス制御回路を設け
ることにより、実時間で入方されるデータ群をポインタ
更肋な必要とすることなく薔込みできるし、善込まれた
データ群の任意個斂Ｊ光出しにもポインタ１竣［するこ
となくでき、 ＣＰＵ側のソフトウェア処理を大幅に軽
減できる効果がある。
車１図は従来の記℃ば装置における制御）ａ−チャート
、駆２図は本発明の一実施例を示す回路図である、。 １・・・ランダムアクセスメモリ、２°°°データバス
。
、駆２図は本発明の一実施例を示す回路図である、。 １・・・ランダムアクセスメモリ、２°°°データバス
。
Claims (1)
- ランダムアクセスメモリと、このメモリのアドレスデー
タのうちの特定メモ「ｌ工ｌｊアの先ｕｉ＃地のアドレ
スデータをデコードして特定メモリエリアを指定するア
ドレスであることを、咲出するデコーダと、初期１１セ
ツトされるカウンタの計数刀口算人力を上記デコーダの
検出出力とする下位アトＶス選択回路と、上記デコーダ
の検出毎に上記下位アドレス選択回路の計数内容と上記
先頭番地のアドレスデータを刀Ｏ算して上包己ランダム
アクセスメモリのアドレスデータとする７ＩＯ′Ｎ、器
とを備えたことを％徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16921582A JPS5958680A (ja) | 1982-09-27 | 1982-09-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16921582A JPS5958680A (ja) | 1982-09-27 | 1982-09-27 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958680A true JPS5958680A (ja) | 1984-04-04 |
| JPS6244353B2 JPS6244353B2 (ja) | 1987-09-19 |
Family
ID=15882338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16921582A Granted JPS5958680A (ja) | 1982-09-27 | 1982-09-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958680A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292917A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911425A (ja) * | 1972-04-13 | 1974-01-31 |
-
1982
- 1982-09-27 JP JP16921582A patent/JPS5958680A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911425A (ja) * | 1972-04-13 | 1974-01-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292917A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244353B2 (ja) | 1987-09-19 |
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