JPS5958680A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5958680A JPS5958680A JP16921582A JP16921582A JPS5958680A JP S5958680 A JPS5958680 A JP S5958680A JP 16921582 A JP16921582 A JP 16921582A JP 16921582 A JP16921582 A JP 16921582A JP S5958680 A JPS5958680 A JP S5958680A
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- JP
- Japan
- Prior art keywords
- address
- data
- pointer
- readout
- cpu
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イムで一群のデータの書込みと読出しをする記憶装置に
関する。
関する。
デイジタル保噛継電器では一群のサンプリングデータを
リアルタイムで収集して該データ群を保d値演算に使用
する。このように、一群のディジタルデータをリアルタ
イムで収集,該収集データ群の取出しのための記憶装置
は、例えばコンピュータの内部メモリ(ランダムアクセ
スメモリ)の特定エリアを記憶要素としてCPUによる
アドレスデータのj−次制御でデータの唄?X谷込み父
は読出しするものでは.C’Ptllはml図に示す制
御を必要としてソフトウェア処理が摺竹になる。第1図
において、C’PUはデータ収集1祭してメモリの特定
エリアの先頭番地をアドレスデータとして与えるポイン
ターセットを施し、次いで該先uE tr地に軍1番目
のデータ格納をし、次いでアドレスデータな+l又は−
1にするポインター新を施し、該更新アドレスが特定エ
リアの最終番地又は予定番地か否かのエリア終りの判定
をし、エリア終りでないと′きは更新されたアドレスに
M2*目のデータ格納に戻り、再びポインタ更新する繰
り返し処理を施し、エリア終りで次回のポインターセッ
ト又は(10の処理に戻る。特定エリアからのデータ読
出しは第1図でデータ格納に代えてデータ読出し処理に
なる1、 従って、 CPU側では1つのデータ書込み、読出しの
都度、ボイ/り更新を必要とし、CPU側の処理が繁雑
になる。
リアルタイムで収集して該データ群を保d値演算に使用
する。このように、一群のディジタルデータをリアルタ
イムで収集,該収集データ群の取出しのための記憶装置
は、例えばコンピュータの内部メモリ(ランダムアクセ
スメモリ)の特定エリアを記憶要素としてCPUによる
アドレスデータのj−次制御でデータの唄?X谷込み父
は読出しするものでは.C’Ptllはml図に示す制
御を必要としてソフトウェア処理が摺竹になる。第1図
において、C’PUはデータ収集1祭してメモリの特定
エリアの先頭番地をアドレスデータとして与えるポイン
ターセットを施し、次いで該先uE tr地に軍1番目
のデータ格納をし、次いでアドレスデータな+l又は−
1にするポインター新を施し、該更新アドレスが特定エ
リアの最終番地又は予定番地か否かのエリア終りの判定
をし、エリア終りでないと′きは更新されたアドレスに
M2*目のデータ格納に戻り、再びポインタ更新する繰
り返し処理を施し、エリア終りで次回のポインターセッ
ト又は(10の処理に戻る。特定エリアからのデータ読
出しは第1図でデータ格納に代えてデータ読出し処理に
なる1、 従って、 CPU側では1つのデータ書込み、読出しの
都度、ボイ/り更新を必要とし、CPU側の処理が繁雑
になる。
本発明は、メモリ内のアドレスを自動的に更新する少し
の)1−ドウエアを設けることにより、CPU1!!I
のアドレス指定を簡単にして一連のデータの畜込み、読
出しにメモリの仮想的なローテーションを可能にした記
憶装置を提供することを目的とする。。
の)1−ドウエアを設けることにより、CPU1!!I
のアドレス指定を簡単にして一連のデータの畜込み、読
出しにメモリの仮想的なローテーションを可能にした記
憶装置を提供することを目的とする。。
第2図は本発明の一実施例を示す回路図である1゜ラン
ダムアクセスメモリ1はコンピュータのメモリの一部に
一部データのメモリエリアとして確保される。メモリ1
へのデータ書込み、読出しは双方向性になるデータバス
2でなされ、アドレッシングはアドレス制御回路3によ
ってなされる。そのうち、デコーダ4はアドレスバス5
のうちの基底アドレス(上位アドレス)データをデコー
ドし。
ダムアクセスメモリ1はコンピュータのメモリの一部に
一部データのメモリエリアとして確保される。メモリ1
へのデータ書込み、読出しは双方向性になるデータバス
2でなされ、アドレッシングはアドレス制御回路3によ
ってなされる。そのうち、デコーダ4はアドレスバス5
のうちの基底アドレス(上位アドレス)データをデコー
ドし。
該データがメモリlのアドレス範囲にあるときは該アド
レス範囲に相当する端子に論理11″出力を得る。下位
アドレス選択回路6は、カウンタ構成にされ、デコーダ
4の論理11−出力を計数カロ算入力とする。加算器7
はデコーダ4の論理Ill出力を力ロa制御信号とし、
アドレスノ(ス5σ〕うちの基底アドレスデータと下位
アドレス選択回路6の計数内容とを加算してメモリ1の
アドレスデータを得る。下位アドレス選択回路6はその
カウンタ桁数がメモリ1の想定する最大データ数nZ計
数できるように決められる。CPU側とはアドレスノく
ス5.データバス2との結合のほかにメモ111への書
込み、読出しのためのリード/ライト信号P1や下位ア
ドレス選択回路6の初期リセット信号P2が与えられる
。
レス範囲に相当する端子に論理11″出力を得る。下位
アドレス選択回路6は、カウンタ構成にされ、デコーダ
4の論理11−出力を計数カロ算入力とする。加算器7
はデコーダ4の論理Ill出力を力ロa制御信号とし、
アドレスノ(ス5σ〕うちの基底アドレスデータと下位
アドレス選択回路6の計数内容とを加算してメモリ1の
アドレスデータを得る。下位アドレス選択回路6はその
カウンタ桁数がメモリ1の想定する最大データ数nZ計
数できるように決められる。CPU側とはアドレスノく
ス5.データバス2との結合のほかにメモ111への書
込み、読出しのためのリード/ライト信号P1や下位ア
ドレス選択回路6の初期リセット信号P2が与えられる
。
こうした構成のアドレス制御回路3を付加したメモリ1
は、データ群の順次書込み、読出しには、まずCP U
1lllから下位アドレス選択回路6のリセ” )
(P2) &びCP U(7)RgAD/WRXTKイ
言号としての一データ書込み、読出しの信号(P、)が
与えらnる。この状態で一部のデータをメモリ1に書込
むには、CPUはアドレスバス5に基底アドレスデータ
を乗せる。この基底アドレスデータはメモリlの特定エ
リアの先願番地の上位アドレスに一致する。この基底ア
ドレスデータが与えられたデコーダ4はまず力0算器7
を加算制御し、刀0算器7は基底アドレスデータに下位
アドレス選択回路6の内容を7JOJI してアドレス
データを得る1、このとき、選択囲路6の内容は零(リ
セット)であるからメモリの特定エリアの先頭番地に一
致し、これは藁1図におけるポインターセットと同じに
なる2、この先頭番地へのデータ書込み終T後、デコ−
ダ4の出力10−への復帰で下位アドレス選択回路6は
内容の+17J[]算動作をする、この状態でCP [
J側が再度アドレスバス5に基底アドレスデータを乗せ
ると、7JD g器7から、は先頭番地の次の帯地にな
るアドレスデータを得る。
は、データ群の順次書込み、読出しには、まずCP U
1lllから下位アドレス選択回路6のリセ” )
(P2) &びCP U(7)RgAD/WRXTKイ
言号としての一データ書込み、読出しの信号(P、)が
与えらnる。この状態で一部のデータをメモリ1に書込
むには、CPUはアドレスバス5に基底アドレスデータ
を乗せる。この基底アドレスデータはメモリlの特定エ
リアの先願番地の上位アドレスに一致する。この基底ア
ドレスデータが与えられたデコーダ4はまず力0算器7
を加算制御し、刀0算器7は基底アドレスデータに下位
アドレス選択回路6の内容を7JOJI してアドレス
データを得る1、このとき、選択囲路6の内容は零(リ
セット)であるからメモリの特定エリアの先頭番地に一
致し、これは藁1図におけるポインターセットと同じに
なる2、この先頭番地へのデータ書込み終T後、デコ−
ダ4の出力10−への復帰で下位アドレス選択回路6は
内容の+17J[]算動作をする、この状態でCP [
J側が再度アドレスバス5に基底アドレスデータを乗せ
ると、7JD g器7から、は先頭番地の次の帯地にな
るアドレスデータを得る。
こうした動作の繰返し、即ちCP U側から基底アドレ
スデータなバス5上に乗せる都度、自動的にポインタ1
新をしながら1群のデータをメモリ1に先頭番地から順
次番込む。逆に、データ読出しはCPUのコントロール
信号P1が切換わってなされる。。
スデータなバス5上に乗せる都度、自動的にポインタ1
新をしながら1群のデータをメモリ1に先頭番地から順
次番込む。逆に、データ読出しはCPUのコントロール
信号P1が切換わってなされる。。
次に、メモリ1の特定番地又は最終番地へのデータ書込
み、読出しが終了したとき、信号P2により下位アドレ
ス選択回路6の内容をリセットすれば、次回のデータの
舊込み又は読出しは基底アドレスを与えることで再開さ
れろ。従って、CPU側はポインターデータをデータ個
数だけ繰返し与えることで任線蚤地からのデータ曹込み
と読出しができ、ポインタ更新制御を必要としないでア
ドレス指定番地のローテーション’& l’T能にする
。
み、読出しが終了したとき、信号P2により下位アドレ
ス選択回路6の内容をリセットすれば、次回のデータの
舊込み又は読出しは基底アドレスを与えることで再開さ
れろ。従って、CPU側はポインターデータをデータ個
数だけ繰返し与えることで任線蚤地からのデータ曹込み
と読出しができ、ポインタ更新制御を必要としないでア
ドレス指定番地のローテーション’& l’T能にする
。
以上のとおり、本発明によれば、ランダムアクセスメモ
リに少しのハードウェア構成のアドレス制御回路を設け
ることにより、実時間で入方されるデータ群をポインタ
更肋な必要とすることなく薔込みできるし、善込まれた
データ群の任意個斂J光出しにもポインタ1竣[するこ
となくでき、 CPU側のソフトウェア処理を大幅に軽
減できる効果がある。
リに少しのハードウェア構成のアドレス制御回路を設け
ることにより、実時間で入方されるデータ群をポインタ
更肋な必要とすることなく薔込みできるし、善込まれた
データ群の任意個斂J光出しにもポインタ1竣[するこ
となくでき、 CPU側のソフトウェア処理を大幅に軽
減できる効果がある。
車1図は従来の記℃ば装置における制御)a−チャート
、駆2図は本発明の一実施例を示す回路図である、。 1・・・ランダムアクセスメモリ、2°°°データバス
。
、駆2図は本発明の一実施例を示す回路図である、。 1・・・ランダムアクセスメモリ、2°°°データバス
。
Claims (1)
- ランダムアクセスメモリと、このメモリのアドレスデー
タのうちの特定メモ「l工ljアの先ui#地のアドレ
スデータをデコードして特定メモリエリアを指定するア
ドレスであることを、咲出するデコーダと、初期11セ
ツトされるカウンタの計数刀口算人力を上記デコーダの
検出出力とする下位アトVス選択回路と、上記デコーダ
の検出毎に上記下位アドレス選択回路の計数内容と上記
先頭番地のアドレスデータを刀O算して上包己ランダム
アクセスメモリのアドレスデータとする7IO′N、器
とを備えたことを%徴とする記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16921582A JPS5958680A (ja) | 1982-09-27 | 1982-09-27 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16921582A JPS5958680A (ja) | 1982-09-27 | 1982-09-27 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5958680A true JPS5958680A (ja) | 1984-04-04 |
JPS6244353B2 JPS6244353B2 (ja) | 1987-09-19 |
Family
ID=15882338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16921582A Granted JPS5958680A (ja) | 1982-09-27 | 1982-09-27 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5958680A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08292917A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911425A (ja) * | 1972-04-13 | 1974-01-31 |
-
1982
- 1982-09-27 JP JP16921582A patent/JPS5958680A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4911425A (ja) * | 1972-04-13 | 1974-01-31 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08292917A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS6244353B2 (ja) | 1987-09-19 |
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