JPS5979361A - 命令制御装置の制御方式 - Google Patents
命令制御装置の制御方式Info
- Publication number
- JPS5979361A JPS5979361A JP19041282A JP19041282A JPS5979361A JP S5979361 A JPS5979361 A JP S5979361A JP 19041282 A JP19041282 A JP 19041282A JP 19041282 A JP19041282 A JP 19041282A JP S5979361 A JPS5979361 A JP S5979361A
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- JP
- Japan
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- instruction
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- command
- circuit
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- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000008676 import Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
’ａ） 発明の技術分野
本発明は情報処理装置の中央処理装置を構成する命令制
御装置に係シ、特に高速処理を要求される科学技術用高
速計算機に於ける命令制御装置の制御方式に関する。
御装置に係シ、特に高速処理を要求される科学技術用高
速計算機に於ける命令制御装置の制御方式に関する。
］ｂ）技術の背景
科学技術用高速計算機の分野に於ては１データの高速処
理に対する要請が大きく、一連の処理のウし独立に処理
出来る部分を分割し、同時に並列に処理することによ多
高速化が５１られている。このため＋Ｑ Ｅｆｔの命令
及びその命令で処理する枚数のデータｒ記１．ａシてお
き、命令処理装置等の状態によシプログラノ・土後続す
る命令が先行する命令より先に処理きれることがある。
理に対する要請が大きく、一連の処理のウし独立に処理
出来る部分を分割し、同時に並列に処理することによ多
高速化が５１られている。このため＋Ｑ Ｅｆｔの命令
及びその命令で処理する枚数のデータｒ記１．ａシてお
き、命令処理装置等の状態によシプログラノ・土後続す
る命令が先行する命令より先に処理きれることがある。
即ち命令の追い越しであ２）。従って複数の命令及びデ
ータを保持しておき、命令の発信順序と該命令によ多処
理されるデータの送出順序とを制御する必要があシ、そ
の対策が′ｉ！、咬れている。
ータを保持しておき、命令の発信順序と該命令によ多処
理されるデータの送出順序とを制御する必要があシ、そ
の対策が′ｉ！、咬れている。
（ｅ） 発明の目的
本発明の目的は上記要望に基づき、ある命令が発信され
た時、該命令で処理されるデータを正しく送出し、該送
出されたデータの格納されていた記憶回路の記憶単位に
新たなデータの取込みを行なわせ、該記憶回路の各記憶
単位が満杯となった場合は新たな命令とデータの取込み
を禁止する命令制御装置の制御方式を提供することにあ
る。
た時、該命令で処理されるデータを正しく送出し、該送
出されたデータの格納されていた記憶回路の記憶単位に
新たなデータの取込みを行なわせ、該記憶回路の各記憶
単位が満杯となった場合は新たな命令とデータの取込み
を禁止する命令制御装置の制御方式を提供することにあ
る。
（ｄ） 発明の構成
本発明の構成は情報処理装置を構成Ｉ−る命令制御装置
に於て、命令処理装置に命令を発信する命令発信回路と
、該命令によ多処理される複数のデータを保持する記憶
回路と、該記憶回路のデータ単位ごとの単数又は複数の
記憶単位に対し有効なデータが保持されていることを示
すフラグを制御するフラグ制御回路とを設け、前記命令
発信回路に命令を与える場合、該命令で処理するデータ
の記憶されている前記記憶回路の記憶単位のアドレスも
同時に与え、命令発信回路が命令を発信する際、該アド
レスを前記フラグ制御回路に返送し、該フラグ制御回路
は該アドレスを該記憶面路に送４ブ 〃Ｙに新たなデータの取込みを許可し、総てのフラグが
オンとなった場合は新たな命令及び該命令によ多処理さ
れるデータの取込みを禁止するようにしたものである。
に於て、命令処理装置に命令を発信する命令発信回路と
、該命令によ多処理される複数のデータを保持する記憶
回路と、該記憶回路のデータ単位ごとの単数又は複数の
記憶単位に対し有効なデータが保持されていることを示
すフラグを制御するフラグ制御回路とを設け、前記命令
発信回路に命令を与える場合、該命令で処理するデータ
の記憶されている前記記憶回路の記憶単位のアドレスも
同時に与え、命令発信回路が命令を発信する際、該アド
レスを前記フラグ制御回路に返送し、該フラグ制御回路
は該アドレスを該記憶面路に送４ブ 〃Ｙに新たなデータの取込みを許可し、総てのフラグが
オンとなった場合は新たな命令及び該命令によ多処理さ
れるデータの取込みを禁止するようにしたものである。
（ｅ） 発明の実施例
第１図は本発明の一実施例を示す回路のブロック図であ
る。第２図は第１図のフラグ制御回路２２の詳細図であ
る。本実施例では総ての命令に対しデータが２つ入力さ
れる場合を示す。外部記憶装置等の外部装置よシ端子Ａ
を経てバッファ１１に命令と第１データ、第２データの
順に情報が入り保持さノ１．る。バッファ１１よシ命令
、第１データ。
る。第２図は第１図のフラグ制御回路２２の詳細図であ
る。本実施例では総ての命令に対しデータが２つ入力さ
れる場合を示す。外部記憶装置等の外部装置よシ端子Ａ
を経てバッファ１１に命令と第１データ、第２データの
順に情報が入り保持さノ１．る。バッファ１１よシ命令
、第１データ。
ｔ７’５２データの順に情報が取出され、クロックＣＬ
ｏ。
ｏ。
ＣＬＩＨ・’、ＣＬＤＳが順次オンとなシ、命令はレジ
スタ１２にセットされる。クロックＣＬｏがオンになっ
た時レジスタ１３にはフラグ制御回路２２よシ信号用２
６を経て送出されるデータアドレスがセットされる。第
１データはクロックＣＬＤＦがオンになるとレジスタ１
３の指示するアドレスにょｐレジスタ２３にセットされ
、第２データはクロックＣＬＤＳがオンになっだ時レジ
スタ１３の指示するアドレスにょシレジスタ２４にセッ
トされる。
スタ１２にセットされる。クロックＣＬｏがオンになっ
た時レジスタ１３にはフラグ制御回路２２よシ信号用２
６を経て送出されるデータアドレスがセットされる。第
１データはクロックＣＬＤＦがオンになるとレジスタ１
３の指示するアドレスにょｐレジスタ２３にセットされ
、第２データはクロックＣＬＤＳがオンになっだ時レジ
スタ１３の指示するアドレスにょシレジスタ２４にセッ
トされる。
この時フラグ制御回路２２はレジスタ２３．２４の７ラ
グがオフになっているアドレスの１つをレジスタ１３に
セットする。本実施例は命令をセットするレジスタの数
量が４のため、データを格納するレジスタ２３，２４の
記憶単位数は夫々４であり、アドレスは０．１．２．３
と４種類である。又１命令ごとに入るデータは１記憶単
位に総てセットし得るものとする。従ってレジスタ１３
はクロックＣＬＤＦ、ＣＬＤＳがオンになる時、レジス
タ２３゜２４の書込みアドレスを指示することとなる。
グがオフになっているアドレスの１つをレジスタ１３に
セットする。本実施例は命令をセットするレジスタの数
量が４のため、データを格納するレジスタ２３，２４の
記憶単位数は夫々４であり、アドレスは０．１．２．３
と４種類である。又１命令ごとに入るデータは１記憶単
位に総てセットし得るものとする。従ってレジスタ１３
はクロックＣＬＤＦ、ＣＬＤＳがオンになる時、レジス
タ２３゜２４の書込みアドレスを指示することとなる。
レジスタ１４．１５．１６．１７．１．８．１９とセレ
クタ２０．２１は命令発信回路をイｉｑ成し、レジスタ
１４゜１６．１８の内のどれかがリセットされている場
合、例えばレジスタ１８かりセットされているとすｈば
クロックＣＬ３がオンとなシ、レジスタ１２の命令を取
込み、レジスタ１９はレジスタ１３のアドレスを取込む
。レジスタ１４がリセットされている時はクロックＣＬ
、がオンとなシ、レジスタ１４に命令が、レジスタ１５
に該命令にょ多処理されるデータのアドレスがレジスタ
１５にセットされる。同時にレジスタ１６がリセットさ
り、ておればクロックＣＬ、がオンとなシ命令がレジス
タ１６にセットされ、該命令によ多処理されるデータの
アドレスがレジスタ１７にセットされる。
クタ２０．２１は命令発信回路をイｉｑ成し、レジスタ
１４゜１６．１８の内のどれかがリセットされている場
合、例えばレジスタ１８かりセットされているとすｈば
クロックＣＬ３がオンとなシ、レジスタ１２の命令を取
込み、レジスタ１９はレジスタ１３のアドレスを取込む
。レジスタ１４がリセットされている時はクロックＣＬ
、がオンとなシ、レジスタ１４に命令が、レジスタ１５
に該命令にょ多処理されるデータのアドレスがレジスタ
１５にセットされる。同時にレジスタ１６がリセットさ
り、ておればクロックＣＬ、がオンとなシ命令がレジス
タ１６にセットされ、該命令によ多処理されるデータの
アドレスがレジスタ１７にセットされる。
セレクタ２０は選択信号ＳＥＬにょシレジスタ１４、Ｉ
Ｇ、１８の内の１つを選択１〜、例えばレジスター８を
選択しだとすれば端子Ｂより命令処理装、償′にレジス
ター８にセットされている命令を送出する。レジスター
８は命令送出と共にリセットされる。この時セレクタ２
１は選択信＋；ＳＥＬによりレジスター９を選択して該
命令により命令処理装置にて処理するデータを格納して
いるレジスタ２３．２４のアドレスをフラグ制御回路２
２に信回 号線２５を経て送出し７、フラグ制御側路２２は信号線
２７を経て該アドレスをレジスタ２３．２４に送出し、
レジスタ２３．２４の読出しアドレスとする。レジスタ
２３，２４よシ読出されたデータは夫々端子Ｃ及びＤよ
シ命令処理装置に送出される。選択信号ＳＥＬは命令処
理装置、命令の前後関係等から発信すべき命令を決定し
、セレクタ２０．２１に該当する命令と該命令によ多処
理されるデータのアドレスを保持するレジスタを前記の
如り辿；択させるが、選択信号ＳＥＬの発生回路につい
ては本発明と直接関係が無いので説明は・省略する。
Ｇ、１８の内の１つを選択１〜、例えばレジスター８を
選択しだとすれば端子Ｂより命令処理装、償′にレジス
ター８にセットされている命令を送出する。レジスター
８は命令送出と共にリセットされる。この時セレクタ２
１は選択信＋；ＳＥＬによりレジスター９を選択して該
命令により命令処理装置にて処理するデータを格納して
いるレジスタ２３．２４のアドレスをフラグ制御回路２
２に信回 号線２５を経て送出し７、フラグ制御側路２２は信号線
２７を経て該アドレスをレジスタ２３．２４に送出し、
レジスタ２３．２４の読出しアドレスとする。レジスタ
２３，２４よシ読出されたデータは夫々端子Ｃ及びＤよ
シ命令処理装置に送出される。選択信号ＳＥＬは命令処
理装置、命令の前後関係等から発信すべき命令を決定し
、セレクタ２０．２１に該当する命令と該命令によ多処
理されるデータのアドレスを保持するレジスタを前記の
如り辿；択させるが、選択信号ＳＥＬの発生回路につい
ては本発明と直接関係が無いので説明は・省略する。
次にフラグ制御回路２２につき説明する。第２図に於て
、セレクタ２１より（Ｍ号線２５により送られて来たア
ドレスを一旦レジスタ５４でラッチした後信号線２７を
経て送出する。レジスタ２３゜２４はアドレスが前記の
如く４種類のだめ２ビツトで表示出来る。例えばゝ１０
０“の［Ｔ；′？アドレスＯを指示するとすればＮＯＴ
回路３０．３１の出力は１１“となシＡＮＤ回路３２が
１１１“となる。０１“の時アドレス１を指示するとす
ればＡＮＤ回路３３が１′１″となる。１０″の時アド
レス２を指示するとすればＡＮＤ回路３４がゝゝ１“と
なる。１１“の時アドレス３を指示するとすればＡＮＤ
回路３５が１１１′となる。
、セレクタ２１より（Ｍ号線２５により送られて来たア
ドレスを一旦レジスタ５４でラッチした後信号線２７を
経て送出する。レジスタ２３゜２４はアドレスが前記の
如く４種類のだめ２ビツトで表示出来る。例えばゝ１０
０“の［Ｔ；′？アドレスＯを指示するとすればＮＯＴ
回路３０．３１の出力は１１“となシＡＮＤ回路３２が
１１１“となる。０１“の時アドレス１を指示するとす
ればＡＮＤ回路３３が１′１″となる。１０″の時アド
レス２を指示するとすればＡＮＤ回路３４がゝゝ１“と
なる。１１“の時アドレス３を指示するとすればＡＮＤ
回路３５が１１１′となる。
フリップフロップ（以後Ｆ上゛と略す）４４，４５゜４
６．４７はセントされている場合、夫々レジスタ２３．
２４のアドレスＯ〜３のデータが有効であることを示し
、リセットされている場合、該当アドレスのデータは既
に命令制御装置に送出され無効データで新たなデータを
格納して良いことを示すフラグである。初期状態に於て
、ＦＦ４４〜４７の端子ＱはすべてｌｌＯ”でＱ端子が
１１１”である。従ってＡ Ｎ Ｄ回路４８．４９．５
０．５１はずべて″ＯＮであｊｌ） ＯＲ回路５２，５
３の出力も１ゝ０“で信号線２６にはアドレス゛ゝ００
″が送出される。端子Ｅよυセットフ、ラグ信号が入る
とＡＮＤ回路３６はｌゝ１′となりｌｉ’Ｆ４４はセッ
トされる。従ってＡＮＤ回路４８は１１“となり、信号
線２６にはアドレス１１０１“が送出される。次にセッ
トフラグ信号が入るとＡＮＤ回路３８が１１１“となシ
、ＦＦ４５がセットされ、ＡＮＤ回路４９の出力は１４
１／／と々る。この時ＡＮＤ回路４８はＦＦ４５の端子
Ｑが１ゝ０“となるため１ゝ０“となる。従って信号線
２６にはアドレス１１１０”が送出される。次にセット
フラグ信号が入るとＡＮＤ回路４０がｌゝ１“となシ、
ＦＦ４６がセットされ、ＡＮＤ回路５０が１１１”とな
シ、信号線２６にアドレスゝゝ１１″が送出される。更
にセットフラグ信号が入るとＡＮＤ回路４２がゞゝ１＃
となｆｉ、ＦＦ４７がセットされＡ Ｎ Ｄ回路５１が
１１１９となって端子Ｇよシ、ビジー信号を送出し、新
たな命令及び該命令によ多処理されるデータの取込みを
禁止する。
６．４７はセントされている場合、夫々レジスタ２３．
２４のアドレスＯ〜３のデータが有効であることを示し
、リセットされている場合、該当アドレスのデータは既
に命令制御装置に送出され無効データで新たなデータを
格納して良いことを示すフラグである。初期状態に於て
、ＦＦ４４〜４７の端子ＱはすべてｌｌＯ”でＱ端子が
１１１”である。従ってＡ Ｎ Ｄ回路４８．４９．５
０．５１はずべて″ＯＮであｊｌ） ＯＲ回路５２，５
３の出力も１ゝ０“で信号線２６にはアドレス゛ゝ００
″が送出される。端子Ｅよυセットフ、ラグ信号が入る
とＡＮＤ回路３６はｌゝ１′となりｌｉ’Ｆ４４はセッ
トされる。従ってＡＮＤ回路４８は１１“となり、信号
線２６にはアドレス１１０１“が送出される。次にセッ
トフラグ信号が入るとＡＮＤ回路３８が１１１“となシ
、ＦＦ４５がセットされ、ＡＮＤ回路４９の出力は１４
１／／と々る。この時ＡＮＤ回路４８はＦＦ４５の端子
Ｑが１ゝ０“となるため１ゝ０“となる。従って信号線
２６にはアドレス１１１０”が送出される。次にセット
フラグ信号が入るとＡＮＤ回路４０がｌゝ１“となシ、
ＦＦ４６がセットされ、ＡＮＤ回路５０が１１１”とな
シ、信号線２６にアドレスゝゝ１１″が送出される。更
にセットフラグ信号が入るとＡＮＤ回路４２がゞゝ１＃
となｆｉ、ＦＦ４７がセットされＡ Ｎ Ｄ回路５１が
１１１９となって端子Ｇよシ、ビジー信号を送出し、新
たな命令及び該命令によ多処理されるデータの取込みを
禁止する。
命令発１＋＋のためスタートインストラクション信号が
端子Ｆよシ入ると、信号勝２５に例えばアドレス１ゞ１
０”が入ったとすると、前記の如＜ ＡＮＤ回路３４が
１１１“となるため、ＡＮＤ回路４１がｌＶｌ“となり
ＦＦ４６がリセットされる。従ってＡＮＤ回路５１．５
０は０“となシ、信号線２６にはアドレスゝゝ１０”が
送出され、新たな命令と該命令で処理されるデータの取
込みが行なわれ、データはレジスタ２３．２４のアドレ
ス２に格納される。同様にしてスタートインストラクシ
ョン信号が与えられるたびに信号線２５より入るアドレ
スに対応しだＦＦがリセットされることとなる。即ちア
ドレス１１００“の場合ＡＮＤ回路３７が１１１＃とな
シ゛ＦＦ４４を、アドレスゝゝ０１″の場合ＡＮＤ回路
３９が１１１′とな、９ＦＦ４５を、アドレス１１１１
“の場合ＡＮＤ回路４３が１１１“となり、ＦＦ４７を
夫々リセットする。信号線２６にはリセットされたＦＦ
のアドレスが送出されるだめ、レジスタ２３．２４には
命令処理装置に送出され無効となったデータの代ルに新
たなデータが格納される。
端子Ｆよシ入ると、信号勝２５に例えばアドレス１ゞ１
０”が入ったとすると、前記の如＜ ＡＮＤ回路３４が
１１１“となるため、ＡＮＤ回路４１がｌＶｌ“となり
ＦＦ４６がリセットされる。従ってＡＮＤ回路５１．５
０は０“となシ、信号線２６にはアドレスゝゝ１０”が
送出され、新たな命令と該命令で処理されるデータの取
込みが行なわれ、データはレジスタ２３．２４のアドレ
ス２に格納される。同様にしてスタートインストラクシ
ョン信号が与えられるたびに信号線２５より入るアドレ
スに対応しだＦＦがリセットされることとなる。即ちア
ドレス１１００“の場合ＡＮＤ回路３７が１１１＃とな
シ゛ＦＦ４４を、アドレスゝゝ０１″の場合ＡＮＤ回路
３９が１１１′とな、９ＦＦ４５を、アドレス１１１１
“の場合ＡＮＤ回路４３が１１１“となり、ＦＦ４７を
夫々リセットする。信号線２６にはリセットされたＦＦ
のアドレスが送出されるだめ、レジスタ２３．２４には
命令処理装置に送出され無効となったデータの代ルに新
たなデータが格納される。
本実様例は命令に刻１，７処理するデータ砂が一定の場
合を説明しだが、処理するデータの数が異なる場合レジ
スタ２３．２４のある！［ヲ定のアドレスからデータ数
分の連続アドレスの総てのフラグをセット／リセットし
、又アドレスレジスタ１３．１５゜１７．１９を複数使
用するようにしても良い。
合を説明しだが、処理するデータの数が異なる場合レジ
スタ２３．２４のある！［ヲ定のアドレスからデータ数
分の連続アドレスの総てのフラグをセット／リセットし
、又アドレスレジスタ１３．１５゜１７．１９を複数使
用するようにしても良い。
（ｆ） 発明の詳細
な説明した如く本発明は科学技術用高速計算機の命令追
い越しに対して命令の発信順序と該命令により処理され
るデータの送出順序を制御することが可能で、その効果
は犬なるものがある。
い越しに対して命令の発信順序と該命令により処理され
るデータの送出順序を制御することが可能で、その効果
は犬なるものがある。
第１図は本発明の一実施例を示す回路のブロック図、第
２図は第１図のフラグ制御回路の詳細図である。 １ｊシよバッファ＋ １２． １３． １４． １５
． １６． １７゜１８．１９，２３．２４はレジスタ
、２０．２１はセレクタ、２２はフラグ制御回路、 ４
４．４５．４６．４７はソリノブフロンプ、５４はレジ
スタである。
２図は第１図のフラグ制御回路の詳細図である。 １ｊシよバッファ＋ １２． １３． １４． １５
． １６． １７゜１８．１９，２３．２４はレジスタ
、２０．２１はセレクタ、２２はフラグ制御回路、 ４
４．４５．４６．４７はソリノブフロンプ、５４はレジ
スタである。
Claims (1)
- 【特許請求の範囲】 １） ４１Ｗ報処理装置を構成する命令制御装置に於
て、命令処理装置に命令を発信する命令発信回路と、該
命令により処理されるデータを複数命令分保持する記憶
回路と、該記憶回路のデータ単位ごとの単数又は複数の
記憶単位に対し有効なデータが保持されていることを示
すフラグを制御するフラグ制御回路とを設け、前記命令
発信回路に命令を与える場合、該命令で処理するデータ
３゜の記憶されている前記記憶回路の記憶単位のア
（ドレスも同時に与え、命令発信回路が命令を発
１ｎする際、該アドレスを前記フラグ制御回路に返送し
、該フラグ制御回路は該アドレスを該記憶回路に送出す
ると共に該アドレスに対応する ・フラグをオフと
することを特徴とする命令制御 （装置ｆＬの制御
方式。 ２）上記命令制御装置に於て、命令によシ処理されるデ
ータを取込む際、記憶回路の記１．ａ単位のアドレス順
通りに保持すると１づ：限らずに、フラグのオフになっ
ている該記憶単位に該データを保持することを特徴とす
る特許Ｒ％ｉ求の範１２Ｉ！第１項に記載の命令制御装
置の制御方式。 ３）上記命令制御装置に於て、総てのフラグが、オンと
なるか、オンとなることが予知された場合には新たな命
令及び該命令により処理されるデータの取込みｔＱ止す
ることを特徴とする特許請求の範囲第１項に記載の命令
制御装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041282A JPS5979361A (ja) | 1982-10-29 | 1982-10-29 | 命令制御装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19041282A JPS5979361A (ja) | 1982-10-29 | 1982-10-29 | 命令制御装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979361A true JPS5979361A (ja) | 1984-05-08 |
| JPS6232505B2 JPS6232505B2 (ja) | 1987-07-15 |
Family
ID=16257707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19041282A Granted JPS5979361A (ja) | 1982-10-29 | 1982-10-29 | 命令制御装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160142A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | デ−タ処理装置 |
-
1982
- 1982-10-29 JP JP19041282A patent/JPS5979361A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160142A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | デ−タ処理装置 |
| JPH0578051B2 (ja) * | 1984-12-29 | 1993-10-28 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232505B2 (ja) | 1987-07-15 |
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