JPH0644051A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0644051A JPH0644051A JP4199336A JP19933692A JPH0644051A JP H0644051 A JPH0644051 A JP H0644051A JP 4199336 A JP4199336 A JP 4199336A JP 19933692 A JP19933692 A JP 19933692A JP H0644051 A JPH0644051 A JP H0644051A
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- Japan
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Abstract
(57)【要約】
【目的】畳込み符号器やランダム信号発生器等に用いる
リニアフィードバックシフトレジスタを高速に実現でき
る手段を内蔵する。 【構成】１語分の演算対象データを格納するレジスタ３
を備える。レジスタ３からの上記演算対象データの構成
ビットをビット毎に指定して選択したビット選択データ
を出力するビット選択回路１２を備える。上記ビット選
択データの全ての選択ビットの排他的論理和を同時に演
算するＥＸＲ１３を備える。
リニアフィードバックシフトレジスタを高速に実現でき
る手段を内蔵する。 【構成】１語分の演算対象データを格納するレジスタ３
を備える。レジスタ３からの上記演算対象データの構成
ビットをビット毎に指定して選択したビット選択データ
を出力するビット選択回路１２を備える。上記ビット選
択データの全ての選択ビットの排他的論理和を同時に演
算するＥＸＲ１３を備える。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に畳み込み符号器や、ランダム信号発生器等に
使用されるリニアフィードバックシフトレジスタを高速
に実現できる手段を内蔵したマイクロコンピュータに関
する。
関し、特に畳み込み符号器や、ランダム信号発生器等に
使用されるリニアフィードバックシフトレジスタを高速
に実現できる手段を内蔵したマイクロコンピュータに関
する。
【０００２】
【従来の技術】従来の技術を説明するにあたって、ま
ず、図３に示す１１段構成のリニアフィードバックシフ
トレジスタの構成および動作について説明する。
ず、図３に示す１１段構成のリニアフィードバックシフ
トレジスタの構成および動作について説明する。
【０００３】まず、シリアル入力信号ＩＳは、入力端子
から、クロックＣＫに同期して順次縦続接続されたレジ
スタＲ１〜Ｒ１１で構成されるシフトレジスタ２０１に
入力される。排他的論理和回路（ＥＸＲ）Ｅ１〜Ｅ５
は、レジスタＲ１１，Ｒ１０，Ｒ９，Ｒ７，Ｒ２の出力
データの排他的論理和を生成しフィードバックデータと
する。ＥＸＲＥ５は、フィードバックデータと入力デー
タＩＳとの排他的論理和を生成しレジスタＲ１への入力
データとする。
から、クロックＣＫに同期して順次縦続接続されたレジ
スタＲ１〜Ｒ１１で構成されるシフトレジスタ２０１に
入力される。排他的論理和回路（ＥＸＲ）Ｅ１〜Ｅ５
は、レジスタＲ１１，Ｒ１０，Ｒ９，Ｒ７，Ｒ２の出力
データの排他的論理和を生成しフィードバックデータと
する。ＥＸＲＥ５は、フィードバックデータと入力デー
タＩＳとの排他的論理和を生成しレジスタＲ１への入力
データとする。
【０００４】次に、従来の８ビットマイクロコンピュー
タで、上記の１１段リニアフィードバックシフトレジス
タをプログラムで実現する場合の例を表１のメモリ配置
を参照して説明する。まず上記メモリ内に、リニアフィ
ードバックシフトレジスタ２０１の各レジスタＲ１〜Ｒ
１１のデータＸ１１〜Ｘ１を２バイトに分割してデータ
Ｘ１１〜Ｘ４をアドレス１に、データＸ３〜Ｘ１をアド
レス２にそれぞれ配置する。アドレス２の他のビットは
０のままである。つぎに、アドレス１に配置した上位バ
イトのデータＸ１１〜Ｘ４を読みだし、１６進数８０
（以降８０Ｈと記す）との論理積演算によってデータＸ
１１を取り出す。取出したデータＸ１１をビット４の位
置まで３ビット右シフト処理し、上記メモリのアドレス
３にデータＸ０として一時格納する。
タで、上記の１１段リニアフィードバックシフトレジス
タをプログラムで実現する場合の例を表１のメモリ配置
を参照して説明する。まず上記メモリ内に、リニアフィ
ードバックシフトレジスタ２０１の各レジスタＲ１〜Ｒ
１１のデータＸ１１〜Ｘ１を２バイトに分割してデータ
Ｘ１１〜Ｘ４をアドレス１に、データＸ３〜Ｘ１をアド
レス２にそれぞれ配置する。アドレス２の他のビットは
０のままである。つぎに、アドレス１に配置した上位バ
イトのデータＸ１１〜Ｘ４を読みだし、１６進数８０
（以降８０Ｈと記す）との論理積演算によってデータＸ
１１を取り出す。取出したデータＸ１１をビット４の位
置まで３ビット右シフト処理し、上記メモリのアドレス
３にデータＸ０として一時格納する。
【０００５】
【表１】
【０００６】次に、同様の手順でデータＸ１０を取り出
し、その結果を前回のデータＸ０とおなじビット４の位
置にそろえ、ＥＸＲＥ１によりデータＸ０と排他的論理
和演算してその結果のデータを上記メモリのアドレス３
に格納する。同様の処理を、データＸ９，Ｘ７、さらに
アドレス２に配置した下位バイトのデータＸ２について
も行い、それぞれＥＸＲＥ２〜Ｅ４による排他的論理和
演算によりフィードバックデータＤＦを算出する。ＥＸ
ＲＥ５により求めたフィードバックデータＤＦとつぎの
入力データＩＳとの排他的論理和をとり、そのビット以
外を”０”とし、アドレス２のデータと論理和演算を行
い結果データＸ０をアドレス２に再度格納する。つぎに
下位バイトの最上位ビットデータＸ３を取り出し、その
データＸ３を上位バイトのデータを１ビット左シフトし
た最下位ビットに付加し、その結果をアドレス１に格納
する。下位バイトのデータを読みだし、１ビット左シフ
トし結果をアドレス２に格納するというものであった。
し、その結果を前回のデータＸ０とおなじビット４の位
置にそろえ、ＥＸＲＥ１によりデータＸ０と排他的論理
和演算してその結果のデータを上記メモリのアドレス３
に格納する。同様の処理を、データＸ９，Ｘ７、さらに
アドレス２に配置した下位バイトのデータＸ２について
も行い、それぞれＥＸＲＥ２〜Ｅ４による排他的論理和
演算によりフィードバックデータＤＦを算出する。ＥＸ
ＲＥ５により求めたフィードバックデータＤＦとつぎの
入力データＩＳとの排他的論理和をとり、そのビット以
外を”０”とし、アドレス２のデータと論理和演算を行
い結果データＸ０をアドレス２に再度格納する。つぎに
下位バイトの最上位ビットデータＸ３を取り出し、その
データＸ３を上位バイトのデータを１ビット左シフトし
た最下位ビットに付加し、その結果をアドレス１に格納
する。下位バイトのデータを読みだし、１ビット左シフ
トし結果をアドレス２に格納するというものであった。
【０００７】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、１語中に含まれる複数の指定ビット
を同時に排他的論理和演算るする手段は有していないた
め、リニアフィードバックレジスタを実現するために
は、各ビットデータの取り出し、複数ビットの排他的論
理和演算に備えたビット位置合わせを全て個別の論理演
算命令を組み合わせて実行する必要があり、処理速度が
遅くプログラムステップ数が大きくなることにより、他
の処理を阻害するという欠点があった。
ロコンピュータは、１語中に含まれる複数の指定ビット
を同時に排他的論理和演算るする手段は有していないた
め、リニアフィードバックレジスタを実現するために
は、各ビットデータの取り出し、複数ビットの排他的論
理和演算に備えたビット位置合わせを全て個別の論理演
算命令を組み合わせて実行する必要があり、処理速度が
遅くプログラムステップ数が大きくなることにより、他
の処理を阻害するという欠点があった。
【０００８】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、予め定めたビット長１語分の演算対象データ
を格納するデータレジスタと、前記データレジスタから
の前記演算対象データの構成ビットをビット毎に指定し
て選択した少なくとも１ビットの選択ビットから成るビ
ット選択データを出力するビット選択手段と、前記ビッ
ト選択データの全ての前記選択ビットの排他的論理和を
同時に演算する排他的論理和演算手段とを備えて構成さ
れている。
ュータは、予め定めたビット長１語分の演算対象データ
を格納するデータレジスタと、前記データレジスタから
の前記演算対象データの構成ビットをビット毎に指定し
て選択した少なくとも１ビットの選択ビットから成るビ
ット選択データを出力するビット選択手段と、前記ビッ
ト選択データの全ての前記選択ビットの排他的論理和を
同時に演算する排他的論理和演算手段とを備えて構成さ
れている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のマイクロコンピュータの一
実施例を示すブロック図である。
実施例を示すブロック図である。
【００１１】本実施例のマイクロコンピュータは、図１
に示すように、主クロックＣＫを基にレジスタ７に排他
的論理和演算結果０Ｅを保持するためのクロックＣＫＡ
と出力バッファ１４に排他的論理和演算結果ＯＥを保持
するためのクロックＢとを生成する制御生成回路１と、
アドレスデータＡをデコードしデコード信号Ａ１〜Ａ４
を出力するアドレスデコーダ２と、データレジスタ選択
信号ＳＤに同期してデータバス１６から排他的論理和演
算の対象データを入力し保持するデータ用のレジスタ３
と、ビットレジスタ選択信号ＳＢに同期して排他的論理
和演算の対象データに対するビット位置指定を行なうビ
ット選択信号Ｂを入力し保持するビット用のレジスタ４
と、モードレジスタ選択信号ＳＭに同期してセレクタ６
の動作を選択するモード選択信号Ｍをデータバス１６か
ら入力し保持するモード用のレジスタ５と、レジスタ７
に格納されている前回の排他的論理和演算結果を今回の
排他的論理和演算に加えるか否かを指定するセレクタ６
と、前回の排他的論理和演算結果を保持する補助用のレ
ジスタ７と、デコード信号Ａ１とライト信号Ｗとからデ
ータレジスタ選択信号ＳＤを生成するセレクタ８と、デ
コード信号Ａ２とライト信号Ｗとからビットレジスタ選
択信号ＳＢを生成するセレクタ９と、デコード信号Ａ３
とライト信号Ｗとからモードレジスタ選択信号ＳＭを生
成するセレクタ１０と、デコード信号Ａ４とリード信号
Ｒとからリードバッファ選択信号ＳＲを生成するセレク
タ１１と、レジスタ３からの演算対象データのうちレシ
スタ４で指定された位置のビットデータのみをＥＸＲ１
３に出力するビット選択回路１２と、多入力排他的論理
和ゲートで構成された排他的論理和回路（ＥＸＲ）１３
と、排他的論理和演算結果を一時保持する出力ラッチ１
４と、排他的論理和演算結果をリードバッファ選択信号
ＳＲに同期してデータバス１６に読出すためのリードバ
ッファ１５と、データバス１６と、アドレスバス１７と
を備えて構成されている。
に示すように、主クロックＣＫを基にレジスタ７に排他
的論理和演算結果０Ｅを保持するためのクロックＣＫＡ
と出力バッファ１４に排他的論理和演算結果ＯＥを保持
するためのクロックＢとを生成する制御生成回路１と、
アドレスデータＡをデコードしデコード信号Ａ１〜Ａ４
を出力するアドレスデコーダ２と、データレジスタ選択
信号ＳＤに同期してデータバス１６から排他的論理和演
算の対象データを入力し保持するデータ用のレジスタ３
と、ビットレジスタ選択信号ＳＢに同期して排他的論理
和演算の対象データに対するビット位置指定を行なうビ
ット選択信号Ｂを入力し保持するビット用のレジスタ４
と、モードレジスタ選択信号ＳＭに同期してセレクタ６
の動作を選択するモード選択信号Ｍをデータバス１６か
ら入力し保持するモード用のレジスタ５と、レジスタ７
に格納されている前回の排他的論理和演算結果を今回の
排他的論理和演算に加えるか否かを指定するセレクタ６
と、前回の排他的論理和演算結果を保持する補助用のレ
ジスタ７と、デコード信号Ａ１とライト信号Ｗとからデ
ータレジスタ選択信号ＳＤを生成するセレクタ８と、デ
コード信号Ａ２とライト信号Ｗとからビットレジスタ選
択信号ＳＢを生成するセレクタ９と、デコード信号Ａ３
とライト信号Ｗとからモードレジスタ選択信号ＳＭを生
成するセレクタ１０と、デコード信号Ａ４とリード信号
Ｒとからリードバッファ選択信号ＳＲを生成するセレク
タ１１と、レジスタ３からの演算対象データのうちレシ
スタ４で指定された位置のビットデータのみをＥＸＲ１
３に出力するビット選択回路１２と、多入力排他的論理
和ゲートで構成された排他的論理和回路（ＥＸＲ）１３
と、排他的論理和演算結果を一時保持する出力ラッチ１
４と、排他的論理和演算結果をリードバッファ選択信号
ＳＲに同期してデータバス１６に読出すためのリードバ
ッファ１５と、データバス１６と、アドレスバス１７と
を備えて構成されている。
【００１２】次に、本実施例の動作にていて説明する。
【００１３】図２は、本実施例の動作の一例を示すフロ
ーチャートである。
ーチャートである。
【００１４】まず、演算対象であるリニアフィードバッ
クシフトレジスタがデータ用のレジスタ３の語長より長
い場合には、モード用のレジスタ５を補助用のレジスタ
７の有効と設定し（ステップＳ１，Ｓ２）、レジスタ３
の語長より短い場合にはレジスタ７の無効と設定する
（ステップＳ１４）。次に、レジスタ３に上記リニアフ
ィードバックシフトレジスタの最上位語を書込み（ステ
ップＳ３）、続いてビット用のレジスタ４に最上位語の
フィードバック出力パターンを書込む（ステップＳ
４）。レジスタ４は、レジスタ３に格納されたデータの
うち、レジスタ４で指定されたビットのデータのみをＥ
ＸＲ１３に伝達する。レジスタ５がレジスタ７の有効と
設定されている場合には、レジスタ７のデータ１ビット
もＥＸＲ１３に伝達される。ＥＸＲ１３は、ビット選択
回路１２及びセレクタ６から入力された全ビットのデー
タ同士に対する排他的論理和演算を行う。排他的論理和
演算結果ＥＯは出力ラッチ１４に一旦保持される。ま
た、レジスタ５がレジスタ７の有効と設定されている場
合には、排他的論理和演算結果ＥＯが含まれる該当ビッ
トの排他的論理和演算が終了する（ステップＳ５）。
クシフトレジスタがデータ用のレジスタ３の語長より長
い場合には、モード用のレジスタ５を補助用のレジスタ
７の有効と設定し（ステップＳ１，Ｓ２）、レジスタ３
の語長より短い場合にはレジスタ７の無効と設定する
（ステップＳ１４）。次に、レジスタ３に上記リニアフ
ィードバックシフトレジスタの最上位語を書込み（ステ
ップＳ３）、続いてビット用のレジスタ４に最上位語の
フィードバック出力パターンを書込む（ステップＳ
４）。レジスタ４は、レジスタ３に格納されたデータの
うち、レジスタ４で指定されたビットのデータのみをＥ
ＸＲ１３に伝達する。レジスタ５がレジスタ７の有効と
設定されている場合には、レジスタ７のデータ１ビット
もＥＸＲ１３に伝達される。ＥＸＲ１３は、ビット選択
回路１２及びセレクタ６から入力された全ビットのデー
タ同士に対する排他的論理和演算を行う。排他的論理和
演算結果ＥＯは出力ラッチ１４に一旦保持される。ま
た、レジスタ５がレジスタ７の有効と設定されている場
合には、排他的論理和演算結果ＥＯが含まれる該当ビッ
トの排他的論理和演算が終了する（ステップＳ５）。
【００１５】次に、上記リニアフィードバックシフトレ
ジスタ最上位語の左１ビットシフト処理、およびシフト
後の最下位ビットへの次ぎの語の最上位ビット書込みマ
イクロコンピュータのプログラムで実行する。上記リニ
アフィードバックシフトレジスタがレジスタ３の語長よ
り長い場合は、この処理を最上位語から最下位語まで繰
り返すことによって最後に出力ラッチ１４に保持される
データは、上記リニアフィードバックシフトレジスタの
該当ビットすべてに対する排他的論理和演算結果ＥＯと
なる（ステップＳ６〜Ｓ１３）。
ジスタ最上位語の左１ビットシフト処理、およびシフト
後の最下位ビットへの次ぎの語の最上位ビット書込みマ
イクロコンピュータのプログラムで実行する。上記リニ
アフィードバックシフトレジスタがレジスタ３の語長よ
り長い場合は、この処理を最上位語から最下位語まで繰
り返すことによって最後に出力ラッチ１４に保持される
データは、上記リニアフィードバックシフトレジスタの
該当ビットすべてに対する排他的論理和演算結果ＥＯと
なる（ステップＳ６〜Ｓ１３）。
【００１６】最後に、その演算結果と新たな入力データ
との排他的論理和演算結果を上記リニアフィードバック
シフトレジスタの最下位ビットに付加して１ビットの入
力に対する演算処理が終了する。
との排他的論理和演算結果を上記リニアフィードバック
シフトレジスタの最下位ビットに付加して１ビットの入
力に対する演算処理が終了する。
【００１７】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、排他的論理和回路を多入力排他的論理和
ゲートで構成する代りに、読出専用メモリ（ＲＯＭ）で
構成することも、本発明の主旨を逸脱しない限り適用で
きることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、排他的論理和回路を多入力排他的論理和
ゲートで構成する代りに、読出専用メモリ（ＲＯＭ）で
構成することも、本発明の主旨を逸脱しない限り適用で
きることは勿論である。
【００１８】
【発明の効果】以上説明したように本発明は、１語のデ
ータに含まれる複数の指定ビットに対する排他的論理和
演算は、データ用のレジスタへのデータ書込みによって
自動的に行われるため、プログラムステップ数が少なく
高速な演算が可能となり、さらに排他的論理和演算手段
の演算結果を一時格納する補助用のレジスタを有してい
るため１語を越える長さのリニアフィードバックシフト
レジスタもプログラムで構成しやすいマイクロコンピュ
ータを簡単な回路の付加で構成できるという効果があ
る。
ータに含まれる複数の指定ビットに対する排他的論理和
演算は、データ用のレジスタへのデータ書込みによって
自動的に行われるため、プログラムステップ数が少なく
高速な演算が可能となり、さらに排他的論理和演算手段
の演算結果を一時格納する補助用のレジスタを有してい
るため１語を越える長さのリニアフィードバックシフト
レジスタもプログラムで構成しやすいマイクロコンピュ
ータを簡単な回路の付加で構成できるという効果があ
る。
【図１】本発明のマイクロコンピュータの一実施例を示
すブロック図である。
すブロック図である。
【図２】本実施例のマイクロコンピュータにおける動作
の一例を示すフローチャートである。
の一例を示すフローチャートである。
【図３】リニアフィードバックシフトレジスタの一例を
示すブロック図である。
示すブロック図である。
【符号の説明】 １ 制御回路 ２ アドレスデコーダ ３〜５，７，Ｒ１〜Ｒ１１ レジスタ ６，８〜１１ セレクタ １２ ビット選択回路 １３，Ｅ１〜Ｅ５ ＥＸＲ １４ 出力ラッチ １５ リードバッファ １６ データバス １７ アドレスバス ２０１ シフトレジスタ
Claims (2)
- 【請求項１】 予め定めたビット長の１語分の演算対象
データを格納するデータレジスタと、 前記データレジスタからの前記演算対象データの構成ビ
ットをビット毎に指定して選択した少なくとも１ビット
の選択ビットから成るビット選択データを出力するビッ
ト選択手段と、 前記ビット選択データの全ての前記選択ビットの排他的
論理和を同時に演算する排他的論理和演算手段とを備え
ることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記排他的論理和演算手段の演算結果デ
ータを一時格納し、命令の指定により前記データレジス
タからの前記演算対象データに前記演算結果データを付
加することを可能とする補助レジスタを備えることを特
徴とする請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199336A JPH0644051A (ja) | 1992-07-27 | 1992-07-27 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199336A JPH0644051A (ja) | 1992-07-27 | 1992-07-27 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644051A true JPH0644051A (ja) | 1994-02-18 |
Family
ID=16406100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199336A Withdrawn JPH0644051A (ja) | 1992-07-27 | 1992-07-27 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644051A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523146B1 (en) | 1999-10-18 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Operation processing apparatus and operation processing method |
| US7376687B2 (en) | 2003-03-31 | 2008-05-20 | Nec Electronics Corporation | Pseudo-random number generator |
| US7885989B2 (en) | 2005-12-22 | 2011-02-08 | Sanyo Electric Co., Ltd. | Encoding circuit and digital signal processing circuit |
| KR20160123765A (ko) * | 2015-04-17 | 2016-10-26 | 경희대학교 산학협력단 | 메모리 장치 및 그 동작 방법 |
-
1992
- 1992-07-27 JP JP4199336A patent/JPH0644051A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523146B1 (en) | 1999-10-18 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Operation processing apparatus and operation processing method |
| US6697994B2 (en) | 1999-10-18 | 2004-02-24 | Matsushita Electric Industrial Co., Ltd. | Operation processing apparatus and operation processing method |
| US7376687B2 (en) | 2003-03-31 | 2008-05-20 | Nec Electronics Corporation | Pseudo-random number generator |
| US7885989B2 (en) | 2005-12-22 | 2011-02-08 | Sanyo Electric Co., Ltd. | Encoding circuit and digital signal processing circuit |
| KR20160123765A (ko) * | 2015-04-17 | 2016-10-26 | 경희대학교 산학협력단 | 메모리 장치 및 그 동작 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |