KR20160123765A - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 복수의 메모리 셀들로 구성되는 메모리 셀 어레이, 상기 각 메모리 셀의 각 판독비트라인(RBL, read bit line)에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 생성하는 랜덤 데이터 생성부 및 상기 생성된 랜덤 데이터와 입력 데이터를 플리핑(flipping)하고, 상기 플리핑에 의해 생성되는 플리핑 데이터를 상기 각 판독비트라인에게 제공하는 제공부를 포함하는 메모리 장치 및 그 동작 방법을 개시한다.

Description

메모리 장치 및 그 동작 방법{MEMORY APPARATUS AND METHOD THEREOF}
본 발명은 메모리 장치 및 그 동작 방법에 관한 것으로, 보다 상세하게는 메모리 셀의 비트라인에 대한 누설 전류를 억제하기 위한 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 일반적으로 전원이 차단되면 메모리에 저장된 저장된 정보가 사라지는 휘발성 메모리와 메모리에 저장된 정보가 사라지지 않는 비휘발성 메모리로 구분된다.
휘발성 메모리인 동적, 정적 랜덤 엑세스 메모리(DRAM/SRAM, dynamic/static random access memory) 장치는 높은 읽기 및 쓰기 속도, 낮은 전력 소비 및 대용량 데이터 저장 등의 장점을 가지고 있고, 다양한 포터블 전자기기(테블릿, 스마트폰 및 원격 센서 노드 등)의 저장 매체로 광범위하게 사용되고 있으며, 나노 스케일 프로세스가 적용된 전자기기의 저장 매체로 사용되고 있다.
최근에는 나노 스케일 프로세스가 적용되면서 메모리 장치의 크기가 점점 축소화되고 있고, 더 낮은 공급 전압에서 동작되는 초 저전력 메모리 장치가 개발되고 있다.
또한, 최근에는 초 저전력 메모리 장치가 개발되면서 노이즈 마진, 셀 마진, 읽기 마진 및 누설 전류 등 프로세스 변동에 대한 메모리 셀 안정성과 관련하여 새로운 이슈로 부상되고 있다.
예를 들어, 최근에는 메모리 셀 안정성에 대한 최적의 에너지 소비를 극대화하기 위하여 메모리 셀 내의 비트라인(bit line)에 접속된 부품을 통하여 발생되는 누설 전류를 최소화하는 회로 기술이 존재하였다.
보다 상세하게는, 클램프를 포함하는 결합회로를 이용하여 비활성 동작 모드에서 동작하는 판독비트라인(read bit line)의 누설 전류를 제거하는 회로 기술(종래기술 1)이 존재하였고, 메모리 셀들의 그룹을 동적으로 배치시켜 누설 전력을 감소시키는 회로 기술(종래기술 2)이 존재하였다.
한편, 이러한 종래기술들은 회로적 기술을 이용하여 누설 전력을 억제할 수 있었으나, 추가적인 회로가 요구되어 메모리 장치의 제작 비용이 증가되는 문제점이 존재한다.
종래기술 1: 대한민국 공개특허 제1020140115248호(2014.09.30). "메모리 디바이스 및 이 메모리 디바이스내의 누설전류 제어방법" 종래기술 2: 대한민국 공개특허 제1020140079445호(2014.06.26). "다수의 포트 SRAM 메모리 셀에서 누설 전력을 감소시키는 방법 및 장치"
본 발명은 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 비트라인의 누설 전류가 증가되는 최악의 케이스 시나리오의 빈도를 최소화함으로써, 인접한 메모리 셀들의 데이터 영향을 줄이고, 비트라인의 누설 전류를 억제하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는 복수의 메모리 셀들로 구성되는 메모리 셀 어레이, 상기 각 메모리 셀의 컬럼(column) 방향에 위치한 각 판독비트라인(RBL, read bit line)에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 렌덤 데이터를 생성하는 랜덤 데이터 생성부 및 상기 생성된 랜덤 데이터를 이용하여 입력 데이터를 렌덤화하고, 렌덤화된 입력 데이터를 상기 컬럼(column) 방향에 위치한 각 판독비트라인에게 제공하는 제공부를 포함한다.
상기 랜덤 데이터는 '0'의 데이터 개수와 '1'의 데이터 개수의 차가 30% 이내 범위일 수 있다.
상기 랜덤 데이터 생성부는 상기 각 판독비트라인에서 상위비트(MSB, most significant bit)에 대응되는 개수의 상기 랜덤 데이터를 생성할 수 있다.
또한, 상기 랜덤 데이터 생성부는 배타적 부정 논리합(XNOR, exclusive-NOR) 연산 로직이 포함된 선형 피드백 시프트 레지스터(LFSR, linear feedback shift register) 회로를 이용하여 상기 랜덤 데이터를 생성할 수 있고, 상기 선형 피드백 시프트 레지스터 회로의 동작을 제어하기 위한 상기 메모리 셀 어레이의 로우 어드레스(row address)에 기반하여 상기 랜덤 데이터를 생성할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 상기 로우 어드레스에 대응하는 상기 각 메모리 셀의 각 워드라인(word line)을 연결하는 디코더를 더 포함할 수 있다.
상기 제공부는 상기 랜덤 데이터와 상기 입력 데이터를 플리핑(flipping)하여 플리핑 데이터를 생성하고, 상기 플리핑 데이터를 컬럼(column) 방향에 위치한 상기 각 판독비트라인에게 제공할 수 있다.
또한, 상기 제공부는 멀티플렉서(multiplexer) 연산 로직이 포함된 플리핑 회로를 이용하여 상기 생성된 랜덤 데이터와 상기 입력 데이터를 플리핑할 수 있고, 주변 셀들 간의 데이터 영향을 고려하여 상기 랜덤화된 입력 데이터를 디커플링(decoupled)된 구조의 상기 각 판독비트라인에게 제공할 수 있다.
상기 메모리 셀 어레이는 판독 과정에서 방전된 전하를 보상하기 위한 상기 각 판독비트라인과 연결된 사전 충전 회로를 포함할 수 있다.
본 발명의 실시예에 따른 복수의 메모리 셀들로 구성되는 메모리 셀 어레이를 포함하는 메모리 장치의 동작 방법은 상기 각 메모리 셀의 컬럼(column) 방향에 위치한 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 렌덤 데이터를 생성하는 단계 및 상기 생성된 랜덤 데이터를 이용하여 입력 데이터를 렌덤화하고, 렌덤화된 입력 데이터를를 상기 컬럼(column) 방향에 위치한 각 판독비트라인에게 제공하는 단계를 포함한다.
상기 랜덤 데이터는 '0'의 데이터 개수와 '1'의 데이터 개수의 차가 30% 이내 범위일 수 있다.
상기 랜덤 데이터를 생성하는 단계는 상기 각 판독비트라인에서 상위비트에 대응되는 개수의 상기 랜덤 데이터를 생성할 수 있고, 상기 플리핑 데이터를 제공하는 단계는 상기 랜덤 데이터와 상기 입력 데이터를 플리핑(flipping)하여 플리핑 데이터를 생성하고, 상기 플리핑 데이터를 컬럼 방향에 위치한 상기 각 판독비트라인에게 제공할 수 있다.
본 발명은 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 비트라인의 누설 전류가 증가되는 최악의 케이스 시나리오의 빈도를 최소화함으로써, 인접한 메모리 셀들의 데이터 영향을 줄일 수 있고, 비트라인의 누설 전류를 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 도시한 블록도이다.
도 2는 8T SRAM의 구조의 메모리 셀 어레이를 예시한 도면이다.
도 3a는 판독비트라인에서 방전된 전하를 보상하는 회로를 예시한 도면이다.
도 3b는 메모리 셀 어레이에서 동작되는 각각의 라인, 충전 상태 및 센싱 윈도우를 나타내는 타이밍 다이어그램을 예시한 도면이다.
도 4a 및 도 4b는 0.3V 전압의 환경에서 256 메모리 셀의 판독비트라인에 대한 최악의 케이스 시나리오를 예시한 도면이다.
도 5는 0.3V 전압과 80도의 온도의 환경에서 256 메모리 셀의 판독비트라인의 파형과 스윙을 예시한 그래프이다.
도 6a 및 도 6b는 랜덤 데이터의 생성 전과 후를 예시한 그래프이다.
도 7은 케이스 별 비트라인의 방전 지연을 예시한 그래프이다.
도 8a는 레나 이미지를 예시한 도면이다.
도 8b는 도 8a의 레나 이미지에 대한 픽셀의 강도를 예시한 히스토그램이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 장치를 도시한 블록도이다.
도 10은 선형 피드백 시프트 레지스터 회로와 플리핑 회로를 예시한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 칩을 도시한 도면이다.
도 12는 메모리 칩에 기반하여 측정된 랜덤 데이터에 대한 파형을 예시한 도면이다.
도 13은 메모리 칩에 기반하여 온도에 따른 측정된 최소 공급 전압을 예시한 그래프이다.
도 14는 메모리 칩에 기반하여 측정된 전체 전류 및 누설 전류를 예시한 그래프이다.
도 15a 및 도 15b는 메모리 칩에 기반하여 측정된 판독 접근 시간과 에너지 최소값을 예시한 그래프이다.
도 16은 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 도시한 흐름도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 도시한 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 랜덤 데이터 생성부(130) 및 제공부(140)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들로 구성된다. 여기서, 메모리는 전원이 차단되면 메모리에 저장된 저장된 정보가 사라지는 휘발성 메모리와 메모리에 저장된 정보가 사라지지 않는 비휘발성 메모리일 수 있다.
휘발성 메모리에 포함되는 SRAM 구조는 하나의 메모리 셀에 하나의 비트를 저장하는 SLC(single layer cell) 구조일 수 있고, 하나의 메모리 셀에 둘 이상의 멀티 비트를 저장하는 MLC(multi layer cell) 구조일 수 있으며, 복수의 메모리 셀들로 구성된 메모리 셀 어레이(110) 구조일 수 있다.
렌덤 데이터 생성부(130)는 각 메모리 셀의 컬럼(column) 방향에 위치한 각 판독비트라인(RBL, read bit line)에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 렌덤 데이터를 생성할 수 있다.
제공부(140)는 생성된 랜덤 데이터를 이용하여 입력 데이터를 렌덤화하고, 렌덤화된 입력 데이터를 상기 컬럼(column) 방향에 위치한 각 판독비트라인에게 제공할 수 있다.
일 실시예에서, 컬럼 기반의 비트라인 누설 전류 억제를 위해, 비트라인의 누설 전류를 측정하고, 측정된 누설 전류의 양이 기준 값 이상인 경우 랜덤 데이터 생성부(130)가 랜덤 데이터를 생성하도록 구성할 수 도 있다.
이때, 제공부(140)는 랜덤화된 입력 데이터와 랜덤화되지 않은 입력 데이터를 구분하기 위해, 입력 데이터에 마킹을 추가할 수 있고, 디코더(120)는 마킹을 통해 랜덤화된 입력데이터는 디렌덤화를 수행하여 출력하고 랜덤화되지 않은 입력 데이터는 그대로 출력할 수 도 있다.
이하, 도 2를 참조하여 복수의 메모리 셀들로 구성되는 메모리 셀 어레이를 상세히 설명하기로 한다.
도 2는 8T SRAM의 구조의 메모리 셀 어레이를 예시한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들로 구성되고, 각각의 메모리 셀은 8개의 트랜지스터들로 형성될 수 있다. 실시예에 따르면, 메모리 셀 어레이(110)에서 각 메모리 셀은 6개 트랜지스터 기반의 6T SRAM일 수 있고, 다양한 실시예에 따라 변경이 가능하다.
트랜지스터들은 워드라인 및 비트라인과 연결될 수 있고, 워드라인과 비트라인은 판독(read)과 기록(write)을 위한 동작을 수행할 수 있다.
워드라인은 판독워드라인(RWL, read word line) 및 기록워드라인(WWL, write word line)으로 구성되고, 비트라인은 판독비트라인(RBL, read bit line) 및 기록비트라인(WBL, write bit line)(WBLB)으로 구성된다.
기록비트라인은 기록워드라인을 통하여 선택되는 엘리먼트를 기록하는 동작을 수행하고, 판독비트라인은 판독워드라인을 통하여 선택되는 엘리먼트를 판독하는 동작을 수행한다.
각각의 기록워드라인 및 판독워드라인은 로우(row) 방향으로 위치할 수 있고, 각각의 기록비트라인 및 판독비트라인은 컬럼(column) 방향으로 위치할 수 있으며, 각각의 판독비트라인은 디커플링된(decoupled)된 구조일 수 있다.
메모리 장치(100)는 디커플링된 구조의 판독비트라인을 통하여 주변 셀들 간의 데이터 영향을 줄일 수 있다.
실시예에 따르면, 메모리 장치(100)는 로우 어드레스(row address)에 대응하는 각 메모리 셀의 각 워드라인을 연결하는 디코더(120)를 더 포함할 수 있다.
디코더(120)는 각 메모리 셀의 각 워드라인과 연결되어 판독 또는 기록을 위한 동작 시, 로우 어드레스에 대한 입력받고, 이에 대응하는 선택된 워드라인과 연결되며, 데이터를 판독 또는 기록하는데 필요한 전압을 선택된 워드라인에게 제공할 수 있다.
실시예에 따르면, 메모리 셀 어레이(110)는 판독 과정에서 방전된 전하를 보상하기 위한 각 판독비트라인과 연결된 사전 충전(precharge) 회로를 포함할 수 있다.
도 3a는 판독비트라인에서 방전된 전하를 보상하는 회로를 예시한 도면이다.
도 3a를 참조하면, 메모리 셀 어레이(110)는 판독 과정에서 방전된 전하를 보상하기 위한 각 판독비트라인과 연결된 사전 충전(precharge) 회로를 포함할 수 있고, 사전 충전 회로는 방전된 전하를 보상하기 위해 바이어스 전압 제너레이터(bias voltage generator)로부터 전압을 P1에게 인가할 수 있다.
도 3b는 메모리 셀 어레이에서 동작되는 각각의 라인, 충전 상태 및 센싱 윈도우를 나타내는 타이밍 다이어그램을 예시한 도면으로서, 일반적 8T SRAM의 상태 타이밍과 대기 모드의 판독 과정 상태 타이밍으로 구분하여 비교할 수 있다.
다시 도 2를 참조하면, '1'의 데이터와 '0'의 데이터가 각 2개의 비트라인에게 제공되는 경우, 각 2개의 비트라인은 '1'의 데이터에 대한 판독 전류(Iread1) 및 누설 전류(Ileak1)와, '0'의 데이터에 대한 판독 전류(Iread0) 및 누설 전류(Ileak0)가 존재할 수 있다.
이상적으로 Ileak는 0이고, 센싱 회로에서 Iread1과 Iread0은 서로 구별될 수 있으나, 실제의 누설 전류는 저전압과 높은 온도의 환경 또는 각 메모리 셀의 비트라인에서 존재할 수 있다.
따라서, Ileak0은 Ileak1보다 더 클 수 있다. 더욱이, 전술한 누설 전류의 영향으로 인하여, 선택되지 않은 각 셀들의 데이터 패턴은 비트라인에서 방전된 전류의 영향을 줄 수 있다.
또한, 메모리 셀 어레이(110)는 판독 동작을 수행하는 동안 메모리 셀의 전류에 의해 변동(floating) 또는 방전될 수 있다.
예를 들어, 만약 선택된 셀이 '0'이 저장된 Q 노드인 경우, QB 노드에는 '1'이 적용될 수 있고, Icell0+Ileak-total은 비트라인의 접지로 방전될 수 있으며, 선택된 셀이 '1'이 저장된 Q 노드인 경우, QB 노드에는 '0'이 적용될 수 있고, Icell1+Ileak-total은 비트라인의 접지로 방전될 수 있다.
또한, 공칭 공급 전압에서 Icell0은 Icell1과 Ileak-total보다 더 클 수 있으므로, 비트라인과 관련된 데이터 패턴의 영향에 미치지 않을 수 있으나, 저전압 구동일 경우, Icell0은 지수함수적으로 감소될 수 있다. 따라서, Icell0+Ileak-total은 Icell1+Ileak-total보다 커야 한다.
도 4a 및 도 4b는 0.3V 전압의 환경에서 256 메모리 셀의 판독비트라인에 대한 최악의 케이스 시나리오를 예시한 도면이다. 도 4a를 참조하면, 판독비트라인에서 '1'에 대한 데이터 판독시 Ileak-total은 최대가 될 수 있고, 선택되지 않은 셀들은 '0'이 적용될 수 있다.
또한, 도 4b를 참조하면, 판독비트라인에서 '0'에 대한 데이터 판독시 Ileak-total은 최소가 될 수 있고, 선택되지 않은 셀들은 '1'이 적용될 수 있다.
따라서, 메모리 셀 어레이(110)는 하기 수식 (1)의 조건과 같이 동작할 수 있다.
[수식 1]
Icell0+Ileak-min>Icell1+Ileak-max
여기서, Ileak-max는 (n-1)* Icell0과 같고, Ileak-min는 (n-1)* Icell1과 같으며, n은 컬럼 방향마다 존재하는 로우 방향의 개수를 의미한다.
전술한 조건은 메모리 셀 어레이(110)가 저전압 상태에서 동작하는데 어려울 수 있다.
도 5는 0.3V 전압과 80도의 온도의 환경에서 256 메모리 셀의 판독비트라인의 파형(waveform)과 스윙(swing)을 예시한 그래프이다.
도 5를 참조하면, 최상의 케이스의 비트라인은 '1'과 '0'의 판독 사이에서 수용될만한 전압 마진을 형성하는 반면, 최악의 케이스의 비트라인은 0.3V의 공급 전압에서 수용되지 못하는 전압 마진을 형성하고 있다. 상기 전술한 전압 마진이 형성되는 이유는 Ileak-max가 Iread0와 비슷하기 때문이다.
따라서, 본 발명의 실시예에 따른 메모리 장치(100)는 비트라인의 누설 전력이 증가되는 최악의 케이스 시나리오의 빈도를 최소화함으로써, 인접한 메모리 셀들의 데이터 영향을 줄일 수 있고, 비트라인의 누설 전력을 억제할 수 있다.
다시 도 1을 참조하면, 랜덤 데이터 생성부(130)는 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 생성한다.
보다 상세하게는, 랜덤 데이터 생성부(130)는 인접한 셀들의 커플링 영향을 최소화하고, 독립적인 데이터 패턴을 생성하기 위해 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 생성할 수 있다.
여기서, 랜덤 데이터는 최악의 케이스 시나리오의 빈도를 최소화하기 위하여 '0'의 데이터 개수와 '1'의 데이터 개수의 차가 30% 이내 범위일 수 있다. 이하, 도 6a, 도 6b 및 도 7을 참조하여 '0'의 데이터 개수와 '1'의 데이터 개수의 차(또는 밀도)에 따라 랜덤 데이터를 생성하는 경우를 상세히 설명하기로 한다.
도 6a 및 도 6b는 랜덤 데이터의 생성 전과 후를 예시한 그래프이다. 도 6a 및 도 6b를 참조하면, '1'의 데이터 밀도를 99%, 50% 및 1%로 하여 랜덤 데이터를 생성하는 경우, '1'의 데이터 밀도를 50%로 하여 랜덤 데이터를 생성하는 경우만 출렁거리는(fluctuated) 현상이 발생된다.
도 7은 케이스 별 비트라인의 방전 지연을 예시한 그래프로서, 상기 전술한 출렁거리는 현상은 균일한 비트라인의 지연을 제공할 수 있다.
여기서, '1'의 데이터 밀도가 50%인 것은 '0'의 데이터 개수와 '1'의 데이터 개수의 차가 0%인 것을 의미한다. 실시예에 따른 랜덤 데이터는 바람직하게는, '0'의 데이터 개수와 '1'의 데이터 개수의 차가 30% 이내 범위일 수 있으며, 시스템 설계에 따라 다양하게 적용할 수 있다.
다시 도 1을 참조하면, 랜덤 데이터 생성부(130)는 각 판독비트라인에서 상위비트(MSB, most significant bit)에 대응되는 개수의 랜덤 데이터를 생성할 수 있다. 이하, 도 8a 및 도 8b를 참조하여 상위비트에 대응되는 개수의 랜덤 데이터를 생성하는 과정을 상세히 설명하기로 한다.
도 8a는 레나 이미지를 예시한 도면이고, 도 8b는 도 8a의 레나 이미지에 대한 픽셀의 강도를 예시한 히스토그램이다.
도 8a 및 도 8b에 도시된 바와 같이, 레나 이미지의 특정 영역에 대한 픽셀의 강도를 분석한 결과, 상위비트에서 왜곡된 데이터가 분포할 수 있다.
보다 상세하게는, 상위비트는 하위비트(LSB, Least significant bit)에 비해 왜곡된 데이터가 존재할 수 있기 때문에, 랜덤 데이터 생성부(130)는 각 판독비트라인에서 상위비트에 대응되는 개수의 랜덤 데이터를 생성할 수 있다.
실시예에 따르면, 랜덤 데이터 생성부(130)는 배타적 부정 논리합(XNOR, exclusive-NOR) 연산 로직이 포함된 선형 피드백 시프트 레지스터(LFSR, linear feedback shift register) 회로를 이용하여 랜덤 데이터를 생성할 수 있다.
또한, 랜덤 데이터 생성부(130)는 선형 피드백 시프트 레지스터 회로의 동작을 제어하기 위한 상기 메모리 셀 어레이의 로우 어드레스(row address)에 기반하여 상기 랜덤 데이터를 생성할 수 있다.
여기서, 사용되는 선형 피드백 시프트 레지스터는 의사 랜덤 발생기(pseudo random generator)로 대체하여 사용될 수 있다.
이때, 제공부(140)는 생성된 렌덤데이터를 이용하여 입력데이터를 렌덤화하고, 렌덤화된 입력데이터를 각 판독비트라인에 제공할 수 있다.
예를 들어, 제공부(140)는 생성된 랜덤 데이터와 입력 데이터를 플리핑(flipping)하고, 플리핑에 의해 생성되는 플리핑 데이터를 각 판독비트라인에게 제공한다.
제공부(140)는 생성된 랜덤 데이터와 입력 데이터를 플리핑(flipping)하고, 플리핑에 의해 생성되는 플리핑 데이터를 컬럼 방향에 위치한 각 판독비트라인에게 제공할 수 있다.
또한, 제공부(140)는 멀티플렉서(multiplexer) 연산 로직이 포함된 플리핑 회로를 이용하여 생성된 랜덤 데이터와 입력 데이터를 플리핑할 수 있고, 주변 셀들 간의 데이터 영향을 고려하여 렌덤화된 입력데이터, 예를 들어 플리핑 데이터를 디커플링된 구조의 상기 각 판독비트라인에게 제공할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 장치를 도시한 블록도이다.
도 9를 참조하면, 메모리 장치(900)는 메모리 셀 어레이(910), 디코더(920), 선형 피드백 시프트 레지스터(930), 판독부(940) 및 입력부(950)를 포함할 수 있다.
메모리 셀 어레이(910)는 복수의 메모리 셀들로 구성된다. 여기서, 메모리는 전원이 차단되면 메모리에 저장된 저장된 정보가 사라지는 휘발성 메모리와 메모리에 저장된 정보가 사라지지 않는 비휘발성 메모리일 수 있다.
메모리 셀 어레이(910)는 복수의 메모리 셀들로 구성되고, 각각의 메모리 셀은 8개의 트랜지스터들로 형성될 수 있다.
8개의 트랜지스터들은 워드라인 및 비트라인과 연결될 수 있고, 워드라인과 비트라인은 판독과 기록을 위한 동작을 수행할 수 있다.
워드라인은 판독워드라인 및 기록워드라인으로 구성되고, 비트라인은 판독비트라인 및 기록비트라인으로 구성된다.
기록비트라인은 기록워드라인을 통하여 선택되는 엘리먼트를 기록하는 동작을 수행하고, 판독비트라인은 판독워드라인을 통하여 선택되는 엘리먼트를 판독하는 동작을 수행한다.
각각의 기록워드라인 및 판독워드라인은 로우 방향으로 위치할 수 있고, 각각의 기록비트라인 및 판독비트라인은 컬럼 방향으로 위치할 수 있으며, 각각의 판독비트라인은 디커플링된 구조일 수 있다.
디코더(920)는 로우 어드레스에 대응하는 각 메모리 셀의 각 워드라인을 연결한다. 보다 상세하게는 디코더(920)는 각 메모리 셀의 각 워드라인과 연결되어 판독 또는 기록을 위한 동작 시, 로우 어드레스에 대한 입력받고, 이에 대응하는 선택된 워드라인과 연결되며, 데이터를 판독 또는 기록하는데 필요한 전압을 선택된 워드라인에게 제공할 수 있다.
선형 피드백 시프트 레지스터(930)는 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 생성하고, 판독부(940)는 생성된 랜덤 데이터와 입력 데이터를 플리핑하고, 플리핑에 의해 생성되는 플리핑 데이터를 각 판독비트라인에게 제공하며, 입력부(950)는 컬럼 방향 기반의 각 판독 비트라인에 대한 입력 데이터를 생성하는 동작을 수행한다.
실시예에 따르면, 선형 피드백 시프트 레지스터(930)는 로우 방향 기반의 랜덤 데이터를 생성할 수 있 고, 판독부(940)는 생성된 랜덤 데이터와 입력 데이터를 플리핑하고, 플리핑에 의해 생성되는 플리핑 데이터를 각 판독비트라인에게 제공할 수 있다.
도 10은 선형 피드백 시프트 레지스터 회로와 플리핑 회로를 예시한 도면이다.
도 10에 도시된 바와 같이, 선형 피드백 시프트 레지스터(930)는 배타적 부정 논리합 연산 로직이 포함될 수 있고, 판독부(940)는 멀티플렉서 연산 로직이 포함될 수 있다.
예를 들어, 선형 피드백 시프트 레지스터(930)는 컬러 방향 기반의 데이터 패턴을 고려하여 랜덤 데이터를 생성하는 배타적 부정 논리합 연산 로직이 포함될 수 있고, 랜덤 데이터를 생성하는 과정에서 로우 어드레스가 참조될 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 칩을 도시한 도면이다.
도 11을 참조하면, 메모리 칩(1100)은 메모리 셀 어레이(1110), 디코더(1120), 연산 로직(1130) 및 제어부(1140)를 포함할 수 있다.
여기서 메모리 칩(1100)은 65 nm CMOS 프로세스일 수 있고, 메모리 칩(1100)의 부분은 0.52*2.6 마이크로 미터 제곱일 수 있다.
메모리 셀 어레이(1110)는 복수의 메모리 셀들로 구성되고, 각각의 메모리 셀은 8개의 트랜지스터들로 형성될 수 있다.
8개의 트랜지스터들은 워드라인 및 비트라인과 연결될 수 있고, 워드라인과 비트라인은 판독과 기록을 위한 동작을 수행할 수 있다.
워드라인은 판독워드라인 및 기록워드라인으로 구성되고, 비트라인은 판독비트라인 및 기록비트라인으로 구성된다.
디코더(1120)는 로우 어드레스에 대응하는 각 메모리 셀의 각 워드라인을 연결한다. 보다 상세하게는 디코더(1120)는 각 메모리 셀의 각 워드라인과 연결되어 판독 또는 기록을 위한 동작 시, 로우 어드레스에 대한 입력받고, 이에 대응하는 선택된 워드라인과 연결되며, 데이터를 판독 또는 기록하는데 필요한 전압을 선택된 워드라인에게 제공할 수 있다.
연산 로직(1130)은 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하는 연산을 포함한다.
또한, 연산 로직(1130)은 생성된 랜덤 데이터와 입력 데이터를 플리핑하는 연산을 포함한다. 이 때 연산 로직(1130)은 컬럼 방향 기반의 각 판독 비트라인에 대한 입력 데이터를 생성하는 연산을 포함할 수 있다.
제어부(1140)는 플리핑에 의해 생성되는 플리핑 데이터를 각 판독비트라인에게 제공되도록 제어한다. 이하, 도 12 내지 15를 참조하여, 메모리 칩(1100)에 기반하여 랜덤 데이터를 이용한 측정된 결과를 설명하기로 한다.
도 12는 메모리 칩에 기반하여 측정된 랜덤 데이터에 대한 파형을 예시한 도면이고, 도 13은 메모리 칩에 기반하여 온도에 따른 측정된 최소 공급 전압을 예시한 그래프이며, 도 14는 메모리 칩에 기반하여 측정된 전체 전류 및 누설 전류를 예시한 그래프이고, 도 15a 및 도 15b는 메모리 칩에 기반하여 측정된 판독 접근 시간과 에너지 최소값을 예시한 그래프이다.
도 12 내지 도 15에서 측정값으로 사용되는 랜덤화된 데이터는 컬럼 방향에 위치한 메모리 셀의 각 판독비트라인에 참조되는 데이터를 랜덤화하여 생성될 수 있다.
도 12를 참조하면, 0.2V 공급 전압에서 '110'의 데이터를 판독하는 환경으로 측정한 결과, 랜덤화를 한 경우에는 정상적인 동작 상태가 측정되었고, 랜덤화를 하지 않은 경우에는 '1'로만 판독되는 비정상적인 동작 상태가 측정되었다. 각각의 경우에서 전력 소비는 0.7uW이고, 접근 시간은 2.5us로 측정되었다.
도 13을 참조하면, 온도에 따른 최소 공급 전압을 측정한 결과, 랜덤화를 한 경우가 랜덤화를 하지 않은 경우보다 더 낮은 최소 공급 전압이 측정되었다.
도 14를 참조하면, 측정된 전체 전류 및 누설 전류를 측정한 결과, 0.4V 보다 낮은 전압에서의 측정된 전체 전류와 누설 전류가 거의 대등한 것으로 측정되었다.
도 15a를 참조하면, 0.4V 보다 낮은 전압에서의 측정된 판독 접근 시간은 지수함수적으로 증가된 값인 것으로 측정되었고, 도 15b를 참조하면, 0.4V 공급 전압에서 에너지 최소값이 측정되었다.
도 16은 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 도시한 흐름도이다.
도 16을 참조하면, 복수의 메모리 셀들로 구성되는 메모리 셀 어레이를 포함하는 메모리 장치는 단계 1610에서, 각 메모리 셀의 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 생성한다.
여기서, 랜덤 데이터는 '0'의 데이터 개수와 '1'의 데이터 개수의 차가 5% 이내 또는 30% 이내 범위일 수 있고, 각각의 메모리 셀은 8개의 트랜지스터들로 형성될 수 있다.
트랜지스터들은 워드라인 과 비트라인과 연결될 수 있고, 워드라인과 비트라인은 판독및 기록을 위한 동작을 수행할 수 있다.
워드라인은 판독워드라인 및 기록워드라인으로 구성되고, 비트라인은 판독비트라인 및 기록비트라인으로 구성된다.
기록비트라인은 기록워드라인을 통하여 선택되는 엘리먼트를 기록하는 동작을 수행하고, 판독비트라인은 판독워드라인을 통하여 선택되는 엘리먼트를 판독하는 동작을 수행한다.
실시예에 따르면, 상위비트는 하위비트에 비해 왜곡된 데이터가 존재할 수 있기 때문에, 단계 1610에서의 메모리 장치는 각 판독비트라인에서 상위비트에 대응되는 개수의 랜덤 데이터를 생성할 수 있다.
단계 1620에서, 메모리 장치는 입력 데이터를 렌덤화하여 메모리 셀의 컬럼(column) 방향에 위치한 각 판독비트라인에 제공할 수 있다.
예를 들어, 메모리 장치는 생성된 랜덤 데이터를 이용하여 입력 데이터를 렌덤화하고, 렌덤화된 입력 데이터를 각 판독 비트 라인에 제공할 수 있다.
이때, 렌덤마이저(randomizer)로 플리핑 회로를 이용하는 경우, 메모리 장치는 렌덤 데이터와 입력 데이터를 플리핑하고, 플리핑에 의해 생성되는 플리핑 데이터를 각 판독비트라인에게 제공할 수 있다.
실시예에 따르면, 단계 1620에서의 메모리 장치는 렘덤화된 입력 데이터를 컬럼 방향에 위치한 각 판독비트라인에게 제공할 수 있다.
본 발명의 일측에 따르면, 메모리 장치는 단계 1610에서 배타적 부정 논립합 연산 로직이 포함된 선형 피드백 시프트 레지스터 회로를 이용하여 랜덤 데이터를 생성할 수 있고, 단계 1620에서 멀티플렉서 연산 로직이 포함된 플리핑 회로를 이용하여 생성된 랜덤 데이터와 입력 데이터를 플리핑할 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 디코더
130: 랜덤 데이터 생성부
140: 제공부

Claims (15)

  1. 복수의 메모리 셀들로 구성되는 메모리 셀 어레이;
    상기 각 메모리 셀의 컬럼(column) 방향에 위치한 각 판독비트라인(RBL, read bit line)에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 렌덤 데이터를 생성하는 랜덤 데이터 생성부; 및
    상기 생성된 랜덤 데이터를 이용하여 입력 데이터를 렌덤화하고, 렌덤화된 입력 데이터를 상기 컬럼(column) 방향에 위치한 각 판독비트라인에게 제공하는 제공부
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 랜덤 데이터는
    '0'의 데이터 개수와 '1'의 데이터 개수의 차가 30% 이내 범위인
    메모리 장치.
  3. 제1항에 있어서,
    상기 랜덤 데이터 생성부는
    상기 각 판독비트라인에서 상위비트(MSB, most significant bit)에 대응되는 개수의 상기 랜덤 데이터를 생성하는
    메모리 장치.
  4. 제1항에 있어서,
    상기 랜덤 데이터 생성부는
    배타적 부정 논리합(XNOR, exclusive-NOR) 연산 로직이 포함된 선형 피드백 시프트 레지스터(LFSR, linear feedback shift register) 회로를 이용하여 상기 랜덤 데이터를 생성하는
    메모리 장치.
  5. 제4항에 있어서,
    상기 랜덤 데이터 생성부는
    상기 선형 피드백 시프트 레지스터 회로의 동작을 제어하기 위한 상기 메모리 셀 어레이의 로우 어드레스(row address)에 기반하여 상기 랜덤 데이터를 생성하는
    메모리 장치.
  6. 제5항에 있어서,
    상기 로우 어드레스에 대응하는 상기 각 메모리 셀의 각 워드라인(word line)을 연결하는 디코더를 더 포함하는
    메모리 장치.
  7. 제1항에 있어서,
    상기 제공부는
    상기 랜덤 데이터와 상기 입력 데이터를 플리핑(flipping)하여 플리핑 데이터를 생성하고, 상기 플리핑 데이터를 컬럼(column) 방향에 위치한 상기 각 판독비트라인에게 제공하는
    메모리 장치.
  8. 제9항에 있어서,
    상기 제공부는
    멀티플렉서(multiplexer) 연산 로직이 포함된 플리핑 회로를 이용하여 상기 생성된 랜덤 데이터와 상기 입력 데이터를 플리핑하는
    메모리 장치.
  9. 제1항에 있어서,
    상기 제공부는
    주변 셀들 간의 데이터 영향을 고려하여 상기 랜덤화된 입력 데이터를 디커플링(decoupled)된 구조의 상기 각 판독비트라인에게 제공하는
    메모리 장치.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는
    판독 과정에서 방전된 전하를 보상하기 위한 상기 각 판독비트라인과 연결된 사전 충전 회로를 포함하는
    메모리 장치.
  11. 복수의 메모리 셀들로 구성되는 메모리 셀 어레이를 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 각 메모리 셀의 컬럼(column) 방향에 위치한 각 판독비트라인에 참조되는 랜덤 데이터를 선정된 개수의 범위로 랜덤화하여 렌덤 데이터를 생성하는 단계; 및
    상기 생성된 랜덤 데이터를 이용하여 입력 데이터를 렌덤화하고, 렌덤화된 입력 데이터를를 상기 컬럼(column) 방향에 위치한 각 판독비트라인에게 제공하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 랜덤 데이터는
    '0'의 데이터 개수와 '1'의 데이터 개수의 차가 30% 이내 범위인
    메모리 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 랜덤 데이터를 생성하는 단계는
    상기 각 판독비트라인에서 상위비트에 대응되는 개수의 상기 랜덤 데이터를 생성하는
    메모리 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 플리핑 데이터를 제공하는 단계는
    상기 랜덤 데이터와 상기 입력 데이터를 플리핑(flipping)하여 플리핑 데이터를 생성하고, 상기 플리핑 데이터를 컬럼 방향에 위치한 상기 각 판독비트라인에게 제공하는
    메모리 장치의 동작 방법.
  15. 제11항 내지 제14항 중 어느 한 항의 방법을 수행하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 기록 매체.
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