JPH11203106A - プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 誤り訂正用の符号化処理やビット入れ替え演
算を高速に行えるプロセッサを提供する 【解決手段】 プロセッサ内に設けられたビット演算器
１２内では、入力選択回路１１０内のビット選択器１０
５がレジスタ１０４内の任意の１ビットを選択し、共通
の１ビット演算器Ｅ８はこの選択された１ビットと、レ
ジスタ１０４内の特定のビットとにビット演算を実行
し、その結果を個別演算器Ｅ０からＥ７に供給する。入
力選択回路１１０は、各個別演算器Ｅ０，，またはＥ７
に、それぞれレジスタ１０４内の特定のビットをさらに
供給する。演算器Ｅ０からＥ８の各々は、二つの入力ビ
ットに対して、ＸＯＲ演算、一方の入力ビットの選択、
あるいは０出力のいずれかを行う。出力選択回路１０９
は、個別演算器Ｅ０，，またはＥ７の出力に対して複数
のビット位置の入れ替えを並列に実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に巡回型符号等
に関する符号化処理または暗号化処理で用いるビット演
算を行うのに好適なビット演算器を内蔵するプロセッサ
に関する。

【０００２】

【従来の技術】近年、マルチメディアの信号処理におい
て、伝送する音声や画像データをディジタル処理により
圧縮あるいは復号化する処理が行われている。この処理
を高速に実行するのに適したプロセッサも開発されてい
る。例えば、日経マイクロデバイス １９９６年２月
号、第７０頁から第７７頁参照。このようなプロセッサ
は、画像や音声の信号処理を高速で実現するためにＳＩ
ＭＤ型の演算器、浮動小数点演算器等を内蔵するように
工夫されている。

【０００３】一方、ディジタル伝送による信号通信にお
いて、データの誤り検出、訂正のための符号化、暗号化
のための符号化、復号化等の処理などが注目されてい
る。誤り検出、訂正の分野で重要な処理に巡回符号によ
るものがある。その中でも、よく使用されるハミング符
号による誤り検出がある。

【０００４】

【発明が解決しようとする課題】上に示したハミング符
号の符号器のように、巡回符号による処理は専用の回路
により高速に実行可能である。このことは誤り検出、訂
正あるいは暗号化等の処理に関して一般的にいえる。し
かし、最近では製品あるいは用途により誤り訂正方式あ
るいは暗号化方式を変更することが要求されてきてい
る。これらの多様な処理をそれぞれ実行する専用の回路
を用いるよりも、同じハードウエア構成のプロセッサに
よりそれぞれの処理をプログラムを変更して実行させる
方法を採ることが望ましい。

【０００５】しかし、本発明者は、誤り検出、訂正のた
めの符号化復号化あるいは暗号に関連する復号化復号化
等のいろいろの処理を従来のプロセッサで実行させるこ
とを検討した結果、従来のプロセッサではこれらの処理
を実行する速度に制限が大きいことを見いだした。すな
わち、これらの誤り検出、訂正に関連する符号化復号あ
るいは暗号に関連する符号化復号化処理等をプロセッサ
で実行するには、種々のビット単位の演算が必要であ
る。従来のプロセッサは主としてワード単位の演算を高
速に実行するように構成されているが、誤り検出訂正の
ための符号化復号化処理や暗号処理で多用される種々の
ビット演算を効率よく実行することが出来ない。例えば
日立製作所により販売されているプロセッサＳＨ７６０
４は、ビット演算命令として、排他的論理和を含む６種
類の論理演算命令と１０種類のシフト命令を備えてい
る。日立製作所が発行した「ＳＨ７６０４ハードウェア
マニュアル」参照。しかしながら、これらの命令を用い
るだけでは、誤り検出、訂正あるいは暗号化等の処理で
必要となる種々のビット単位の演算を高速に行うことが
できない。

【０００６】本発明の目的は、誤りの検出、訂正のため
の符号化復号化あるいは暗号化等の処理で使用される種
々のビット演算を高速に実行することができるプロセッ
サを提供することである。

【０００７】本発明のより具体的な目的は、異なる用途
に応じて上記種々のビット演算を多様な態様で高速に実
行することができるプロセッサを提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるプロセッサは、ビット演算器を有し、
そのビット演算器は、複数の１ビット演算器と、演算を
受けるべき一つのデータを構成する複数のビットの内、
各１ビット演算器毎に２つの入力ビットを選択して供給
する入力選択回路と、ビット演算を要求する命令に応答
して、上記入力選択回路と上記複数の１ビット演算器と
を制御するための演算制御回路とを有し、上記複数の１
ビット演算器の内の少なくとも一部は、複数種類の演算
を実行可能であり、上記入力選択回路は、上記複数の１
ビット演算器の内の少なくとも一部のビット演算器の各
々に供給すべき２つの入力ビットの内の少なくとも一方
を切り替え可能である。

【０００９】ビット演算器がこのように構成された結
果、上記入力選択回路により、上記複数の１ビット演算
器毎に二つの入力ビットを選択して供給できる。さら
に、上記複数の１ビット演算器は、上記演算制御回路に
よる制御により、それぞれ異なるビット演算を実行でき
る。これにより、上記ビット演算器は、演算を受けるデ
ータの種々のビットに対して種々のビット演算を実行で
きる。しかも、上記演算制御回路は、一つのビット演算
命令に応答して、上記入力選択回路および上記複数の１
ビット演算回路を一括して制御することができる。

【００１０】より望ましくは、上記複数の１ビット演算
器から出力される複数の出力ビットからそれぞれ１ビッ
トを選択するための複数の出力選択回路をさらに設け
る。この出力選択回路により、上記ビット演算回路が出
力するデータを構成する複数のビット値を変更できる。
このとき、上記演算制御回路は、上記命令に応答して、
選択すべき出力ビットを指定する信号を各出力選択回路
に供給する。

【００１１】

【発明の実施の形態】本発明の実施の形態を説明する前
に、従来技術とその問題点をさらに詳しく説明する。

【００１２】＜従来技術とその問題点＞ここでは簡単な
例として、（７、４）ハミング符号を例に用いる。この
符号は、４ビットの情報ビット列に対して生成多項式Ｇ
（ｘ）＝ｘ３＋ｘ＋１によって３ビットのパリティービ
ット列を生成し、元の情報ビット列に付加し、その結果
７ビットの符号を生成する。

【００１３】図８に、（７、４）ハミング符号を生成す
るための従来の符号器を示す。まずスイッチ４０９をオ
ン、スイッチ４０８をａ側にして、入力端子４１０から
情報ビット列ｉ３，ｉ２，ｉ１，ｉ０を順に排他的論理
和回路４０３に入力するとともに、これらの情報ビット
列をそのまま出力端子４２０に出力する。これらの情報
ビット列に対して、フリップフロップ４０４，４０５，
４０６および排他的論理和回路４０２、４０３により検
査ビット列ｐ２，ｐ１，ｐ０が順次生成される。その時
点でスイッチ４０８をオフ、スイッチ４０９をｂ側にす
る。この結果、出力端子４２０には情報ビット列ｉ３，
ｉ２，ｉ１，ｉ０に続いて検査ビット列ｐ２，ｐ１，ｐ
０が順次出力される。このように、符号器では高速にハ
ミング符号を生成できる。

【００１４】しかし、従来のプロセッサではハミング符
号を生成する処理を実行させると、時間が掛かる。以
下、この問題を具体的に説明する。前述の（７、４）ハ
ミング符号の符号器が実行する処理は、以下のような処
理からなると考えることができる。ここでは、８ビット
の演算レジスタに情報ビット列ｉ３、ｉ２、ｉ１、ｉ０
を格納した上で、それらの情報ビット列から検査ビット
列ｐ２、ｐ１、ｐ０を同じ演算レジスタを使用して生成
し、そのレジスタに格納すると仮定する。図９は、その
演算レジスタ内のデータの変化を示す。

【００１５】まず、情報ビット列ｉ３〜ｉ０を、最上位
の情報ビットｉ３が演算レジスタの最右位置（最下位ビ
ット位置）に位置するように演算レジスタにロードする
（図９（Ａ））。図９（Ａ）に示したビットｐ２ａ、ｐ
１ａ、ｐ０ａは、これらの情報ビット列に対して求める
べき検査ビット列ｐ２、ｐ１、ｐ０の初期値を示し、こ
れらはいずれも０である。

【００１６】次に、検査ビットｐ２ａと情報ビットｉ３
との排他的論理和を求めて、第３の検査ビットｐ０ｂに
入力する。すなわち、次の演算を実行する。

【００１７】ｐ０ｂ←ＸＯＲ（ｐ２ａ、ｉ３） ここで、ＸＯＲは排他的論理和演算を示す。

【００１８】さらに、次の排他的論理和演算を実行す
る。

【００１９】ｐ１ｂ←ＸＯＲ（ｐ０ａ、ｐ２ａ、ｉ３） さらに、次の代入演算を行う。

【００２０】ｐ２ｂ←ｐ１ａさらに、情報ビット列ｉ３
〜ｉ０を１ビット右シフトし、ビット列ｉ２〜ｉ０を演
算レジスタの上位３ビットに移動する。

【００２１】以上の演算の結果、演算レジスタに保持さ
れたデータは図９（Ｂ）で示されるものとなる。図９
（Ａ）から（Ｂ）に移る過程で巡回演算を一回実行した
ことになる。

【００２２】以後同様に検査ビット列ｐ２ｃ、ｐ１ｃ、
ｐ０ｃを求めるビット演算と情報ビット列のシフトを行
うと、図９（Ｃ）に示されるデータが得られる。さらに
同様に検査ビット列ｐ２ｄ、ｐ１ｄ、ｐ０ｄを求めるビ
ット演算と情報ビット列のシフトを行うと、図９（Ｄ）
に示されるデータが得られる。さらに同様に検査ビット
列ｐ２ｅ、ｐ１ｅ、ｐ０ｅを求めるビット演算と情報ビ
ット列のシフトを行うと、図９（Ｅ）に示されるデータ
が得られる。これらの検査ビット列ｐ２ｅ〜ｐ０ｅが求
める検査ビット列である。

【００２３】以上に示した（７、４）ハミング符号の符
号器の処理を、従来のプロセッサにおいて実行させるた
めに発明者が考えた手順を図１０を参照して説明する。
従来のプロセッサとはＳＨ７６０４に代表されるプロセ
ッサである。従来のプロセッサにおいては、ワード内の
各ビットに異なる演算を並行して行うことは出来ない。
またあるビットに対する演算と、そのビットを含むデー
タのシフト動作は行えない。したがって、ワード単位の
ビット演算とシフト動作の組み合わせで処理を実現する
必要がある。以下では、プロセッサは、１ワードが８ビ
ットからなるワード構成をとると仮定する。例としてｉ
３〜ｉ０＝｛１，０，１，０｝と仮定する。

【００２４】まず、最上位の情報ビットｉ３が演算レジ
スタ１の最下位ビット位置（図の最右側のビット位置）
に位置するように、情報ビット列ｉ３〜ｉ０を演算レジ
スタ１にロードする（ステップ１）。以下の処理でも、
演算レジスタ１の第４ビットから第２ビットは、図９に
示したように、検査ビット列ｐ２からｐ０の初期値ｐ２
ａからｐ０ａであり、これらの値は０に等しい。次に演
算レジスタ１を、情報ビット列のビット数４だけ右にシ
フトし、シフト後の演算レジスタ１の内容を演算レジス
タ２に格納する（ステップ２）。このシフトにより、図
９（Ｂ）に示した検索ビット列ｐ２ｂ、ｐ１ｂ，ｐ０ｂ
が演算レジスタ１の最右ビット位置から順に左側に格納
されたことになる。但し、これらのビットの値は今の場
合０である。

【００２５】次に、演算レジスタ１と２のデータに対す
る排他的論理和を取り、その結果を演算レジスタ２に格
納する（ステップ３）。この結果、演算レジスタ２の最
右ビット（第８ビット）には、前に述べた次の演算の結
果データが格納されることになる。この結果データは今
の場合１に等しい。

【００２６】ｐ２ｂ←ＸＯＲ（ｐ２ａ、ｉ３） 演算レジスタ２の第７ビットには、次の演算の結果デー
タが格納されることになる。この結果データは今の場合
０に等しい。

【００２７】ｐ１ｂ←ＸＯＲ（ｐ１ａ、ｉ２） 演算レジスタ２の第６の上位ビットには、次の演算の結
果データが格納されることになる。この結果データは今
の場合１に等しい。

【００２８】ｐ０ｂ←ＸＯＲ（ｐ０ａ、ｉ１） 次に、演算レジスタ２の最右ビットを拡張しながら、こ
のレジスタ２をそのビット数より１小さい７ビットだけ
左にシフトする（ステップ４）。その結果、演算レジス
タ２の全ビットには、検査ビットｐ２ｂが格納されたこ
とになる。今の場合には、演算レジスタ２の全ビットが
１となる。

【００２９】各ビットに検査ビットｐ２ｂを有効に利用
するビットを指定するためのマスクデータを演算レジス
タ３に設定する。ここでは対象とする生成多項式はＸ３
＋Ｘ＋１であることから、検査ビットｐ１，ｐ０に対し
て上記演算結果ｐ２ｂを有効に利用するように、マスク
データ｛０，０，０，０，０，１，１，０｝を演算レジ
スタ３に設定する（ステップ５）。演算レジスタ２と３
のアンドを取り、結果を演算レジスタ２に格納する（ス
テップ６）。演算レジスタ１を１ビット右にシフトする
（ステップ７）。演算レジスタ２と１の排他的論理和を
取り、演算レジスタ１に格納する（ステップ８）。以上
のステップ１〜８により、図９（Ａ）から（Ｂ）に移る
処理を実行したことになる。検査ビット列の算出を完了
するためには、同様の演算を情報ビット列ｉ３〜ｉ０が
シフトアウトされるまで、すなわち４回、以上の演算を
繰り返す必要がある。その結果、演算レジスタ１には
｛０，０，０，０，０，１，１，０｝が格納され、検査
ビット列ｐ２ｅ〜ｐ０ｅが演算レジスタ１の第４から第
２ビット位置に得られる。

【００３０】以上のように、従来のプロセッサで図３に
示すようなハミング符号の符号器が行う処理を実行させ
るためには、１巡回に７ステップかかり、従って、検査
ビット列の算出には合計で２８ステップ掛かることにな
る。必要とする演算レジスタも多い。このような問題
は、巡回型の誤り検出用の符号化処理について一般にあ
てはまる。

【００３１】また、暗号化処理では、ビット入れ替え処
理を頻繁に行う。このビット入れ替えも従来のプロセッ
サでは時間が掛かる。ここでは、一例として８ビットの
データの総入れ替え操作の例を図１１に示す。この操作
では、Ａレジスタにあるデータ｛ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈ｝のビット入れ替えを行い、Ｂレジスタにデ
ータ｛ｃ，ｄ，ｂ，ａ，ｅ，ｆ，ｇ，ｈ｝として格納さ
れる。この操作を従来の１ワードが８ビットであるワー
ド構成のプロセッサで実行させるために発明者が考えた
処理フローを図１２に記載する。

【００３２】まず、ビットａのみ有効にするために、Ａ
レジスタ内のデータとマスクデータ｛１，０，０，０，
０，０，０，０｝とのアンドを取り、テンポラリレジス
タＴｅｍｐ１に格納する（ステップ１）。テンポラリレ
ジスタＴｅｍｐ１内のデータを、ビットａを所定の位置
にくるように、今の場合には右に３ビット、シフトする
（ステップ２）。ステップ１と２を、ビットｂ、ｃ、ｄ
に対して繰り返し、それぞれのビットに対する処理の結
果をテンポラリレジスタＴｅｍｐ２，Ｔｅｍｐ３，Ｔｅ
ｍｐ４に格納する（ステップ３から８）。テンポラリレ
ジスタＴｅｍｐ１，Ｔｅｍｐ２，ｔｅｍｐ３，Ｔｅｍｐ
４のオアを取り、テンポラリレジスタＴｅｍｐ１に格納
する（ステップ９から１１）。ビットｅ〜ｈのみ有効に
するために、Ａレジスタ内のデータとマスクデータ
｛０，０，０，０，１，１，１，１｝とのアンドを取
り、テンポラリレジスタＴｅｍｐ２に格納する（ステッ
プ１２）。テンポラリレジスタＴｅｍｐ１、Ｔｅｍｐ２
内のデータのＡＮＤを取り、レジスタＢに格納する（ス
テップ１３）。

【００３３】以上の処理から分かるように、従来のプロ
セッサで４ビットの入れ替え操作を行った場合は１３ス
テップ掛かる。さらにテンポラリレジスタを４つ必要と
してしまう。このことから、暗号処理等で用いられるビ
ット入れ替えに従来のプロセッサを使用すると十分な処
理速度を確保できず、また、必要とするテンポラリレジ
スタの数も多い。

【００３４】以下、本発明に係るプロセッサを図面に示
したいくつかの実施の形態を参照してさらに詳細に説明
する。なお、以下においては、同じ参照番号は同じもの
もしくは類似のものを表わすものとする。また、発明の
第２の実施の形態以降においては、発明の第１の実施の
形態との相違点を主に説明するに止める。

【００３５】＜発明の実施の形態１＞図２において、プ
ロセッサは、メモリアクセス回路１２０、命令フェッチ
回路１２１、ランダムアクセスメモリ（ＲＡＭ）１０
０、命令デコーダ１２２、算術論理演算器１２４および
ビット演算器１２とを有し、これらの回路はバス１０１
に接続されている。これらの回路は、半導体集積回路に
より構成され、このプロセッサは一つのチップ上に実現
される。メモリ１００は機械語命令により記述されたプ
ログラムおよびそのプログラムで使用するデータとを記
憶する。命令フェッチ回路１２１は、このプログラム内
の機械語命令列を順次メモリ１００より読み出し、命令
デコーダ１２２は、読み出された機械語命令を解読し、
制御回路１２３は、命令デコーダ１２２から与えられる
解読結果情報の基づき、装置動作を制御するための種々
の制御信号１０２を生成し、関連する回路部分に供給す
る。算術論理演算器１２４は一つあるいは二つのデータ
に対して四則演算あるいは簡単な論理演算を行う演算器
である。このプロセッサは１ワードが８ビットからなる
マシーンであると仮定している。しかし、本発明は１ワ
ードのデータ長が異なるものに適用可能であることはい
うまでもない。なお、本プロセッサには他に汎用レジス
タを含んでいてもよいが、ここでは簡単化のために図示
しない。

【００３６】ビット演算器１２は本発明に係る演算器で
あり、一つのデータ内の複数のビットの各々に他と異な
る演算を実行可能である。図１（Ａ）に示すように、ビ
ット演算器１２は、複数（今の例では８個）の１ビット
演算器Ｅ０からＥ７と、各１ビット演算器に供給する１
対のビットを選択するための入力選択回路１１０と、上
記８個の１ビット演算器から供給される８個の演算結果
ビットから、出力データの各ビットに供給すべき演算結
果ビットを選択するための出力選択回路１０９と、演算
制御回路１２５および入力選択回路１１０に供給する１
ビット演算を受けるべきデータを選択するための選択器
１０３からなる。

【００３７】入力選択回路１１０は、演算を受けるべき
データを選択するためのデータ選択器１０３と、選択器
１０３から与えられるデータを保持するためのレジスタ
１０４と、レジスタ１０４内のデータ内の任意の１ビッ
トを選択するためのビット選択器１０５と、個別の１ビ
ット演算器Ｅ０〜Ｅ７に共通の１ビット演算器Ｅ８とよ
りなる。この共通の１ビット演算器Ｅ８は、ビット選択
器１０５により選択された１ビットとレジスタ１０４内
の特定の１ビット、今の例では第８ビットとに対してビ
ット演算を行うことができ、その演算結果は、個別の１
ビット演算器Ｅ０〜Ｅ７の全てに供給される。

【００３８】データ選択器１０３にはバス１０１に出力
されたデータもしくは出力選択回路１０９より線２４ａ
に出力されたビット演算結果データ演算が供給される。
選択器１０３は、ビット演算を受けるべきデータをメモ
リ１００からレジスタ１０４にロードする命令が実行さ
れたときには、メモリ１００からバス１０１に読み出さ
れたデータを選択する。いずれかのビット演算命令が実
行されたときには、選択器１０３は、ビット演算の実行
の終了時に線２４ａ上に出力される演算結果データを選
択する。

【００３９】上記共通の１ビット演算器Ｅ８および個別
の１ビット演算器Ｅ０からＥ７は、図１（Ｂ）に示すよ
うに、二つのＡＮＤゲート１１１，１１２と、それらの
ＡＮＤゲートの出力が入力されるＸＯＲゲート１１３よ
りなる。ＡＮＤゲート１１１には、第１のオペランドビ
ットＡｉと演算制御回路１２５から供給される制御信号
ｆｉＡとが入力され、ＡＮＤゲート１１２には、第２の
オペランドビットＢｉと制御信号ｆｉＢとが入力され
る。制御信号ｆｉＡが１でｆｉＢが０のときには、ＡＮ
Ｄゲート１１１は、入力ビットＡｉ、ＢｉをＸＯＲゲー
ト１１３に供給する。一方、ＡＮＤゲート１１２はオフ
である。したがって、この１ビット演算器Ｅｉの出力
は、入力ビットＡｉに等しくなる。したがって、このと
きには、１ビット演算器Ｅｉは、入力ビットＡｉを選択
する選択器として動作している。同様に、制御信号ｆｉ
Ａが０でｆｉＢが１のときには、１ビット演算器Ｅｉ
は、入力ビットＢｉを選択する選択器として動作する。
制御信号ｆｉＡ、ｆｉＢがともに１のときには、この１
ビット演算器Ｅｉの出力は、入力ビットＡｉ、Ｂｉの排
他的論理和になる。したがって、このときには、１ビッ
ト演算器Ｅｉは、ＸＯＲゲートとして動作する。制御信
号ｆｉＡ、ｆｉＢがともに０のときには、この１ビット
演算器Ｅｉの出力は０である。

【００４０】本実施の形態では、共通の１ビット演算器
Ｅ８には、レジスタ１０４内の第８ビットとビット選択
器１０５により選択された１ビットとがそれぞれオペラ
ンドビットＡ、Ｂとして供給され、他の１ビット演算器
Ｅ０からＥ７の各々には、レジスタ１０４内の第ｉビッ
トと共通のビット演算器Ｅ８の出力ビットとがそれぞれ
オペランドビットＡ、Ｂとして供給されるように、入力
選択回路１１０が構成されている。これは後に示すよう
に、既に述べた巡回型の符号化を行うのに、各ビット演
算器Ｅ０からＥ７の構造が簡単であるからである。

【００４１】出力選択回路１０９は、１ワードのデータ
を構成するビット数８に等しい数のビット選択器Ｇ０か
らＧ７よりなり、各ビット選択器は、個別の１ビット演
算器Ｅ０からＥ７から供給される８ビットの内の任意の
１ビットを選択する。この出力選択回路１０９は、個々
の１ビット演算器Ｅ０からＥ８により出力される８ビッ
トを入れ替えて出力するスイッチとして動作する。

【００４２】演算制御回路１２５は、ビット演算テーブ
ル１０７と、ビット入れ替えテーブル１０８とを有す
る。ビット演算テーブル１０７は、ビット選択器１０５
に３ビットの選択信号ｃを供給し、共通の１ビット演算
器８に、２ビットの演算制御信号ｆ８を供給し、個々の
１ビット演算器Ｅ０からＥ７にそれぞれ２ビットの演算
制御信号ｆ０からｆ７を供給する。ここで、制御信号ｆ
ｉ（ｉ＝０，，，または８）は制御信号ｆｉＡとｆｉＢ
とからなる。同様にビット入れ替えテーブル１０８は、
出力選択回路１０９内のビット選択器Ｇ０からＧ７にそ
れぞれ３ビットの選択信号ｈ０からｈ７を供給する。こ
のビット演算テーブル１０７は、複数のビット演算命令
に対応する異なる制御信号を、それぞれのビット演算命
令に対応するエントリに記憶し、ビット入れ替えテーブ
ル１０８は、それぞれのビット演算命令に対応する制御
信号をそれぞれのビット演算命令に対応するエントリに
記憶、る。これらのテーブル１０７，１０８は、ＲOＭ
で構成され、同じビット演算、例えばハミング符号の符
号化のための制御信号として、種々の用途に対応して情
報ビット列の長さｎおよび生成されるハミング符号の長
さｍが異なる種々のハミング符号（（ｍ，ｎ）ハミング
符号）を生成するための制御信号を異なるアドレスに記
憶する。同様に、後に述べるビット入れ替え演算を種々
の態様で実施するための制御信号も記憶する。

【００４３】命令デコーダ１２２が算術論理演算命令を
解読したときには、制御回路１２３は、算術論理演算の
種別を示すコードを算術論理演算器１２４に供給すると
ともに、およびその演算の実行を制御するいろいろの信
号を線１０２を介してそこに供給する。これらの命令お
よび算術論理演算器１２４の詳細は省略する。図３に示
すように、ビット演算命令は、ビット演算識別コードＢ
Ｉとビット演算アドレスＦｍａｐからなる。ビット演算
識別コードＢＩは、ビット演算命令であることを示すコ
ードであり、実行すべきビット演算命令に依存しない。
ビット演算アドレスＦｍａｐは実行すべきビット演算に
対する制御信号を保持した、ビット演算テーブル１０７
のエントリおよびビット入れ替えテーブル１０８のエン
トリに共通のアドレスである。命令デコーダ１２２がビ
ット演算命令を解読したときには、制御回路１２３は、
ビット演算アドレスＦｍａｐを線１０２を介して演算制
御回路１２５に転送する。演算制御回路１２５では、こ
のビット演算アドレスＦｍａｐによりビット演算テーブ
ル１０７及びビット入れ替えテーブル１０８を読み出
す。

【００４４】ビット演算器１２を前述の（７、４）ハミ
ング符号器の処理を実行するのに使用したときのプログ
ラムと装置動作を図４を参照して以下に説明する。

【００４５】まず、メモリ１００から演算を受けるべき
情報ビット列ｉ３〜ｉ０を含むデータをレジスタ１０４
にロードする命令を実行する。このデータの中には、最
上位の情報ビットｉ３が最右位置に位置するように情報
ビット列ｉ３〜ｉ０が予め並べられている。図には例と
してｉ３〜ｉ０＝｛１，０，１，０｝の場合を示した。
図９の場合と同様に、このレジスタ１０４の第４から第
２ビットは、検査ビット列の初期値ｐ２ａ，ｐ１ａ，ｐ
０ａである。次の演算で巡回のビット演算を行うが、そ
のためにビット演算命令を実行する。この命令が指定す
るビット演算アドレスは今の場合０番地であるとする。
ビット演算テーブルの０番地に記憶された制御信号Ｃ，
ｆ８〜ｆ０は図５（ａ）に示されるものである。ビット
選択器１０５の選択制御信号Ｃは、この場合、レジスタ
１０３のａ３ビット信号を選択するように値”３”有す
る。また、制御信号ｆ８Ａ、ｆ８Ｂ，，，ｆ０Ａ、ｆ０
Ｂは、｛１１，００，１０，１０，１０，０１，１０，
１１，００｝という値を有する。また、ビット入れ替え
テーブル１０８の０番地に記憶された選択制御信号ｈ８
〜ｈ０は、図５（ｂ）に示すように、｛３，６，５，
４，７，２，１，０｝という値を有する。

【００４６】選択制御信号Ｃの値が３であるので、ビッ
ト選択器１０５は最上位の検査ビットｐ２の初期値ｐ２
０を選択する。この結果、共通の１ビット演算器Ｅ８に
は、最上位の情報ビットｉ３と上記初期値ｐ２ａが供給
される。制御信号ｆ８Ａ、ｆ８Ｂがともに１であるの
で、共通の１ビット演算器Ｅ８の出力は、ＸＯＲ（ｐ２
ａ，ｉ３）となる。また個別の１ビット演算器Ｅ７〜Ｅ
０の出力は、それぞれのブロック内に入力ビットＡ、Ｂ
を用いて示したように、０、Ａ、Ａ、Ａ、Ｂ、Ａ、ＸＯ
Ｒ（Ａ、Ｂ）または０となる。具体的には、これらの１
ビット演算器の出力は、レジスタ１０４内の情報ビット
ｉ３〜ｉ０および検査ビット列の初期値ｐ２ａ〜ｐ０ａ
で示すと、図に示したように、０，ｉ２，ｉ１，ｉ０，
ＸＯＲ（ｉ３＋ｐ２ａ），ｐ１ａ，ＸＯＲ（ｐ０ａ，ｉ
３，ｐ２ａ），０となる。出力選択回路１０９の出力は
｛ｉ２，ｉ１，ｉ０，０，ｐ１ａ，ＸＯＲ（ｐ０ａ，ｐ
２ａ，ｉ３），ＸＯＲ（ｉ３，ｐ２ａ），０｝となる。
図９に示したように、ｐ２ｂ＝ｐ１ａ，ｐ１ｂ＝ＸＯＲ
（ｐ０ａ，ｐ２ａ，ｉ３），ｐ０ｂ＝ＸＯＲ（ｉ３，ｐ
２ａ）であるので、出力選択回路１０９の出力は｛ｉ
２，ｉ１，ｉ０，０，ｐ２ｂ，ｐ１ｂ，ｐ０ｂ｝とな
り、これらのデータはレジスタ１０４に格納される。

【００４７】こうして、図９におけるステップＡからＢ
に至る処理が１ステップで実行できたことが分かる。し
たがって、前述のビット演算命令を３回繰り返して発行
し、以上の処理を３回繰り返すことにより、図９で示す
工程（Ｃ）、（Ｄ）、（Ｅ）を経て、情報ビット列ｉ３
〜ｉ０に対する検査ビット列ｐ２ｅ〜ｐ０ｅをレジスタ
１０４内に得られる。その後、このレジスタ１０４内の
データをメモリ１００にストアする命令を実行する。こ
うして、検査ビット列を４ステップで算出できることに
なる。上記ビット演算命令が一マシンサイクルで実行さ
れるようにプロセッサが構成されているときには、４マ
シーンサイクルで符号化が完了する。しかも、レジスタ
１０４以外の他のレジスタを必要としない。

【００４８】以上の説明から明らかなように、本実施の
形態に示したビット演算器１２は、共通のビット演算器
Ｅ８によるビット演算の結果に対して、個別の１ビット
演算器Ｅ０〜Ｅ７がさらにビット演算を行うことができ
る。例えば、上記の例では、検査ビットｐ１ｂを生成す
るのに、３つのデータｐ０ａ、ｉ３、ｐ２ａに対する排
他的論理和演算を必要としたが、これら３つのデータの
内の二つのデータｉ３、ｐ２ａに対する排他的論理和演
算を共通のビット演算器Ｅ８により実行させ、その結果
データと第３のデータｐ０ａとの排他的論理和演算を個
別の１ビット演算器Ｅ１により実行させることができ
た。この結果、検査ビット列ｐ２ｂ，ｐ１ｂ，ｐ０ｂを
一つのビット演算命令により生成できる。

【００４９】なお、ハミング符号（ｍ，ｎ）のための符
号化処理では、このｍ，ｎの値が変わると、レジスタ１
０４に格納されるべき検査ビット列の位置が変化する。
したがって、ビット選択器１０５は、レジスタ１０４内
の任意のビットを共通のビット演算器Ｅ８に供給するた
めに設けられている。しかし、このｍ，ｎの値が変わっ
てもレジスタ１０４の最右ビット位置にセットされる最
上位の情報ビットは使用されるのが通常である。したが
って、共通のビット演算器Ｅ８に対する他方の入力は、
レジスタ１０４の第８ビットに限定されていても通常は
使用上は大きな制約ではない。

【００５０】次に図２のプロセッサでビット入れ替え用
のビット演算命令を実行する場合を説明する。図１１に
示したのと同じように、８ビットａ〜ｈをシフトする場
合を説明する。図６には、このときの１ビット演算器Ｅ
０〜Ｅ８および出力選択回路１０９の動作を示してい
る。まず、シフトされるべきデータをメモリ１００から
レジスタ１０４にロードする命令を実行する。つぎに、
ビット入れ替え用のビット演算命令を実行する。この命
令はビット演算アドレスとして１番地を指定するものと
する。ビット演算テーブル１０７の１番地には図７
（ａ）に示すように、制御信号｛００，１０，１０，１
０，１０，１０，１０，１０，１０，００｝があらかじ
め記憶される。ビット入れ替えテーブル１０８には図７
（ｂ）に示すように、｛２，３，１，０，４，５，６，
７｝が予め記憶される。この結果、共通の１ビット演算
器Ｅ８の出力は０であり、個別の１ビット演算器Ｅ０〜
Ｅ７はレジスタ１０４内の対応するビットａ〜ｈをその
まま出力する。出力選択回路１０９は図１０に示すよう
にビット入れ替えを行う。したがって、本実施の形態で
は、複数のビットの入れ替えを１ステップ、１マシーン
サイクルで実行できる。

【００５１】本実施の形態では、個別の１ビット演算器
Ｅ０〜Ｅ８の各々への一つの入力ビットは、レジスタ１
０４内の特定の１ビットであり、他の入力ビットは共通
の１ビット演算器Ｅ８の出力である。本実施の形態で
は、ビット選択器１０５と、共通の１ビット演算器Ｅ８
からなる回路部分を入力選択回路１１０を構成する第１
の入力選択回路と考える。また、レジスタ１０４内の各
ビットを特定の個別の１ビット演算器に与える線路も入
力選択回路１１０を構成する第２の入力選択回路と考え
る。

【００５２】この入力選択回路１１０の構造では、個別
の１ビット演算器Ｅ０〜Ｅ８の各々への入力ビットが固
定であるかに見える。しかし、共通の１ビット演算器Ｅ
８への入力ビットの一つはビット選択器１０５よりレジ
スタ１０４の任意のビットが与えられる与えられる。し
たがって、入力選択回路１１０は、個別の１ビット演算
器Ｅ８を介して、レジスタ１０４内の任意のビットに対
する演算結果ビットを１ビット演算器Ｅ０〜Ｅ７に供給
している。したがって、このような入力選択回路１１０
も、各個別の１ビット演算器に、レジスタ１０４内の任
意のビットを供給していると考えることができる。しか
しながら、個別の１ビット演算器Ｅ０〜Ｅ８の各々への
一つの入力ビットは、レジスタ１０４内の特定の１ビッ
トであり、他の入力ビットは共通の１ビット演算器Ｅ８
の出力であり、個別の１ビット演算器Ｅ０〜Ｅ８の各々
には、レジスタ１０４内の任意のビットが供給可能では
ない。したがって、出力選択回路１０９が、個別の１ビ
ット演算器Ｅ０〜Ｅ８の出力の並び替えを行うことによ
り、個別の１ビット演算器Ｅ０〜Ｅ８の各々に出力を任
意のビット位置に出力可能にしている。

【００５３】本実施の形態では、全ての１ビット演算器
Ｅ０からＥ７は、複数の演算を実行可能に構成されてい
る。しかし、以上の動作説明では、特定のいくつかの１
ビット演算器はこれらの全ての演算を使用していない。
図４から分かるように、ハミング符号の符号化のために
は、演算器Ｅ１のみＥＯＲ演算を実行している。１ビッ
ト演算器Ｅ２、Ｅ４〜Ｅ６は入力Ａを選択し、Ｅ３は入
力Ｂを選択する。Ｅ０とＥ７は、０を出力する。一方、
図６から分かるように、各個別の演算器Ｅ０からＥ７は
Ａ入力を選択するのみである。ＥＯＲ演算を実行する１
ビット演算器は、生成すべき（ｍ，ｎ）ハミング符号の
長さに依存する。したがって、種々の長さのハミング符
号を生成できるように、また、ここで説明しなかった他
のビット演算を実行できるように、全ての個別の１ビッ
ト演算器Ｅ０からＥ７がこのＥＯＲ演算を実行できるよ
うに構成されている。入力Ｂを選択する１ビット演算器
はＥ３のみであるが、同じ理由で、他の１ビット演算器
もこの入力Ｂを選択可能に構成されている。

【００５４】上述のように、ビット演算テーブル１０７
とビット入れ替えテーブル１０８にあらかじめ演算に必
要な制御信号を格納しておくことにより、複雑なビット
演算とシフト動作もプロセッサの命令でわずか一ステッ
プで行うことが可能となる。しかも、異なるハミング符
号を生成するビット演算あるいは異なる態様のビット入
れ替え演算を実行するには、それらの演算を要求するビ
ット演算命令が指定するビット演算アドレスを変更すれ
ばよい。

【００５５】＜発明の実施の形態２＞実施の形態１で
は、全ての１ビット演算器Ｅ０からＥ７は、種々の長さ
のハミング符号を生成できるように、複数の演算を実行
可能に構成された。しかし、種々の長さのハミング符号
を生成する場合にも使用されない演算がある。たとえ
ば、１ビット演算器Ｅ０とＥ７は、生成すべきハミング
符号の長さが変わっても０出力するのみであり、ＥＯＲ
演算を実行することはない。したがって、ＥＯＲ演算を
使用する他のビット演算をプロセッサに実行させないと
きには、これらの一部の１ビット演算器は、ＥＯＲ演算
を実行しないように構成できる。種々の長さのハミング
符号を生成するとしても、実用的に使用される符号長
ｍ、情報ビット列の長さｎはある程度の値に限定され
る。したがって、この限定された範囲のハミング符号を
生成するようにプロセッサを構成するときには、１ビッ
ト演算器Ｅ０とＥ７以外の他の１ビット演算器にもＥＯ
Ｒ演算を実行しないものが出現する。このような、１ビ
ット演算器からもＥＯＲ演算機能を削除できる。

【００５６】さらに、このように限定された機能のプロ
セッサでは、一部の１ビット演算器はＡ入力またはＢ入
力しか選択しないことが起こりうる。このため、入力選
択回路１１０は、その限定された入力信号だけをそれら
の特定の１ビット演算器に固定的に供給するように構成
される。

【００５７】以上の改善により、ビット演算器１２の構
造が簡単化される。本発明は、このように簡単化された
ｂビット演算器も含む。

【００５８】＜発明の実施の形態３＞実施の形態１にお
いては、入力選択回路１１０は、個別の１ビット演算器
Ｅ０からＥ７にレジスタ１０４内の対応する特定の１ビ
ットを供給した。しかし、本実施の形態では、個別の１
ビット演算器Ｅ０からＥ７の各々に、レジスタ１０４内
の任意の位置の１ビットを供給するように、入力選択回
路内に、それぞれ一つの個別の１ビット演算器に対応す
る複数のビット選択器を設ける。個別の１ビット演算器
Ｅ０からＥ７の各々に共通の１ビット演算器Ｅ８の出力
を与えるのは実施の形態１と同じである。以上の入力選
択回路を使用したので、出力選択回路１０９は使用しな
くてよい。図２に用いたビット入れ替えテーブル１０８
は、上記の新たに設けられた複数のビット選択器の制御
に使用すればよい。この実施の形態に依れば、出力選択
回路１０９を用いなくても先に述べた巡回型の符号を生
成するためのビット演算命令とビット並び替えのための
ビット演算命令とを実行できる。

【００５９】＜発明の実施の形態４＞より一般的にビッ
ト演算器１２を構成するには、実施の形態１において、
共通の１ビット演算器Ｅ８を省略し、各個別の１ビット
演算器Ｅ０からＥ７を、３入力の演算器にて構成し、入
力選択回路１１０を、レジスタ１０４内の任意の３ビッ
トを各個別の１ビット演算器に供給するように構成する
ことである。各個別の１ビット演算器は、レジスタ１０
４内の任意の第１のビットと第２のビットに対して１ビ
ット演算を行う第１のビット演算器と、その演算器の出
力と、レジスタ１０４内の任意の第３のビットに対して
１ビット演算を行う第２の１ビット演算器により構成さ
れる。第１，第２の１ビット演算器は、ともに図１
（ｂ）に示したものと同じ構造を有すればよい。ビット
演算テーブル１０７は、このように構成された個別の１
ビット演算器の動作を制御するために４ビットの制御信
号を各個別の１ビット演算器に対応して記憶する必要が
ある。なお、この実施の形態においても、出力選択回路
１０９を用いなくても、前述の２種のビット演算命令を
実行できる。

【００６０】＜発明の実施の形態５＞実施の形態１にお
いては、入力選択回路１１０内に、共通の１ビット演算
器Ｅ８を設けた。しかし、実施の形態２のように、入力
選択回路１１０を構成した状態で、この演算器を省略す
る。この場合、検査ビットｐ０ｂの算出には２回の排他
的論理和演算を必要とする。従って、前述の符号化のた
めのビット演算を実行するには、ビット演算回路を２度
使用する必要がある。すなわち、レジスタ１０４内のデ
ータに対してビット演算を１ビット演算器Ｅ０〜Ｅ７に
より行った後に、その結果得られる中間結果データをレ
ジスタ１０４に格納する。この中間結果データに対し
て、別のビット演算を行う。このためには、ビット演算
テーブル１０７、ビット入れ替えテーブル１０８には、
一つのビット演算命令に対して、ビット演算器１２を２
度動作させるように、二つのアドレスに異なる信号を記
憶する。

【００６１】＜変形例＞本発明は以上の実施の形態１、
２に限定されるのでなく、以下に例示する変形例を含
み、いろいろの変形例により実現可能であるのは言うま
でもない。

【００６２】（１）実施の形態１においては、演算を受
けるべきデータをメモリ１００よりビット演算器１２内
のレジスタ１０４にロードした。しかし、ビット演算器
１２を、プロセッサに通常含まれている複数の汎用レジ
スタに保持されたデータに対してビット演算を実行する
ように構成することもできる。この場合には、汎用レジ
スタの一つをビット演算命令で指定する。その汎用レジ
スタは上記レジスタ１０４の代わりに使用される。した
がって、レジスタ１０４は不要である。この場合には、
ビット演算の結果データは、その指定された汎用レジス
タに格納される。あるいはビット演算命令が指定する他
の汎用レジスタに格納させることもできる。

【００６３】（２）実施の形態１では、ビット演算器１
２等の演算器の制御は制御回路１２３により実行される
と仮定した。しかし、この回路に代えて、マクロ命令に
より制御する回路を用いてよいのは言うまでもない。

【００６４】（３）実施の形態１では、ビット演算テー
ブル１０７とビット入れ替えテーブル１０８は、ＲＯＭ
で構成されたが、これらをＲＡＭで構成し、プロセッサ
の起動時にメモリ１００より必要な制御信号をこのＲＡ
Ｍに転送するようにしてもよい。

【００６５】

【発明の効果】本発明によれば、ビット演算を高速にし
かも種々の態様で実行できるプロセッサが得られる。

【図面の簡単な説明】

【図１】本発明に係るビット演算器の概略構造図。

【図２】本発明に係るプロセッサの概略構造図。

【図３】図２のプロセッサに使用するビット演算命令の
フォーマットを示す図。て符号器

【図４】（７、４）ハミング符号を生成するときの図１
の演算器の動作を説明する図。

【図５】（７、４）ハミング符号を生成するのに使用す
る、ビット演算テーブルとビット入れ替えテーブル内の
信号を示す図。

【図６】ビット入れ替え演算を実行するときの図１の演
算器の動作を説明する図。

【図７】ビット入れ替え演算を実行するときに使用す
る、ビット演算テーブルとビット入れ替えテーブル内の
信号を示す図。

【図８】従来の（７、４）ハミング符号の符号器の概略
構造を示す図。

【図９】（７、４）ハミング符号の符号器による符号化
処理をプロセッサで実行させるのに必要な処理の概略を
示す図。

【図１０】図９の処理を従来のプロセッサで実行させる
手順を説明する図。

【図１１】ビット入れ替え処理の一例を説明する図。

【図１２】従来のプロセッサで図１１のビット入れ替え
処理を実行させるときの処理手順を説明する図。

【符号の説明】

Ｅ０〜Ｅ７…個別の１ビット演算器、Ｅ８…共通の１ビ
ット演算器、Ｇ０〜Ｇ７…１ビット選択器。

Claims (8)

【特許請求の範囲】
1. 【請求項１】ビット演算器を有するプロセッサであっ
   て、 上記ビット演算器は、 複数の１ビット演算器と、 演算を受けるべき一つのデータを構成する複数のビット
   の内、各１ビット演算器毎に２つの入力ビットを選択し
   て供給する入力選択回路と、 ビット演算を要求する命令に応答して、上記入力選択回
   路と上記複数の１ビット演算器とを制御するための演算
   制御回路とを有し、 上記複数の１ビット演算器の内の少なくとも一部は、複
   数種類の演算を実行可能であり、 上記入力選択回路は、上記複数の１ビット演算器の内の
   少なくとも一部のビット演算器の各々に供給すべき２つ
   の入力ビットの内の少なくとも一方を切り替え可能であ
   るもの。
2. 【請求項２】上記入力選択回路は、 上記データを構成する上記複数の入力ビットから、各１
   ビット演算器ごとに１ビットを選択し、選択された１ビ
   ットをその１ビット演算器に第１の入力ビットとして供
   給するための第１の入力選択回路と、 上記複数の入力ビットの内の特定のビットを選択し、上
   記複数の１ビット演算器に対する共通の第２入力ビット
   として供給する第２の入力選択回路とよりなる請求項１
   記載のプロセッサ。
3. 【請求項３】上記第２の入力選択回路は、 上記特定のビットを選択する選択器と、 選択された上記特定のビットに対して、ビット演算を実
   行するための、上記複数の１ビット演算器に共通に設け
   られた１ビット演算器とを有し、上記共通の１ビット演
   算器は、その出力を上記複数の１ビット演算器に上記共
   通の第２入力ビットとして供給する請求項２記載のプロ
   セッサ。
4. 【請求項４】上記共通の１ビット演算器は、複数の演算
   を実行可能であり、 上記演算制御回路は、上記命令に応答して、上記共通の
   １ビット演算器に、それが実行すべき演算を指定する信
   号を供給する請求項３記載のプロセッサ。
5. 【請求項５】上記第２の入力選択回路は、上記複数の入
   力ビットの内の予め定められた特定の位置のビットを上
   記共通の演算器に供給する回路をさらに有し、 上記共通の演算器は、上記選択器により選択されたビッ
   トと上記特定のビットとに対して上記複数の演算の一つ
   を実行可能である請求項４記載のプロセッサ。
6. 【請求項６】上記複数の１ビット演算器と上記共通の１
   ビット演算器は、 それぞれ第１，第２の入力ビットが入力される二つのＡ
   ＮＤゲートと、 上記二つのＡＮＤゲートの出力が入力されるＯＲゲート
   からなり、 上記演算制御回路が上記複数の１ビット演算器の各々に
   供給する上記信号は、その１ビット演算器に含まれた上
   記二つのＡＮＤゲートのそれぞれのオン、オフを制御す
   る信号であり、 上記演算制御回路が上記共通の１ビット演算器に供給す
   る上記信号は、その共通の１ビット演算器に含まれた上
   記二つのＡＮＤゲートのそれぞれのオン、オフを制御す
   る信号である請求項５記載のプロセッサ。
7. 【請求項７】上記第１の入力選択回路は、 上記データを構成する上記複数の入力ビットの各ビット
   を、そのビット位置に対応して選んだ上記複数の１ビッ
   ト演算器の一つに、第１の入力ビットとして供給する回
   路よりなる請求項２から６のいずれか一つに記載のプロ
   セッサ。
8. 【請求項８】上記複数の１ビット演算器から出力される
   複数の出力ビットからそれぞれ１ビットを選択するため
   の複数の出力選択回路をさらに有し、 上記演算制御回路は、上記命令に応答して、選択すべき
   出力ビットを指定する信号を各出力選択回路に供給する
   請求項１から７のいずれか一つに記載のプロセッサ。