JPS6041768B2

JPS6041768B2 - デ−タ処理装置

Info

Publication number: JPS6041768B2
Application number: JP54003956A
Authority: JP
Inventors: 健一和田; 護比内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-01-19
Filing date: 1979-01-19
Publication date: 1985-09-18
Also published as: US4317170A; JPS5597642A

Description

【発明の詳細な説明】ノ（１）発明の利用分野本発明は、ディジタルコンピュータのようなデータ処理
装置、とくに、マイクロ命令制御のデータ処理装置に関
する。

（２）従来技術従来のディジタルコンピュータにおいては、マクロ命令
およびデータを記憶したメモリから、次に実行すべきマ
クロ命令を読出し、そのマクロ命令から、そのマクロ命
令の実行に用いられるデータを特定するためのアドレス
を命令ユニットで求め、このデータアドレスに基づき、
対応するデータを上記のメモリから読出し、そのマクロ
命令を実行する。

この際、メモリから読出されるデータの長さは装置によ
り定まつた一定の長さ、例えば８バイトを有している。
さらに、メモリからのデータの読出しは任意のアドレス
位置から始まる８バイトのデータについて行いうるので
はなく、定まつた８バイトのブロックの境界位置から８
バイトの長さにあるデータについて行いうる。従つて、
読出したいデータがその境界位置の両側に位置するデー
タであるときは、たとえ欲しいデータが８バイト以下の
長さであつても、メモリからその境界位置より小さいア
ドレスを有する８バイトと、その境界位置より大きいア
ドレスを有する８バイトとをそれぞれ読み出すという２
回の読み出し動作を行なう。その後、演算器を用いて、
これらの２つの８バイトデータから所望の８バイトのデ
ータの切出しを行えるようにデータの位置合わせを行う
。このように従来装置では、データの位置合わせ、デー
タの切り出しを演算器を用いて行なうため、多くの処理
時間を必要とした。このために命令の処理時間が増大し
た。そこでこのような欠点をなくすために専用の回路（
以下データ変換器とよぶ）によりデータの位置合わせ・
切り出しを行なうデータ処理装置が下記文献により提案
されている。１特開昭４９−９５５４６号明細書２特開昭５３−９４１３３号明細書前者はメモリから、所望の４バイトのデータを含む８バ
イトのデータをよみ出し、そのよみ出された８バイトの
データをデータ変換器を用いて、データの位置合わせを
した後、その所望の４バイトのデータを切り出す。

後者はさらに、所望の８バイト以内の長さのデータを含
む１６／＜イトのデータをデータ変換器を用いて、位置
合わせした後、その所望の８バイト以内の長さのデータ
を切り出す。このようにデータ変換器を用いて、任意の
データの位置合わせ、データの切り出しを行なえば、命
令の処理時間が短縮できる。

しかしながら、このデータの位置合わせ、データの切り
出しを種々の命令の実行時に行なうためには、このデー
タ変換器の制御回路がきわめて複雑になる。とくに、こ
のデータの位置合わせ、データの切出しを行うタイミン
グ・手順は、各命令によつて異なる。従つて、この制御
回路は、各命令ごとに、その実行途上の所定のタイミン
グにおいて、所望の動作をしうるように構成されねばな
らないため、きわめ゛て複雑となる。（３）発明の目的本発明は以上の従来技術の問題点を解決し、データの位
置合わせ、データの切り出しを行なうデータ変換器を制
御するきわめて簡単な回路を有するデータ処理装置を提
供することを目的とする。

さらに、具体的には、本発明は、マイクロ命令により制
御されるデータ変換器を有するデータ処理装置を提供す
ることを目的とする。（４）発明の詳細な説明本発明は、以上の目的を達成するために、近年大型コン
ピュータではマイクロ命令により命令の処理が制御され
ていること、従つて、このデータ変換器の制御もマイク
ロ命令により行なえるならば、データ変換器を含めて、
計算機の制御を共通のマイクロ命令記憶装置を用いて行
うことができ、この結果、装置の簡略化が期待されるこ
とに注目してなされたものである。

本発明によれば複数のマクロ命令とデータとを記憶する
手段と、この記憶手段から読出されたマクロ命令に応答
して、このマクロ命令の実行に関与するデータの先頭ア
ドレスとその全長とを決定し、その決定されたアドレス
と全長に基づいて、上記データを上記記憶手段から読出
す手段と、その読出されたデータを上記マクロ命令によ
り定まる量だけシフトさせる手段と、このシフトされた
データの、上記マクロ命令により定まる一部分をマスク
する手段とを有するデータ処理装置において、上記マク
ロ命令の実行をマイクロ命令シーケンスで制御させると
ともに、これらのマイクロ命令には、上記読出し手段と
シフト手段とをマスク手段とを制御するたわのアライン
フィールドを設け、上記シフト手段は上記先頭アドレス
とアラインフィールドに応答して上記シフト量を決定す
るごとく構成し、上記マスク手段には上記のデータ全長
と先頭アドレスとアラインフィールドに応答してマスク
すべきデータ位置を示すマスクパターン信号を出力する
手段を設ける。

（５）実施例以下、本発明を実施例を参照して詳細に説明する。

本実施例はインタナショナル・ビジネス◆マシーンズ社
のシステム／３７０型電子計算機に適用可能であり、こ
のシステムの動作は上記会社の出版による刊行物１１Ｂ
Ｍシステム／３７０動作原理ョにより説明されている。

従つて以下では、とくに必要のないかぎり、上のシステ
ムの動作の説明は省略するとともに、そこに用いられて
いる用語を、特別の場合を除き説明を省略して使用する
。第１図において、メインメモリ１０とバッファメモリ
４０には複数のマクロ命令およびデータが記憶されてい
る。命令ユニット２０は次に実行すべきマクロ命令をバ
ッファメモリ４０から読み出すための３２ビットの仮想
アドレスを線２０Ａを介してアドレスコントロール３０
に送る。アドレスコントロール３０はこの仮想アドレス
に応答して、線３０Ａ又は３０Ｂ上にバッファメモリ４
０への３２ビットの物理アドレスを送出する。バッファ
メモリ４０は第１、第２の２つのバンク４２，４４より
なる。第１、第２のバンク４２，４４はそれぞれ線３０
Ａ，３０Ｂ上の物理アドレスに応答して、線４２Ａ１４
２Ｂ上にそれぞれ８バイト長の記憶情報を送出する。読
出すべきマクロ命令がバッファメモリ４０の第１のバン
ク４２にストアされている場合には、１６／くイト長の
サイクルシフタ５０は何らのシフト動作をせずに、線５
０Ａを介して命令ユニットに第１のバンク４２から出力
されたマクロ命令を送る。読出すべきマクロ命令が第２
のバンク４４にストアされている場合には、サイクルシ
フタ５０は８バイト分左方向にシフト動作することによ
り、線５０Ａを介して命令ユニット２０に第２のバンク
４４から出力されたマクロ命令を送られる。マクロ命令
の読出し時にサイクルシフタ５０のシフト量は、命令ユ
ニット２０により、線２８Ａを介してアラインコントロ
ール９０に送られる。このアラインコントロール９０は
第２図に示すごとく、このシフト量をストアするための
シフトバイト数レジスタ（ＳＨＢＲＥＧ）９４内にこの
シフト量をストアし、シフト制御回路９５により、対応
するシフト動作を指令する信号を線９０Ｂを介してサイ
クルシフタ５０に送る。もし、バッファメモリ４０に所
定のマクロ命令が記憶されていないときには、４メガバ
イトの容量を有するメインメモリ１０よりそのマクロ命
令が線１０Ａを介してバッファメモリ４０へ転送された
後、以上と同様に処理される。なお、メインメモリ１０
へのアクセスのためのアドレスはすべてアドレスコント
ロール３０の出力線３０Ａ〜３０Ｃにより供給される。
簡単化のために、第１図ではメインメモリへのアドレス
線は省略されている。命令ユニット２０は次に実行すべ
きマクロ命令が１つの命令でメインメモリへ読出し要求
と書込み要求を出すマクロ命令（以下ＳＳ命令とよぶ）
か否かを解読する。

たとえば、ＡＮＤＣＨＡＲＡＣ′１ＥＲ．．０ＲＣＨＡ
ＲＡＣＴＥＲＥＸＣＬＵＳＩＶＥ−０ＲＣＨＡＲＡＣＴ
ＥＲ、又はｗ進演算命令等のマクロ命令はメインメモリ
４０の第１、第２のアドレスから、第１、第２のデータ
を読出し、所定の演算を行つた後、メインメモリ４０の
第１のアドレスにその結果をストアする。

また、ＭＶＣ命令はメインメモリ４０の第１のアドレス
からデータを読出し、第２のアドレスにそのデータをス
トアする。解読の結果、次に実行すべきマクロ命令が、
ＳＳ命令であることが判明したときに、命令ユニット２
０は、読出すべきデータの先頭仮想アドレス（以下第２
オペランド仮想アドレスとよぶ）およびストアすべきデ
ータの先頭仮想アドレス（以下第１オペランド仮想アド
レスとよぶ）を、マクロ命令内のアドレス情報に基づい
て決定する。さらに命令ユニットは、それらのデータの
全長庄を、命令内に含まれている長さに関する情報に基
づいて決定する。これらのアドレスは３２ビットからな
り、データ全長ＬＦは８バイトからなる。これらの第１
、第２オペランドアドレスおよびデータ全長ＬＦは命令
ユニット内の第１、第２のオペランドアドレスレジスタ
（０ＡＲ）２４，２６（第２図）およびレングスフィー
ルドレジスタ（ＬＦ′Ｒ）２２（第２図）にそれぞれス
トアされる。ここで、データの先頭アドレスとは、デー
タを規定するための、データの両端についてのアドレス
のうちの小さい方の値（以下最左端アドレスとよぶ）又
は大きい方の値（以下最右端アドレスとよぶ）のいずれ
かであり、先頭アドレスがこれらのアドレスのいずれに
対応するかは、命令によつて定まつていて、ｗ進演算命
令の場合は後者であり、その他のＳＳ命令の場合は前者
の相当する。第２オペランド仮想アドレスがまず、命令
ユニット２０からアドレスコントロール３０へ線２０Ａ
を介して送られるとともに、第１オペランド仮想アドレ
スと第２オペランド仮想アドレスの下位４ビットおよび
データ全長ＬＦが命令ユニット２０から線２４Ａ，２６
Ａ，２２Ａをそれぞれ介してアラインコントロール９０
へ送られる。一方、命令ユニット２０はこのマクロ命令
のうちのオペレーションコード（オペコード）をコント
ロールストレンジ３０に線２０Ｂを介して送出する。こ
のコントロールストレンジ３０は、このオペコードで指
定されるマイクロ命令シーケンス内のマイクロ命令を順
次読出し、そのマクロ命令の実行を制御する。コントロ
ールストレンジ３０は１つのマイクロ命令を読出すと、
その中に設けられたコントロールレジスタ（ＣＲ）８０
０（第２図）にそのマイクロ命令をストアする。各マイ
クロ命令は、次によみ出すべきマイクロ命令を指定する
ためのネクストアドレスフイールド８０２、命令の実行
の制御情報を表示するためのコントロールフィールド８
０牡読出されたデータの位置合わせおよび切り出しを制
御するための４ビットのアラインフィールド８０６を有
する。アラインコントロール９０はこのアラインフィー
ルド８０６を線８０Ａを介して受けとり、線９０Ａ〜９
０Ｃを介して、それぞれ、アドレスコントロール３０、
サイクルシフタ５０、オペランドコントロール６０へ制
御信号を送出する。第２図に示すように、アラインコン
トロール９０ではコントロールレジスタ８００内のアラ
インフィールド８０６をデコーグ９８が解読し、０ＡＲ
２４と２６にストアされたオペランドアドレスが最左端
アドレスかあるいは最右端アドレスかを判別する。

０ＡＲ２４と２６にストアされたオペランドアドレスが
最左端アドレスを表示するか否かは、あらかじめマクロ
命令により決つているので、そのマクロ命令により読出
されたアラインフィールドの内容をマクロ命令によりあ
らかじめ一義的に定めておくことにより、上記の判別が
可能となる。

たとえばｗ進演算命令の場合のように、０ＡＲ２４と２
６にストアされたアドレスが最右端アドレスを表示する
場合には、デコーダ９８はＲｌＪを出力し、それ以外の
場合にはＲＯＪを出力し、この出力はアライン方向レジ
スタ（ＡＬ．ＤＲ）９９にストアされる。このＡＬＤＲ
９９の出力は線９０Ａを介してアドレスコントロール３
０（第１図）に送られる。アドレスコントロール３０の
詳細は第３図に示されている。命令ユニット２０から線
２０Ａを介して入力された３２ビットの第２オペランド
仮想アドレスは公知のアドレス変換回路３２により対応
する３２ビットの第２オペランド実アドレスに変換され
、線３２Ａを介してソースアドレスレジスタ（ＳＡＲ）
３４と３６に入力される。一方、この第２オペランド実
アドレスの最下位から４番目のビットが線３２Ｂを介し
てアドレス修飾回路３８に入力される。アドレス修飾回
路３８はアラインコントロールから与えられる線９０Ａ
上の信号とアドレス変換回路３２から与えられる線３２
Ｂ上の信号に応答して、第４図に示す関係により、線３
８Ａ，３８Ｂ上に・・０９・、・・＋８・・又は“゜−
８゛のいずれかを示す４ビットの２進データを出力し、
ＳＡＲ３４，３６にすでにストアされている第２オペラ
ンド実アドレスにこれらのデータを加算する。アドレス
修飾回路３８の具体的回路は第４図を参照することによ
り当業者が容易に実現てきるものてあるため、これ以上
の説明は省略する。Ｓ．ＡＲ３４，３６はこの加算を行
うために、カウンタにて構成される゛かあるいは内部に
加算器を有するものにて構成される。このＳＡＲ３４，
３６はそれぞれ第１、第２バンク４２，４４から８バイ
トのデータであつて、互いに連続したアドレス域にある
１シくイトのデータを読み出すのに用いられる。

回路３８の動作は次の意味をもつ。

バッファメモリ４０の第１、第２のバンク４２，４４の
アドレス付は交互に８バイト単位に行なわれている。す
なわち、アドレスがｗ進表示で、０〜７、１６〜ノ２く
２３〜３λ・・・の場合には、そのアドレスに対するデ
ータは第１バンク４２にストアされており、アドレスが
ｗ進表示で８〜１飄２４〜３１、４０〜４７、・・・の
場合には、そのアドレスに対するデータが第２バンク４
２にストアされている。従つて、アトレスを２進で表示
する場合、アドレスの最下位から第４番目のビット（こ
れは線３２Ｂ上に出力される）がＲＯＪＩ：．ＲｌＪで
あるアドレスに対するデータはそれぞれ第１、第２バン
ク４２，４４にストアされていることになる。したがつ
て、線９０Ａ上の信号力げ０Ｊの場合には、線３２Ａ上
のアドレスは読出すべきデータの最左端アドレスを示し
ているので、（１）線３２Ｂ上の信号がＲＯＪのときに
は、線３８Ａ上にはデータ１０Ｊを出力し、ＳＡＲ３４
内のアドレスを線３２Ａ上のアドレスに保持するととも
に、線３８Ｂ上にはデータＲ８．Ｊを出力し、ＳＡＲ３
６内のアドレスを線３２Ａ上のアドレスに１８ョを加算
した値とする、一方（１１）線３２Ｂ上の信号がＲＬの
ときは、線３８Ｂ上にデータＲＯＪを出力し、ＳＡＲ３
６内のアドレスを線３２Ａ上のアドレスに保持するとと
もに、線３８Ａ上にはデータＲ８ョを出力し、ＳＡＲ３
４内のアドレスを線３２Ａ上のアドレスに１８．を加算
した値とする。こうして、ＳＡＲ３４，３６にはバッフ
ァメモリ４０の第１、第２のバンク４２，４４から線３
２Ａ上のアドレスを最左端アドレスとする８バイトのデ
ータを含む連続した１６／くイトのデータを構成するた
めの、８バイトのデータをそれぞれ読出すためのアドレ
スがストアされる。一方、線９０Ａ上の信号がｒ１ョの
場合には、線３２Ａ上のアドレスは読出すべきデータの
最右端アドレスを示しているので、（１）線３２上の信
号が１０ョのときには、線３８Ａ上にはデータＲＯョを
出力し、ＳＡＲ３４内のアドレスを線３２Ａ上のアドレ
スに保持するとともに、線３８Ｂにはデータ０−８ョを
出力し、ＳＡＲ３６内のアドレスを線３２Ａ上のアドレ
スに０−８ョを加算した値とする、一方（１１）線３２
Ｂ上の信号がＲｌＪのときには、線３８Ｂ上にデータＲ
ＯＪを出力し、ＳＡＲ３６内のアドレスを線３２Ａ上の
アドレスに保持するとともに、線３８Ａ上にはデータ１
一８ョを出力し、ＳＡＲ３４内のアドレスを線３２Ａ上
のアドレスに１−８Ｊを加算した値とする。こうして、
ＳＡＲ３４，３６にはバッファメモリ４０の第１、第２
のバンク４２，４４から、線３２Ａ上のアドレスを最右
端アドレスとする８バイトのデータを含む連続した１６
／＜イトのデータを構成するための８バイトのデータを
それぞれ読出すためのアドレスがストアされる。これら
のＳＡＲ３４，３６の出力は再び第１図を参照するに、
線３０Ａ，３０Ｂを介してそれぞれバッファメモリ４０
の第１、第２バンク４２，４４から合計、６バイトのデ
ータを読出す。

このようにして、バッファメモリ４０からは第１オペラ
ンド実アドレスから始まる８バイトのデータを含んだ１
６／くイトのデータが１回の読出し動作にて出力される
。なお、バッファメモリ４０内に所望のデータがストア
されていないときには、そのデータはメインメモリ１０
からバッファメモリ４０に転送された後に上記の読出し
動作が行われる。

この１６／くイトのデータは線４２Ａ，４４Ａを介して
サイクルシフタ５０に送られる。サイクルシフタ５０は
アラインコントロール９０から線９０Ｂを介して送られ
るシフト制御信号によりきまるバイト数だけ、入力され
たデータを左方向にバイト単位にサイクルシフトする。
このシフト制御信号は第２図のシフト制御回路９５によ
り与えられる。この回路９５はシフトバイト数決定回路
（ＳＨＢＤＣＫＴ）９３の出力をシフトバイト数レジス
タ（ＳＨＢＲＥＤ）９４を介して受けとり、対応するシ
フト制御信号を出力する。回路９３は命令ユニット２０
内の０ＡＲ２４，２６内の第１、第２オペランドアドレ
スの下位４ビットをそれぞれ線２４Ａ１２６Ａを介して
受け取るとともに、演算器（ＡＬＵ）７０（第１図）内
のワークレシスタ（ＷＲ）７２（第２図）内のデータを
受け取り、これらのデータに基づいて、線８０Ａを介し
て送られるＣＲ８ＯＯ内のアラインフィールド８０６の
制御のもとに、シフトバイト数を決定し、ＳｌｌＢＲＥ
Ｇ９４にストアする。回路９３の詳細は第５図に示され
るごとく、セレクタ９３２，９３６，９３０と補数回路
９３３、レジスタ９３４，９３５と加算器９３７よりな
る。補数回路９３３は０ＡＲ２４の下位４ビットからな
るデータ“゜Ｘ゛の“゜２゛の補数、従つて、数学的に
はデータ゛゜−Ｘ゛を出力する。レジスタ９３４，９３
５はそれぞれ定数“゜９゛、“１３゛に相当する２進デ
ータを記憶している。セレクタ９３２は０ＡＲ２４，２
６の下位４ビットｘ゛、゜“Ｙ゛を選択し、セレクタ９
３６は補数回路９３３、レジスタ９３４，９３５の出力
の１つを選択する。加算器９３７はセレクタ９３２と９
３６の出力の和を求める。セレクタ９３０はＷＲ７２の
出力゜“Ｚ゛、線２６Ａ上のデータ４゜Ｙ′２の下３ビ
ットをすべて“゜０゛とした、線９３８Ａ上のデータ゜
゜Ｙ″゛、セレクタ９３２の出力、加算器９３７の出力
の１つを選択する。これらのセレクタ９３２，９３６，
９３０の動作はすべて、線８２Ａを介して入力される、
ＣＲ８２内のアラインフィールド８０６内のデータによ
り制御される。これらのセレクタの選択動作とアライン
フィールド８０６との関係は第６図に示す通りである。
第６図には各アラインフィールドの使用例も示してある
。デコーダ９８（第２図）の出力が゜“０゛のときには
、セレクタ９３０により出力されるデータは、第６図に
示すとおり、４４Ｘ９９４６Ｙ９９Ｃ４Ｙ′９９、４４
Ｚ−６４Ｙ１Ｘ―゜゜Ｙ＋１３゛、゜゜Ｙ＋９゛のいず
れかに相当し、デコーダ９８（第２図）の出力が゜“１
゛のときには、セレクタ９３０により出力されるデータ
ぱ゜Ｙ＋９゛又ばＸ＋９゛に相当する。従つて、あるマ
クロ命令の処理にあたつて、そのマクロ命令の実行の制
御を司さどるマイクロ命令シーケンス内のアラインフィ
ールドのデータを、シフトしたいバイト数がセレクタ９
３０から出力されるように、第６図に従つて特定してお
けばよい。ただし、このアラインデータは、後述のセレ
クタ９６０の選択動作をも特定したうえで定めねばなら
ない。なお、第５図において、ＷＲ７２のデータ“Ｚ゛
をセレクトする場合には、このデータ″Ｚ′３を必要に
応じて定めることにより、任意のバイト数のシフトが可
能となる。再ひ第１図において、サイクルシフタ５０は
、アラインコントロール９０の制御のもとにあるバイト
数だけ入力されたデータを左サイクルシフトした後に、
シフト後のデータの上位８バイトを切り出し、線５０Ａ
上を介してオペランドコントロール６０に送る。オペラ
ンドコントロール６０は第７図に示すごとく、アライン
コントロール９０から線９０Ｃを介して送られる８ビッ
トのフエツチマスクデータに応答して、線５０Ａを介し
て入力されたデータのうち、あるバイト位置のデータを
すべてゲート６２でカットしてオペランドバツフアレジ
スタ（０ＢＲ）６００にストアしたうえで、ＡＬＵ７Ｏ
へ線６０Ａを介して送る。このフエツチマスクデータは
第２図に示すごとく、マスクパターン決定回路（ＭＰＤ
ＣＫＴ）９６より線９６Ａとフエツチマスクレジスタ（
ＦＭＡＲＫＲＥＧ）９７を介して与えられる。

回路９６は読出すべきデータ長を定めるフエツチデータ
長決定回路（ＦＤＬＩ）ＣＫＴ）９１の出力と０．ＡＲ
２４内の下位側４ビットの出力に応答し、線８０Ａを介
して与えられるＣＲ８ＯＯ内のアラインフィールド８０
６の制御下でフエツチマスクパターンを出力する。ノＦ
ＤＬＤＣＫＴ９ｌは命令ユニット２０内のＬＦ′Ｒ２２
およびＡＬＵ７Ｏ内のＷＲ７２の出力に応答し、アライ
ンフィールド８０６の制御下でフエツチデータ長を定め
る。

回路９１の詳細は第８図に記載されているごとく、最小
値検出回路（ＭＩＮＤＥＴ）９１１，９１３，９１５，
９１７と定数レジスタ９１９と、これらの出力とＷＲ７
２からの線７２Ａ上の出力の１つをセレクトするための
セレクタ９１０からなる。

セレクタ９１０は、線８２Ａを介して与えら”れるＣＲ
８Ｏ内のアラインフィールド８０６により制御される。
アラインフィールドの内容とセレクタ９１０の出力との
関係は第６図に示されている。回路９１１，９１３，９
１５，９１７は命令ユニット内のＬＦＲ２２に結合され
ており、回路９１１と９１３はこのＬＦＲ２２内のデー
タ全長ＬＦとそれぞれ“７゛゜゜３゛とを比較し、小さ
い方の値を出力する。回路９１５はデータ長ＬＦの上位
側４ヒットで表わされるデータＬＦｌと゜“７゛とを比
較し、小さい方のデータを出力する。回路９１７はデー
タ長ＬＦの下位側４ビットて構成されるデータＬＦ２と
゜“７゛とを比較し、小さい方のデータを出力する。回
路９１１はバッファメモリ４０からの読出しデータ長を
８バイト以下に制限すればよい場合、たとえばＭＶＣ命
令の場合に選択される。

回路９１３はバッファメモリ４０からの読出しデータ長
を４バイト以下に制限する必要があるときに選択される
。本実施例ではオーバラップ処理を要する命令の実行時
に選択される。回路９１５，９１７はｗ進演算命令の場
合であつて、それぞれ第１、第２オペランドをよみ出す
時に用いられる。ＲＥＧ９ｌ９は、たとえば割込み処理
のときに選択され、ＬＦＲ２２の内容に無関係に８バイ
トのデータを読出すのに使われる。線７２ＡはＫＲ７２
内の任意の値でもつて読出しデータ長をきめる場合に選
択される。ＭＰＤＣＫＴ９６の詳細は第９図に示される
ごとく、ＦＤＬＤＣＫＴ９ｌの出力が線９１Ａを介して
入力される左パターン発生器９６２と右パターン発生器
９６４と、左パターン発生器９６２の出力を、線２４Ａ
上の０ＡＲ２４内の下位４ビットからなるデータで表わ
される値だけ右方向にシフトするための右シフタ９６６
と、発生器９６２，９６４と右シフタ９６６の出力を選
択するためのセレクタ９６０とよりなる。

このセレクタ９６０は、線８２Ａ上のＣＲ８Ｏ内のアラ
インフィールド８０６により制御される。発生器９６２
，９６４の出力は、第１０図に示されるごとく、ＦＤＬ
ＤＣＫＴ９ｌから出力されるフエツデータ長の数プラス
１だけの゜“１゛を左側と右側とにそれぞれ有する８ビ
ットのデータを出力するものである。セレクタ９６０の
出力はＦＭＡＲＫＲＥＧ９７（第２図）へ線９６Ａを介
して送られ、そこにストアされる。このＦＭＡＲＫＲＥ
Ｇ９７の出力が第７図に示したオペランドコントロール
９６０内の８個ゲート６２に送られ、セレクタ９６０の
出力のうちの゜“０゛に対応するゲートをオフとするこ
とにより、そのゲートに入力された１バイトをすべて“
゜０゛とし、゜“１゛に対応するゲートをオンとするこ
とにより、このゲートに入力された１バイトは素通りさ
せる。こうして、０ＢＲ６００には、所望の桁位のバイ
トのみが有意であつて、他はすべて゜“０゛であるデー
タがストアされる。こうして０ＢＲ６００内にストアさ
れたデータは線６０Ａを介して、Ａｌ．Ｕ７Ｏへ送られ
る。読出すべきデータの全長ＬＦが８バイト以下のとき
には、以上のごとき一回の読出し動作て第１オペランド
実アドレスで指定されるデータの読出しが終了する。し
かし、この全長ＬＦが８バイトをこえるときには、全長
ＬＦのデータが読出されるまで、以上の読出し動作が繰
り返される。すなわち、命令ユニット２０はＬＦＲ２Ｏ
内の値を読出したデータ長だけ減じる。この結果得られ
る、ＬＦＲ２２の内容が負でない場合には、１ＦＲ２２
、０ＡＲ２６内の内容を用いて再びデータの読出しが行
なわれる。この読出し動作は、ＬＦＲ２２の内容が負に
なるまで繰り返される。一方、命令ユニット２０は、バ
ッファメモリ４０からの上述のデータの読出し動作中、
０ＡＲ２４（第２図）内にストアした第１オペランド仮
想アドレスをアドレスコントロール３０へ送出する。こ
のアドレスコントロール３０は、前述したのと全く同じ
ようにして第１オペランドに対する実アドレスを発生さ
せる。実行中の命令がこの第１オペランド実アドレスに
対するデータをバッファメモリ４０より読出す必要があ
る場合には、これまで述べたのと全く同じ手順により、
読出し動作が行われる。このとき、第３図に示すアドレ
スコントロール３０において、デステイネーシヨンアド
レスレジスタ（ＤＡＲ）３９はこの第１オペランドアド
レスをストアしておく。その後、これらの２つの２つの
データについてＡＬＵ７Ｏで所望の演算が行なわれ、そ
の結果がメインメモリ１０およびバッファメモリ４０内
の第１オペランド実アドレス位置に、記憶される。もし
、実行中の命令が、訊℃命令のごとく、第１オペランド
アドレスに対するデータの読出しを必要としない場合に
は、第２オペランド実アドレスを用いて読出されたデー
タはＡＬＵ７Ｏを素通りして、メインメモリ１０および
バッファメモリ４０内の第１オペランド実アドレス位置
に、線７０Ａを介してストアされる。

いずれの場合においても、ストアアドレスはアドレスコ
ントロール３０内のＤＡＲ３９から線３０Ｃを介して、
第１、第２のバンク４２，４４のいずれか一方に送られ
る。第１、第２のバンク４２，４４には、このストアア
ドレスの下位４番目のビットが４゜０′゛゛又ぱ“１゛
のときにそれぞれこのストアアドレスが選択的に送られ
る。この選択的動作を制御するためのゲート回路は、簡
単化のために図示されていない。以上述べた実施例の理
解をより明確にするため、に、具体例を示す。

ＭＶＣ命令を処理する場合てあつて、第１、第２オペラ
ンドアドレスの下４ビットで表わされるデータ゜“Ｘ゛
、“゜Ｙ゛が１０進表示で、それぞれ゜゛２゛、゜“６
゛とし、データの全長ＬＦがｗ進表示でノ゜゜８゛とす
る。

従つて、読出すべきデータの全長は９バイトである。命
令ユニット２０からｒｌ！４ｖｃ命令のオペコードがコ
ントロールストレジ８０に送られ、この命令の実行のた
めのマイクロ命シーケンスの先頭マイクロ命令がＣＲ８
Ｏに読出され、その後、順次このシーケンス内のマイク
ロ命令が所定の順序で読出され、この命令の実行を行な
う。

この実行にあたつて、このＭＶＣ命令がワードオーバラ
ップ処理を要するか否かが命令ユニット２０で判別され
、判別の結果はコントロールストレンジ８０に転送され
る。コントロールストレンジ８０は、この結果により異
なるマイクロ命令のブランチへ分枝する。この訊℃命令
がオーバラップ処理を要しない命令であることを判別さ
れると、その後のマイクロ命令ブランチのアラインフィ
ールド８０６にはデータ゜゜０１０ｒ゛が記憶される。

このアラインフィールドはメモリ１０からのデータの読
出しに際して、デコーダ９８で解読される。その解読結
果は第６図に示されるように゜“０゛である。この結果
は線９０Ｂを介してアドレスコントロール３０に送られ
る。アドレスコントロール３０はこのデコーダ結果およ
び０．ＡＲ２６からの第２オペランド仮想アドレスを用
いて第２オベランド実アドレスを発生し、バッファメモ
リ４０から、この第２オペランド実アドレスを最左端ア
ドレスとする８バイトのデータを含む１６／くイトのデ
ータをよみ出す。一方、アラインコントロール９０内の
ＳＨＢＤＣＫＴ９３ては、セレクタ９３０はアラインデ
ータ゜゜０１０Ｆ゛に応答してデータ゜゜Ｙ−Ｘ゛、す
なわち、第２、第１オペランド仮想アドレスの差を出力
する。

この値は今の例では“４゛である。この出力゛４゛はＳ
ＨＢＲＥＧ９４にストアされた後、シフト制御回路９５
に送られる。バッファメモリ４０から読出された１６／
＜イｌ・のデータは、サイクルシフタ５０により、シフ
ト制御回路９５の制御のもとに、左方向に４バイト分サ
イクルシフトされる。従つて、サイクルシフタ５０から
出力され，るデータの左から３バイト目から８バイト目
までの６バイト分に、第２オペランドアドレスで指定さ
れたデータの一部が含まれていることになる。サイクル
シフタ５０から出力されるデータの左側の２バイト分は
現在のマクロ命令の実行に無用のデータである。一方、
アラインコントロール９０内のＦＤＬＤＣＫＴ９ｌにおいては、セレクタ９１０は第６
図に示すようにアラインデータ“゜０１０ｒ゛に応答し
て、ＭＩＮＤＥＴ９ｌｌの出力線９１１Ａをセレクトす
る。

ＭＩＮＤＥＴ９ｌｌにはＬＦＲ２２から゜゛８゛が入力
されているので、この回路９１１の出力ば７゛となる。
この出力はＭＰＤＣＫＴ９６内のパターン発生器９６２
，９６４へ送られる。ＲＶｌＰＤｃＫＴ９６内のセレク
タ９６０は、アラインデータ゜“０１０１′゛に応答し
て、第６図かられかるように、右シフタ９６６の出力線
９６６Ａをセレクトする。左パターン発生器９６２は入
力されたデ゛一タ“゜７゛（これは２進表示では“゜１
１ｒ゛である）に応答して、第１０図かられかるように
、“１１１１１１１ｒ゛なるパターンを出力する。

右シフタ９６６はこのパターンを０ＡＲ２４から与えら
れる第１オペランド仮想アドレスの下４ビットで表わさ
れるデータて表わされる数（今の例では２）だけ右方向
にシフトし、パターン“゜００１１１１１ｒ゛を出力す
る。オペランドコントロール６０は、サイクルシフタ５
０の８バイトの出力をアラインコントロール９０からの
上記８ビットのパターンに応答して、第１、第２番目の
２バイトのみカットし、他の６バイトのデータを０ＢＲ
６００にストアする。

こうして０ＢＲ６００には、第２オペランドアドレスか
ら始まる６バイトのデータとその以外のすべで゜０゛か
らなる合計８バイトのデータがストアされる。その後、
命令ユニットは、ＬＦＲ２Ｏ内のＬＦ値を“゜８゛から
“６゛を減じた値゛２゛に減少させる。

さらに０ＡＲ２４，２６内の値をそれぞれ“゜６゛増大
させる。その後、更新させたＬＦＲｌＯＡＲの内容を用
いてデータの読出しを上と同じように行う。以上がオー
バラップ処理を必要としない■に命令の処理の概略てあ
る。

もしＭＶＣ命令がオーバラップ処理を要する場合には、
その後のマイクロ命令ブランチ内のアラインフィールド
８０６にはデータ４“０００ｒ５が記憶される。

セレクタ９１０（第８図）は回路９１３の出力を選択し
て読出しデータ長として出力する。ＳＨＢＤＣＫＴ９３
内のセレクタ９３０（第５図）はデータ゜Ｙ″゛を出力
する。シフト制御回路９５は、サイクルシフタ５０を制
御して゛Ｙ″゛が゜“００００゛か゜゜１０００゛かに
応じて、バッファメモリ４０の出力をシフトしないで出
力するか、あるいは８バイトシフトして出力する。その
他の動作の詳細は、オーバラップ処理を要しない場合と
原理的に類似なので詳細は省略する。次にｗ進演算命令
を処理する場合について、本実施例の動作を説明する。
ます第２オペランドアドレスで表わされるデータを読出
すためのマイクロ命令シーケンスにおいては、アライン
フィールドにぱ…１０゛が記憶されている。従つて、セ
レクタ９１０は線９１７Ａをセレクトする。今の例ては
、この線９１７Ａには回路９１７より゜゜３゛に相当す
る２進データが出力されている。従つて、バッファメモ
リ４０内の第２オペランドアドレスから４バイト長の第
２オペランドが読出される。この第２オペランドは、サ
イクルシフタ５０によりデータ“Ｙ＋９゛に相当する量
だけ左サイクルシフトされる。第５図に示すＳＨＢＤＣ
ＫＴ９３において、セレクタ９３０からのデータが出力
される。このデータ“Ｙ＋９″はバッファメモリ４０か
ら読出された、１６バイトのデータのうち、第２オペラ
ンドアドレスを最右端とする８バイトのデータをサイク
ルシフタ５０から出力させるのに必要、十分なシフト量
である。この８バイト長のデータはオペランドコントロ
ール６０に送られる。この回路６０内のセレクタ９６０
（第９図）は右パターン発生器９６４の出力を選択し出
力する。従つて、オペランドコントロール６０では、第
２オペランドアドレスを最右端アドレスとする８バイト
のデータのうち、セレクタ９１０（第８図）により出力
されたフエツチデータ長に等しいバイト数の有意なデー
タとそれ以外のすべて″０トからなるデータが出力され
る。このデータはＡＬＵ７Ｏは送られる。その後、第１
オペランドアドレスが命令ユニット２０よりアドレスコ
ントロールに送られ、第２オペランドの場合と同様に第
１オペランドアドレスが発生され、データの読出しが行
なわれる。この際第１オペランドアドレスはＤＡＲ３９
（第３図）にもストアされる。この第１オペランドの処
理のためのマイクロ命令シーケンス内のアラインフィー
ルドにはデータ“１１０丁゛がストアされている。従つ
て、セレクタ９３０（第５図）はデータ゜゜Ｘ＋９゛を
出力し、以下第２オペランドの場合と同様にサイクルシ
フタ５０、オペランドコントロール６０がアラインコン
トロール９０により制御される。読出された第１オペラ
ンドはＡＬＵ７Ｏにおいて、先に読出された第２オペラ
ンドと所定の演算を施こされた後、バッファメモリ４０
とメインメモリ１０にストアされる。このときのストア
アドレスはアドレスコントロール３０内のＤＡＲ３９か
ら供給されている。このようにして、ｗ進演算命令の処
理が終了する。以上のごとく、本発明によれば、種々の
命令の処理において必要とされるデータの位置合わせ、
切り出しを、公知のマイクロ命令制御技術を用いて行な
う、きわめて簡単なデータ処理装置がえられる。

本発明は以上の実施例に限定されるものでなく、特許請
求の範囲の記載内において当業者が容易になしうる変形
をも含むものである。たとえば、マイクロ命令を用いな
いで、データの位置合わせ、切出しを制御するための回
路を命令ユニット内に設け、さらに第１図のアラインコ
ントロール９０の出力とこの制御回路の出力とを切換え
て、アドレスコントロール３０、サイクルシフタ５０、
オペランドコントロール６０に供給を設けることにより
、これらのデータ位置合わせ、切出しのための回路の制
御をマイクロ命令又は専用制御回路のいずれによつても
行なうことができるようにデータ処理装置を構成するこ
とができる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の概略回路構成図
、第２図は第１図の回路におけるアラインコントロール
のより詳細なブロック回路構成とそれに関連する他の回
路要素とを示す図、第３図〔は第１図の回路におけるア
ドレスコントロールのより詳細なブロック回路図、第４
図は第３図のアドレス修飾回路を説明するための図、第
５図は第２図のシフトバイト数決定回路のより詳細なブ
ロック回路図、第６図は本実施例におけるいろいろ・の
要素の動作を説明するための図、第７図は第１図のオペ
ランドコントロールのより詳細なブロック回路図、第８
図は第２図のフエツチデータ長決定回路のより詳細なブ
ロック回路図、第９図は第２図のマスクパターン決定回
路のより詳細なプロノック回路図、第１０図は第９図の
左パターン発生器と右パターン発生器により発生される
マスクパターンを示す図である。２２・・・・・・レングスフィールドレジスタ、２４・
・・・・第１オペランドアドレスレジスタ、２６・・・
・・・第２オペランドアドレスレジスタ、９０・・・・
・・アラインコントロール、９１・・・・・・フエツチ
データ長決定回路、９３・・・・・・シフトバイト数決
定回路、９６・・・・・・マスクパターン発生回路。

Claims

【特許請求の範囲】１（ａ）複数のマクロ命令とデータとを記憶するため
の記憶手段と、（ｂ）上記記憶手段から読出されたマク
ロ命令に応答して、該マクロ命令の実行に関与するデー
タの先頭アドレスと全長を決定し、決定されたアドレス
と全長に基づいて上記データを上記記憶手段から読出す
手段と、（ｃ）該読出されたデータを、上記マクロ命令
に依存する量だけシフトさせる手段と、（ｄ）該シフト
されたデータの、上記マクロ命令により定まるデータ位
置をマスクする手段と、を有するデータ処理装置であつ
て、該データ処理装置は、さらに、（ｅ）上記マクロ命
令の実行を制御するためのマイクロ命令シーケンスを記
憶し、上記の読出されたマクロ命令に応答して所定のマ
イクロ命令を順次出力するためのマイクロ命令手段であ
つて、該マイクロ命令は、上記読出し手段、シフト手段
とマスク手段とを制御するためのアライン制御フィール
ドを有する所のマイクロ命令手段を有し、（ｆ）上記シ
フト手段は、上記読出し手段により決定されたデータの
先頭アドレスと上記アラインフィールドに応答して上記
シフト量を決定する手段を有し、（ｇ）上記マスク手段
は、上記の決定されたデータ全長、先頭アドレスおよび
上記アラインフィールドに応答してマスクすべきデータ
位置を示すマスクパターン信号を出力する手段を有する
ことを特徴とするデータ処理装置。２上記読出し手段は、上記記憶手段とマイクロ命令手
段からそれぞれ読出されたマクロ命令およびマイクロ命
令アラインフィールドに応答して、上記記憶手段から次
の読出し動作時に読出すべきデータ長を決定する手段を
有し、上記マスク手段は、上記決定手段の出力に応答す
るものであることを特徴とする特許請求の範囲第１項記
載のデータ処理装置。３上記読出しデータ長決定手段は、上記記憶手段に接
続された複数の比較手段と、上記マイクロ命令手段に接
続され、上記アラインフィールドに応答して上記複数の
比較手段の１つを選択する手段とを有し、該比較手段の
各々は、上記選択手段により選択された時に、上記デー
タ全長と所定の値との比較結果に応じて、当該データ全
長又は当該所定値を切り換えて読出しデータ長として出
力するものであることを特徴とする特許請求の範囲第２
項記載のデータ処理装置。４特許請求の範囲第３項記載のデータ処理装置におい
て、上記複数の比較手段は、上記データ全長と上記所定
値とを比較し、そのうちの小さい方の値を出力する手段
を含むことを特徴とするデータ処理装置。５上記読出しデータ長決定手段は、所定値を記憶する
レジスタと、所定のアラインフィールドに応答して、上
記レジスタ手段の出力を読出しデータ長として選択的に
出力する手段を有することを特徴とする特許請求の範囲
第２項記載のデータ処理装置。６上記読出し手段は、上記命令の実行に関与する第１
、第２のデータのアドレスおよびこれらのデータの長さ
を決定するとともに、該第１のデータアドレスに基づい
て第１のデータを上記記憶手段より読出し、該第２のデ
ータアドレスに基づいて該第２のデータを上記記憶手段
に書込む手段である特許請求の範囲第１項記載のデータ
処理装置において、該シフト量決定手段は該第２のデー
タアドレスと該第１のデータアドレスの差を算出する手
段と、所定の第１のアラインフィールドに応答して、上
記算出手段の出力をシフト量として、選択的に出力する
手段を有することを特徴とする特許請求の範囲第１項記
載のデータ処理装置。７上記シフト量決定手段は、所定数を記憶したレジス
タ手段と、該レジスタ手段の出力と上記データのアドレ
スとを加算する手段と、該加算手段の出力を、所定のア
ラインフィールドに応答して選択的に出力する手段を有
する特許請求の範囲第１項記載のデータ処理装置。８上記レジスタ手段は、それぞれ、複数の、相互に異
なる所定値を記憶した複数のレジスタと、該複数のレジ
スタの出力を、所定の複数のアラインフィールドの各々
に応答して、選択的に上記加算手段へ出力する手段を有
することを特徴とする特許請求の範囲第７項記載のデー
タ処理装置。９上記シフト量決定手段は、複数個の所定数を入力す
る手段と、所定のアラインフィールドに応答して、上記
入力手段により入力された所定数をシフト量として選択
的に出力する手段とを有することを特徴とする特許請求
の範囲第１項記載のデータ処理装置。１０上記シフト量決定手段は、上記読出し手段により
決定された上記第１、第２のデータアドレスを選択的に
出力するための第１の選択手段と、上記第１のデータア
ドレスが入力され、該第１のデータアドレスの補数を出
力する手段と、所定値を記憶した複数のレジスタと、上
記補数出力回路の出力又は上記複数のレジスタの出力と
を選択的に出力するため第２の選択手段と、上記第１、
第２の選択手段の出力の和を求めるための加算手段の出
力又は上記第１の選択手段の出力を選択的に出力するた
めの第３の選択手段とを有し、上記第１、第２、第３の
選択手段は所定のアラインフィールドに応答して動作す
るものであることを特徴とする特許請求の範囲第６項記
載のデータ処理装置。１１上記記憶手段は、第１、第２のバッファメモリを
有し、上記読出し手段は、上記の決定されたデータアド
レスを含む所定の大きさの連続したアドレス領域のデー
タを構成するごとく、上記第１、第２のバッファメモリ
からデータを読出す手段を有し、上記シフト手段は上記
第１、第２のバッファメモリから読出されたデータが所
定の桁位に入力され、この入力されたデータを、一体に
して、所定の方向にシフトするためのシフタを有し、該
シフタは上記シフト量決定手段に応答して該データをシ
フトするものであることを特徴とする特許請求の範囲第
１項記載のデータ処理装置。１２上記マスクパターン信号出力手段は、上記読出し
データ長決定手段に結合され、上記読出しデータ長に相
当する数の“１”ビットは最上位側に有し、他は“０”
ビットであるデータパターンを発生する第１の手段と、
上記読出しデータ長に相当する数の“１”ビットを最下
位側に有し、他は“０”ビットであるデータパターンを
発生する第２のパターン発生手段と、上記第１又は第２
のパターン発生手段に接続され、上記読出し手段により
決定されたデータアドレスに対応した数だけ、上記第１
又は第２の手段により発生されたパターンを所定の方向
にシフトさせるための第３の手段と、上記アラインフィ
ールドに応答して、上記第１から第３の手段の出力をマ
スクパターンとして出力するための第４の手段とを有す
ることを特徴とする特許請求の範囲第２項記載のデータ
処理装置。