JPS61214028A

JPS61214028A - マイクロプログラム制御型計算機

Info

Publication number: JPS61214028A
Application number: JP60057030A
Authority: JP
Inventors: Nobuo Funakubo; 舟窪　伸夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-03-20
Filing date: 1985-03-20
Publication date: 1986-09-22
Also published as: JPH0442690B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、マイクロプログラム制御型計算機における移
動命令の高速処理方式に関する。。

〔発明の背景°〕

周知のように、移動命令は１ミメモリ内で・群のデータ
を成る領域から他の領域に転送（移動）する場合に用い
られる。該移動命令は第２図の如き形式をとり、（月］
コードは移動命令であることを示す命令コード、１．は
移動するデータのレングス（移動量−１）、Ｏｒ）］７
１−レスは移動先（第１オペラン１−）の先頭アドレス
、ＯＰ２ア１ヘレスは移動元（第２オペランド）の先頭
アドレスである。

ところで、主メモリの読み書きは例えば４バイ１−１８
バイ１〜単位で行われるのに対して、ＯＰ　］アＩ’レ
スやＯＰ　２アドレスは必すしも４バイ１へ境界、８バ
イト境界を指定するとは限らず、同様に、レングス■、
によって、最終読出し位置や書込み位置も、これらパイ
１〜境界に来るとは限らず、所謂、メモリから読み出さ
れデータをアライン処理して同メモリへ書き込む必要が
ある。

従来、マイクロプログラム制御型ｎｌ算機における移動
命令処理は１例えば特開昭５９−１２３９３６号に記載
のように、メモリから読出されたデ−タをアラインする
リードアライン回路と、メモリへの書込みデータを生成
するライ１ヘアラ・ｒン回路とでデータアラインを行っ
ていた。又、移動量の残りとデータアライン鼠とを比較
する比較回路を持って、最終回の第１オペランドへの書
込み時に前記比較回路の出力をマイクロプログラムで検
査して、もう一度第２オペランｉ〜データ読出し後に第
１オペランドへ書込みを行う場合と、第２オペランデー
タ読出しを行わずに第１オペラン１−への書込みを行う
場合とを判別していた。しかしながら、この方法では、
データアラインのためのシフト履は各アライン回路で異
なる上、シフ１へ皿が処理の途中でかわることがあり、
アライン回路が複雑になる。又、最終回の第１オペラン
１〜への書込みを行う前に第２オペランドデータを読む
か否かの判断は、処理の最終部即ち最終回の第１オペラ
ンド書込みという条件が成＼γするまでできず、高速化
のｌ！Ｉｔ害となる。

〔発明の目的〕

本発明の目的は、高速で効率よい移動命令の処理方式を
提供することにある。

〔発明の概要〕

本発明は、移動命令に才ノける０　１”　］とＯＩ’　
２のアドレス情報の各バイドア１ヘレス部分ど、レング
スｒ４の値とにより、読出し処理と書込み処理の形式を
、最終回の処理形式まで含めて処理の先頭で判別し、そ
れぞれの形式に最適なマイクロプログラムにより移動命
令を実行するものである。

〔発明の実施例〕

以下１本発明の−・実施例を図面により説明する。

なお、本実施例では、メモリの読み書きは４バイ１〜単
位で行われるとする。

移動命令の処理方式は、第３図に示す如く４種類に分け
られる。第３図において、Ｉくは読出し、Ｗは書込み、
矢印は処理順序を示す。また、条件Ａ、Ｂ、Ｃは、メモ
リの読み書きを４バイ１−とじた場合、以下の式で示さ
れる。

条件Ａ＝（Ｏｒ）］アドレス最下位２ピッ１へ）≧（Ｏ
Ｐ２アドレス２ピノ１−）条件Ｂ＝（（Ｏｒ）］アドレス最下位２ピノ１〜）−３
＝＋（リンタス最下位２ピッ１へ）〕≧４条件Ｃ＝　（（
０１）　２アドレス最下位２ピッ１〜）＋（レングス最
下位２ピッ１〜）〕〈４形式１は、０１）２データ読出
し後、０１〕１アドレスにアラインして書込む動作の繰
り返しで処理が完了する場合である。第４図（ａ）は該
形式１の例を示したものである。形式２は、ＯＩ〕２デ
ータ読出し後、ＯＰ１アドレスにアラインして書込む動
作の繰り返しを行い、最後に１回書込み動作だけを行っ
て処理を完了する場合である。該形式２の例を第４図（
ｂ）に示す。形式３は、最初の１回はＯＰ　２データ読
出し動作だけを行い、以後ＯＰ　２データ読出し後、Ｏ
ＰＩアドレスにアラインして沓込む動作の繰り返しで処
理を終了する場合である。該形式３の例を第４図（ｃ）
に示す。

形式４は、最初の１回はＯＰ２データ読出し動作だけを
行い、以後ＯＰ２データ読出し後、ＯＰＩアドレスにア
ラインして書込む動作の繰り返しを行い、最後に１回書
込み動作だけを行って処理を終了する場合である。第４
図（ｄ）は該形式４の一４＝例を示したものである。

第１図は本発明の一実施例のブロック図であり、１は○
ＰＩアドレスレジスタ、２はＯＰ２アドレスレジスタ、
３はレングスレジスタ、４は比較回路、５及び６は加算
回路、７及び８は比較回路、９は主メモリ、１０及び１
１は読出しデータレジスタ、１２はアライン回路、１３
は処理の分類回路、１４はマイクロプログラムアドレス
生成回路を示す。さらに、１５はＯＰＩアドレスレジス
タ１の最下位２ビツトを表す信号、１６はＰ２アドレス
レジスタ２の最下位２ピツ１へを表す信号、】７はレン
グスレジスタの最下位２ビツトを表す信号、１８は比較
回路４の結果出力信号、１９は比較回路７の結果出力信
号、２０は比較回路８の結果出力信号、２１〜２４は第
２図に示す各処理形式１〜４を表す信号である。なお、
主メモリ９のバス幅は４バイトである。

移動命令のＯＰＩアドレス、ＯＰ２アドレス及びレング
スしは、それぞれＰ１アドレスレジスタ１、ＯＰ２アド
レスレジスタ２及びレングスレジスタ゛３にせノドされ
る。。

比較回路４は、０１１１７１へレスレジスタ１の最１・
位２ピッ１〜どＯＩ’　２アドレスレジスタ２の最ト位
２ピノ１〜とを大小比較する。加算回路５（Ｊ、０１〕
１アドレスレジスタＩの最ト位２ピッｈとレングスレジ
スタ３の最ド位２ピノ１へを加算し、比較回路７は、該
加算回路５の結果と定数′４″′を大小比較する３、加
算回路６は、０１）　２ア１−レスレジスタ２の最ド位
２ピノ１−とレングスレジスタ３の最ド位２ビットを加
算し、比較回路８は、該加算回路６の結果と定数”　４
　”とを大小比較する。従って、比較回路４の結果出力
ｉｎ号１８は、第３図に示ず条＋ｌ　Ａを表し、比較回
路′ｌの結果出力信じ１９は第：３図に示す条件Ｂを表
し、比較回路８の結果出力（Ｍ号２０は第３図に示す条
ｆＩＯを表す。

アライン回路１２は、０１’ｌ　ｌアミ・レスレジスタ
２の最］−位２ピノ１へと０１〕２アドレスレジスタ：
３の最１へ位２ピノ１〜とにより、シフ１へ量を決め、
読出しデータレジスタ１０，１１のデータをシフ１〜し
て書込みデータを作成する。

分類回路１３は、信号１８，１９．２０から第３図に示
す処理形式１〜４の１つを選択する。従って前記分類回
路１；３の出力信号２１〜２４は第３図に示す処理形式
のそれぞれに対応している。マイクロプログラムアドレ
ス生成回路１４は、前記分類回路１３の出力信号２＋、
２２，２３．２４から第３図に示す各処理形式の処理を
実行するマイクロプログラムの先頭７１−レスを生成す
る。制御メモリ（図示せず）には第３図に示す各処理形
式のマイクロプログラムがそれぞれ格納されており、分
類回路１３の出力信号により該当マイクロプログラムが
選択され実行される。

次に、第５図の例に従い動作を詳述する。第５図の例の
場合、ＯＩ〕１アドレスレジスタ１の内容は２０１にな
り、０Ｐ２７１−レスレジスタ２の内容は１０３になり
、レングスレジスタ３の内容は８になっている。従って
、信号１５は’０１”、信号１６は’１１”、信号１７
は’ｏｏ”になる。更に信号１８は”　ｏ　”になり、
信号１９は”　ｏ　”になり、信号２０は′１″になる
。この結果、分類回路１３の出力は、信号２１〜２３が
′０″′になり、信号２４が″ビ′になる。即ち、これ
は第３図の形式４であり、マイクロプログラムアドレス
生成回路１４は形式４のマイクロプログラムの先頭ア１
−レスを生成し、マイクロプログラム制御機構に処理を
渡す。

第６図は第３図の形式１〜４に対応するマイクロプログ
ラムの処理フロー図であるが、こ＼では第５図の例に従
い形式４のマイクロプログラムの処理を説明する。

まず、最初の読出し動作として、読出しデータレジスタ
１０にｒ　Ｍ　Ｍ　Ｍ　Ｘ、　Ｊが読み出される。次に
、読出しと書込みの繰り返し動作が以下のように行われ
る。まず、ＯＰ２アドレスレジスタ２は＋４され、読出
しデータレジスタ１１には、データｒＹＺＤＥＪが読出
される。読出しデータレジスタ１０，１．１のデータは
、アライン回路１２により、レジスタ１０、レジスタ１
１の順に左２バイ１−シフ１−され、書込みデータｒＭ
ＸＹＺＪが作成される。そして、主メモリの２０１番地
以降の３バイ１−ｒｘｙｚ」が書込まれる。その後、Ｏ
Ｐ１アドレスレジスタ１の内容は＋４される。次にふた
たび０Ｐ２７１−レスレジスタ２の内容は＋４される。

そして、読出しデータレジスタ１０には、データｒ　Ｆ
　Ｇ　Ｉ（Ｔ　Ｊが読出される。このとき読出しデータ
レジスタ］１の内容は変化ない。読出しデータレジスタ
１０．１１のデータは、アライン回路１２により、レジ
スタ１１、レジスタ１０の順に左２バイトされ、書込み
データｒ　Ｄ　Ｅ　Ｆ　Ｇ　Ｊが作成される。そして主
メモリ９の２０４番地以降の４バイトにｒＤＥＦＧＪが
書込まれる。その後、ふた＼びＯＰＩアドレスレジスタ
１の内容は＋４される。そして、最後の書込み動作が次
の様に行われる。読出しデータレジスタ１０．１１のデ
ータは、アライン回路１２によりレジスタ１０、レジス
タ１１の順に左２バイトシフトされ、書込みデータｒＨ
ＴＹＺＪが作成される。そして、主メモリ９の２０８番
地以降の２バイトにｒＨＩＪが書込まれて全処理が完了
する。

本実施例では主メモリ９のバス幅を４バイトとしている
が、バス幅が本実施例と異なる場合でも、バス幅に応じ
て処理分類条件を変更すれば、本発明を適用可能である
。

本実施例では、処理分類を行う分類回路１３　＆持ち、
Ｌ記分順回路１；３の出力により自動的にマイクロプロ
グラムア１〜レスが決定されるため、各処理マイクロプ
ログラムへの分岐が高速に行える。

〔発明の効果〕

本発明によれば、移動命令の処理に際して、それぞれの
処理形式に最適なマイクロプログラムが実行されるため
、マイクロプログラムがｎＩＬになるばかりでなく、デ
ータアライン用のシフト檄は処理を通して・定であるた
め、データアライン回路も１個ですみ、少ないバー１く
ウェア址で高速の移動命令が実現できる。

【図面の簡単な説明】

第１図は本発明の・実施例のブロック図、第２１Ｓ！１
は移動命令の形式を示す図、第７３図は移動命令の処理
形式とその分類条イ／１を示す図、第４図は各処理形式
の具体例を示す図、第５図は処理の具体例を示す図、第
６図はマイクロプログラムのフロー図である。１・第１オペラン１へ７１へレスレジスタ、２・・第２
オペラン１−アドレスレジスタ、３・レングスレジスタ
、　　４　・比較回路、５・・・加算回路、　　６・加
算回路、　　７・比較回路、　８・・比較回路、　９・
・主メモリ、１０・・読出しデータレジスタ、　　ＩＩ
・・読出しデータレジスタ、　　Ｉ２・・・データアラ
イン回路、１３・・分類回路、　　Ｉ４・・マイクロプ
ログラムアドレス生成回路。

Claims

【特許請求の範囲】

（１）第１オペランドアドレス部と第２オペランドアド
レス部とデータレングス部を具備し、前記第２オペラン
ドアドレス部で示されるメモリのアドレス以降、前記レ
ングス部で示されるデータ量を順次読み出し、前記第１
オペランドアドレス部で示される同メモリのアドレス以
降に順次書き込む移動命令を処理する方式において、前
記第１オペランドアドレス部と第２オペランドアドレス
部の下位所定ビットと前記データレングス部とにより、
前記移動命令の処理形式を処理の先頭で判別し、各々の
形式に最適な手順で該移動命令を実行することを特徴と
する移動命令処理方式。