JP3067161B2 - ファジィ演算処理装置 - Google Patents
ファジィ演算処理装置Info
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- JP3067161B2 JP3067161B2 JP2114032A JP11403290A JP3067161B2 JP 3067161 B2 JP3067161 B2 JP 3067161B2 JP 2114032 A JP2114032 A JP 2114032A JP 11403290 A JP11403290 A JP 11403290A JP 3067161 B2 JP3067161 B2 JP 3067161B2
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Description
【発明の詳細な説明】 《産業上の利用分野》 この発明はファジィ演算処理装置に関し、特にファジ
ィ演算の高速処理化に改良を加えられたファジィ演算処
理装置に関する。
ィ演算の高速処理化に改良を加えられたファジィ演算処
理装置に関する。
《従来の技術》 従来のファジィ演算処理装置では、高速演算を実現す
るために各ルール毎にファジィ処理回路を設け、複数の
ルールを同時処理（並列処理）することにより高速演算
を実現していたが、このような構成では回路構成が複雑
かつ大規模になり、装置が高価になる。
るために各ルール毎にファジィ処理回路を設け、複数の
ルールを同時処理（並列処理）することにより高速演算
を実現していたが、このような構成では回路構成が複雑
かつ大規模になり、装置が高価になる。
そこで、ファジィ演算の実行順序でファジィルールを
ルールメモリに格納しておき、ルールメモリ中からルー
ルを順次読み出して演算することによりファジィ演算を
行う、いわば直列処理型の演算装置が提案されている。
ルールメモリに格納しておき、ルールメモリ中からルー
ルを順次読み出して演算することによりファジィ演算を
行う、いわば直列処理型の演算装置が提案されている。
今これを第８図〜第10図を参照しながら説明すると、
第８図に示すごときルールR1,R2,…に基づいてファジィ
演算を行う場合、第９図に示すルールメモリ12を作り、
ファジィ演算を行っていた。
第８図に示すごときルールR1,R2,…に基づいてファジィ
演算を行う場合、第９図に示すルールメモリ12を作り、
ファジィ演算を行っていた。
すなわち、ルールR1の場合、利用されるメンバーシッ
プ関数の入力ポートナンバーをINP0、適用されるメンバ
ーシップ関数のラベルナンバーを０とすると、条件部で
INP0＝０とINP1＝１の２つの条件に基づいて条件処理
（適合度の演算）をする場合、ルールR1に対応して第９
図のルールメモリ12に処理識別コード欄13および処理情
報欄14を設け、アドレス15部分にルールR1の処理識別コ
ード及び処理情報を書き込む。
プ関数の入力ポートナンバーをINP0、適用されるメンバ
ーシップ関数のラベルナンバーを０とすると、条件部で
INP0＝０とINP1＝１の２つの条件に基づいて条件処理
（適合度の演算）をする場合、ルールR1に対応して第９
図のルールメモリ12に処理識別コード欄13および処理情
報欄14を設け、アドレス15部分にルールR1の処理識別コ
ード及び処理情報を書き込む。
一方、第10図は第９図に示したルールメモリ12に基づ
いてファジィ演算を行う場合の処理手順を示すフローチ
ャートであるが、この場合、まずルールメモリ12を読み
出し（ステップ100）、次に処理識別コード欄13のコー
ドが条件処理コードであるか否かの判別をする（ステッ
プ110）。
いてファジィ演算を行う場合の処理手順を示すフローチ
ャートであるが、この場合、まずルールメモリ12を読み
出し（ステップ100）、次に処理識別コード欄13のコー
ドが条件処理コードであるか否かの判別をする（ステッ
プ110）。
ここで、識別コード欄13に記入された識別コードが条
件処理なら、該当する条件の適合値演算を行い（ステッ
プ120）、所定の条件処理をする（ステップ130）。
件処理なら、該当する条件の適合値演算を行い（ステッ
プ120）、所定の条件処理をする（ステップ130）。
こうして、ステップ120,130の処理により１つの条件
処理が終了すると、ルールメモリカウンタをインクリメ
ントする（ステップ160）。
処理が終了すると、ルールメモリカウンタをインクリメ
ントする（ステップ160）。
一方、ステップ110の判断で処理識別コード欄13の識
別コードが条件処理コードでないならば、さらに結論処
理コードであるか否かが調べられ（ステップ140）、結
論コードなら、ステップ120,130の処理で得られた条件
処理情報に基づいて結論処理を行う（ステップ150）。
別コードが条件処理コードでないならば、さらに結論処
理コードであるか否かが調べられ（ステップ140）、結
論コードなら、ステップ120,130の処理で得られた条件
処理情報に基づいて結論処理を行う（ステップ150）。
そして、この場合もルールメモリカウンタをインクリ
メントしてステップ100の処理に戻る。
メントしてステップ100の処理に戻る。
一方、ルールメモリ12中の全ての条件処理，結論処理
が終了したらステップ170に進み、処理識別コード欄13
の識別コードが確定処理であるか否かが調べられる（ス
テップ170）。
が終了したらステップ170に進み、処理識別コード欄13
の識別コードが確定処理であるか否かが調べられる（ス
テップ170）。
ここで、確定処理なら、各ルールでの結論処理情報に
基づいて確定演算処理を行い、プログラムを終了する
（ステップ180,190）。
基づいて確定演算処理を行い、プログラムを終了する
（ステップ180,190）。
なお、ステップ170の判定がNOなら、NG処理をし、警
報等を発する。
報等を発する。
以上が従来例における直列処理型の演算方式である。
《発明が解決しようとする課題》 ところで、各ルールR1,R2…の中の条件には、第８図
に示すINP0＝０の如く、ルールR1,R2に共通の条件があ
る。
に示すINP0＝０の如く、ルールR1,R2に共通の条件があ
る。
この場合、第９図に示す如く、ルールメモリ12上に
は、a,bの如く、同一の条件処理情報が重複して記述さ
れる。
は、a,bの如く、同一の条件処理情報が重複して記述さ
れる。
これは、ステップ110の判断が条件処理コードなら、
同一の条件処理をルールメモリ12に従って複数回行うこ
とを意味し、結果として演算処理時間が長くなるととも
に、複数回演算される条件のメンバーシップ関数の形状
が複雑な場合、この欠点が更に顕著になるという不具合
があった。
同一の条件処理をルールメモリ12に従って複数回行うこ
とを意味し、結果として演算処理時間が長くなるととも
に、複数回演算される条件のメンバーシップ関数の形状
が複雑な場合、この欠点が更に顕著になるという不具合
があった。
この発明は、上記の如き従来の課題に鑑みてなされた
もので、その目的とするところは、直列方式の演算装置
であって、しかも高速演算処理が可能なファジィ演算処
理装置を提供することにある。
もので、その目的とするところは、直列方式の演算装置
であって、しかも高速演算処理が可能なファジィ演算処
理装置を提供することにある。
《課題を解決するための手段》 この発明は、上記目的を達成するために、 ファジィ推論に用いるメンバーシップ関数が格納され
たメンバーシップ関すメモリと、 ファジィ演算の実行順序でファジィルールが格納され
たルールメモリと、 上記メンバーシップ関数を上記ルールによってファジ
ィ演算する演算部と、 を有し、 上記ルールメモリ中からファジィルールを順次読み出
し、ルールメモリに記述される条件部の適合度をルール
メモリに記述された実行順序で順次演算するファジィ演
算処理装置において、 上記適合度の演算結果のうち、異なる条件の適合度の
演算結果のみを格納する条件部適合値メモリと、 上記条件適合値メモリを参照して、既に演算実行した
同一条件の演算結果が格納されている場合は該演算結果
を用いて条件処理をする条件処理手段と、 を有することを特徴とする。
たメンバーシップ関すメモリと、 ファジィ演算の実行順序でファジィルールが格納され
たルールメモリと、 上記メンバーシップ関数を上記ルールによってファジ
ィ演算する演算部と、 を有し、 上記ルールメモリ中からファジィルールを順次読み出
し、ルールメモリに記述される条件部の適合度をルール
メモリに記述された実行順序で順次演算するファジィ演
算処理装置において、 上記適合度の演算結果のうち、異なる条件の適合度の
演算結果のみを格納する条件部適合値メモリと、 上記条件適合値メモリを参照して、既に演算実行した
同一条件の演算結果が格納されている場合は該演算結果
を用いて条件処理をする条件処理手段と、 を有することを特徴とする。
《作用》 この発明では、異なる条件の適合度のみを格納する条
件部適合値メモリを設け、条件部の適合度演算におい
て、同一条件の重複した適合度演算を回避するので、各
ルールの条件部に共通して存在する条件の演算処理は１
開限りで済み、ファジィ演算の高速処理が可能となる。
件部適合値メモリを設け、条件部の適合度演算におい
て、同一条件の重複した適合度演算を回避するので、各
ルールの条件部に共通して存在する条件の演算処理は１
開限りで済み、ファジィ演算の高速処理が可能となる。
《実施例の説明》 以下、この発明を図面に基づいて説明する。
第１図はこの発明が適用された実施例の全体構成を示
すブロック図である。
すブロック図である。
同図に示すごとく、ファジィ演算処理装置20は、制御
回路１と、この制御回路１とデータバス10および制御バ
ス11を介して接続されたルールメモリ2,条件部適合値メ
モリ3,メンバーシップ関数メモリ4,演算部５および入出
力レジスタ６より構成され、入出力レジスタ６には入力
データ７が入力されるとともに、出力データ８が出力さ
れ、また制御バス11からは制御信号９が出力されてい
る。
回路１と、この制御回路１とデータバス10および制御バ
ス11を介して接続されたルールメモリ2,条件部適合値メ
モリ3,メンバーシップ関数メモリ4,演算部５および入出
力レジスタ６より構成され、入出力レジスタ６には入力
データ７が入力されるとともに、出力データ８が出力さ
れ、また制御バス11からは制御信号９が出力されてい
る。
なお、この実施例においても、ルールメモリ２には第
８図と同様のルールR1,R2…が格納されているものとす
る。
８図と同様のルールR1,R2…が格納されているものとす
る。
ところで、この実施例では、演算部５で一度演算した
条件部の適合値は条件部適合値メモリ３に格納してお
き、再度同一条件の演算を行う場合は、既に条件部適合
値メモリ３に格納された条件部適合値を利用することに
より演算スピードの高速化を図っている。
条件部の適合値は条件部適合値メモリ３に格納してお
き、再度同一条件の演算を行う場合は、既に条件部適合
値メモリ３に格納された条件部適合値を利用することに
より演算スピードの高速化を図っている。
そこで、条件部適合値メモリ３は第２図に示すごとく
構成され、各アドレスは同一の入力ポートナンバーを有
するグループ毎に、31,32,…Ｎとならべられるととも
に、同一の入力ポートナンバーを有するグループでは、
31a,31b…31Mとラベルナンバー順に並べられている。
構成され、各アドレスは同一の入力ポートナンバーを有
するグループ毎に、31,32,…Ｎとならべられるととも
に、同一の入力ポートナンバーを有するグループでは、
31a,31b…31Mとラベルナンバー順に並べられている。
一方、第３図にはルールメモリ２が示されており、例
えばルールR1の処理情報が格納されるアドレス部分15で
あって処理識別コード欄13の識別コードが条件処理コー
ドであるアドレス部分16には、処理情報欄14に加えて同
一条件識別コード欄17が設けられ、第１回目の条件処理
情報が記入される21,22,24の同一条件識別コード欄17に
は同一条件識別コード「０」が記入される戸共に、21の
アドレスと同一の条件処理情報が記入される23のアドレ
スには、既に同一の条件処理がなされたことを表示する
ために、「１」の同一条件識別コードが記入されるよう
構成されている。
えばルールR1の処理情報が格納されるアドレス部分15で
あって処理識別コード欄13の識別コードが条件処理コー
ドであるアドレス部分16には、処理情報欄14に加えて同
一条件識別コード欄17が設けられ、第１回目の条件処理
情報が記入される21,22,24の同一条件識別コード欄17に
は同一条件識別コード「０」が記入される戸共に、21の
アドレスと同一の条件処理情報が記入される23のアドレ
スには、既に同一の条件処理がなされたことを表示する
ために、「１」の同一条件識別コードが記入されるよう
構成されている。
以上が本実施例の構成であるが、次に制御部１で実行
される演算処理手順を第４図を参照しながら説明する。
される演算処理手順を第４図を参照しながら説明する。
まず、プログラムがスタートされると、ルールメモリ
２を読み出し（ステップ400）、次に条件処理コードで
あるか否かの判別処理がなされる（ステップ402）。
２を読み出し（ステップ400）、次に条件処理コードで
あるか否かの判別処理がなされる（ステップ402）。
ここで、条件処理コードなら（ステップ402でYES）、
同一条件についての初めて処理であるか否かがルールメ
モリ２の同一条件識別コード欄17のコードを参照して判
断される（ステップ404）。
同一条件についての初めて処理であるか否かがルールメ
モリ２の同一条件識別コード欄17のコードを参照して判
断される（ステップ404）。
ここで、識別コードが０で初回処理と判別されると、
つづいて条件部適合値演算を行うとともに（ステップ40
6）、演算結果を条件部適合値メモリ３の所定エリアに
書き込む（ステップ408）。
つづいて条件部適合値演算を行うとともに（ステップ40
6）、演算結果を条件部適合値メモリ３の所定エリアに
書き込む（ステップ408）。
一方、同一条件識別コードが１で、ステップ404で初
回処理でないと判別されると（ステップ404でNO）、条
件部適合値メモリ３よりすでに演算済の該当する適合値
を読み出し（ステップ410）、これによって条件処理を
行う（ステップ412）。
回処理でないと判別されると（ステップ404でNO）、条
件部適合値メモリ３よりすでに演算済の該当する適合値
を読み出し（ステップ410）、これによって条件処理を
行う（ステップ412）。
なお、同図においてステップ414以下の部分は第10図
のステップ140以下の部分と同一なので、重複説明は省
略する。
のステップ140以下の部分と同一なので、重複説明は省
略する。
以上説明したように、この実施例では第１回目の条件
処理では適合値の演算処理が実行されるごとに演算結果
を条件部適合値メモリ３中に格納するとともに、再度同
一の条件処理をする場合には、すでに条件部適合値メモ
リ３中に格納されている適合値データを読み出して条件
処理をするもので、同一条件の重複した演算処理を回避
でき、ファジィ演算の高速化を実現できるという効果を
有する。
処理では適合値の演算処理が実行されるごとに演算結果
を条件部適合値メモリ３中に格納するとともに、再度同
一の条件処理をする場合には、すでに条件部適合値メモ
リ３中に格納されている適合値データを読み出して条件
処理をするもので、同一条件の重複した演算処理を回避
でき、ファジィ演算の高速化を実現できるという効果を
有する。
次にこの発明の第２の実施例を第５図〜第７図を参照
しながら説明する。
しながら説明する。
ところで、この実施例では、まず全ての条件部適合度
の演算を実行して第２図に示す如き条件部適合値メモリ
３を完成させ、ルールメモリにはこのようにして作成さ
れた条件部適合値メモリ中におけるアドレス情報を書き
込むようにしており、同一の条件処理をする場合には既
に作成されている条件部適合値メモリ中の該当するアド
レス情報を読み出すことによって演算処理の高速化を図
っている。
の演算を実行して第２図に示す如き条件部適合値メモリ
３を完成させ、ルールメモリにはこのようにして作成さ
れた条件部適合値メモリ中におけるアドレス情報を書き
込むようにしており、同一の条件処理をする場合には既
に作成されている条件部適合値メモリ中の該当するアド
レス情報を読み出すことによって演算処理の高速化を図
っている。
すなわち、第５図には本実施例に使用されるルールメ
モリ32が示されており、この例では、条件処理コードの
場合、情報処理欄14には条件部適合値メモリ３に格納さ
れた各条件のアドレス情報が書き込まれるようになされ
ている。
モリ32が示されており、この例では、条件処理コードの
場合、情報処理欄14には条件部適合値メモリ３に格納さ
れた各条件のアドレス情報が書き込まれるようになされ
ている。
次に、第６図を参照しながら第２の実施例の全体的な
処理手順を説明する。
処理手順を説明する。
プログラムがスタートされると、まず第２図に示すご
とき条件部適合値メモリ３が後に詳述する処理手順で作
成される（ステップ700）。
とき条件部適合値メモリ３が後に詳述する処理手順で作
成される（ステップ700）。
次に、第５図に示したルールメモリ32を参照して（ス
テップ602）、処理識別コード欄13のコードが条件処理
コードであるか否かが調べられる（ステップ604）。
テップ602）、処理識別コード欄13のコードが条件処理
コードであるか否かが調べられる（ステップ604）。
ここで、条件処理コードなら（ステップ604でYES）、
ルールメモリ32に記述された情報処理欄14のアドレス情
報に基づいて、条件部適合値メモリ３中から該当する条
件部適合値を読み出す（ステップ606）。
ルールメモリ32に記述された情報処理欄14のアドレス情
報に基づいて、条件部適合値メモリ３中から該当する条
件部適合値を読み出す（ステップ606）。
こうして、更にステップ608以下の処理がなされる
が、同図においてステップ608以下の処理は既に述べた
第10図のステップ130以下の処理と全く同一なので、重
複した説明は省略する。
が、同図においてステップ608以下の処理は既に述べた
第10図のステップ130以下の処理と全く同一なので、重
複した説明は省略する。
次に、第７図を参照しながら第６図のステップ600に
おける条件部適合値メモリ作成の処理手順を詳述する。
おける条件部適合値メモリ作成の処理手順を詳述する。
この処理では、まず入力ポートナンバーの最大値Nmax
と、入力ポートＮにおける最大ラベル数NLmaxを設定す
る（ステップ700）。
と、入力ポートＮにおける最大ラベル数NLmaxを設定す
る（ステップ700）。
次に入力ポートナンバー０をＮ、メンバーシップ関数
のラベルナンバーＯをNLとして（ステップ710）、入力
ポートナンバーＮがNmaxを越えるか否かを調べる（ステ
ップ720）。
のラベルナンバーＯをNLとして（ステップ710）、入力
ポートナンバーＮがNmaxを越えるか否かを調べる（ステ
ップ720）。
ここで、入力ポートナンバーＮがNmax以下なら（ステ
ップ720でYES）、さらにラベルナンバーNLがNLmax以下
か否かが調べられ（ステップ730）、ラベルナンバーNL
がNLmax以下なら（ステップ730でYES）、入力ポートナ
ンバーおよびラベルナンバーと入力データに基づき条件
部適合値を演算し（ステップ750）、演算結果を条件部
適合値メモリ３中に格納する（ステップ760）。
ップ720でYES）、さらにラベルナンバーNLがNLmax以下
か否かが調べられ（ステップ730）、ラベルナンバーNL
がNLmax以下なら（ステップ730でYES）、入力ポートナ
ンバーおよびラベルナンバーと入力データに基づき条件
部適合値を演算し（ステップ750）、演算結果を条件部
適合値メモリ３中に格納する（ステップ760）。
以下、ステップ740,770で入力ポートナンバーおよび
ラベルナンバーを逐次更新しつつ、全ての条件部適合値
を演算し、第２図に示す如き条件部適合値メモリ３を作
成することになる。
ラベルナンバーを逐次更新しつつ、全ての条件部適合値
を演算し、第２図に示す如き条件部適合値メモリ３を作
成することになる。
以上説明したように、この第２の実施例では、まず全
ての条件部の適合度を演算して条件部適合値メモリを前
もって作成し、ルールメモリ32には条件部適合値メモリ
に格納された各条件部のアドレスを記述して、該当する
アドレスの適合値を読み出すことにより条件処理を行う
ので、第１の実施例同様重複した条件部の演算処理を回
避でき、高速演算を実現できるという効果を有する。
ての条件部の適合度を演算して条件部適合値メモリを前
もって作成し、ルールメモリ32には条件部適合値メモリ
に格納された各条件部のアドレスを記述して、該当する
アドレスの適合値を読み出すことにより条件処理を行う
ので、第１の実施例同様重複した条件部の演算処理を回
避でき、高速演算を実現できるという効果を有する。
《発明の効果》 本発明に係わるファジィ演算処理装置は、上記の如
く、異なる条件の適合度のみ格納する条件部適合値メモ
リを設け、条件部の適合度演算において、同一条件の重
複した適合度演算を回避するので、各ルールの条件部に
共通して存在する条件の演算処理は１回で済み、ファジ
ィ演算の高速処理が可能になるという効果を有する。
く、異なる条件の適合度のみ格納する条件部適合値メモ
リを設け、条件部の適合度演算において、同一条件の重
複した適合度演算を回避するので、各ルールの条件部に
共通して存在する条件の演算処理は１回で済み、ファジ
ィ演算の高速処理が可能になるという効果を有する。
第１図は本発明が適用された実施例装置の全体構成を示
すブロック図、第２図は第１の実施例に使用される条件
部適合値メモリの説明図、第３図は第１の実施例に使用
されるルールメモリの説明図、第４図は第１の実施例の
処理手順を示すフローチャート、第５図は第２の実施例
に使用されるルールメモリの説明図、第６図は第２の実
施例の全体的な処理手順を示すフローチャート、第７図
は第６図における条件部適合値メモリ作成の処理手順を
示す詳細フローチャート、第８図はルールの説明図、第
９図は従来例におけるルールメモリの説明図、第10図は
従来例における処理手順を示すフローチャートである。 １……制御回路 2,32……ルールメモリ ３……条件部適合値メモリ ４……メンバーシップ関数メモリ ５……演算部 ６……入出力レジスタ 13……処理識別コード欄 14……処理情報欄 17……同一条件識別コード欄
すブロック図、第２図は第１の実施例に使用される条件
部適合値メモリの説明図、第３図は第１の実施例に使用
されるルールメモリの説明図、第４図は第１の実施例の
処理手順を示すフローチャート、第５図は第２の実施例
に使用されるルールメモリの説明図、第６図は第２の実
施例の全体的な処理手順を示すフローチャート、第７図
は第６図における条件部適合値メモリ作成の処理手順を
示す詳細フローチャート、第８図はルールの説明図、第
９図は従来例におけるルールメモリの説明図、第10図は
従来例における処理手順を示すフローチャートである。 １……制御回路 2,32……ルールメモリ ３……条件部適合値メモリ ４……メンバーシップ関数メモリ ５……演算部 ６……入出力レジスタ 13……処理識別コード欄 14……処理情報欄 17……同一条件識別コード欄
Claims (1)
- 【請求項１】ファジィ推論に用いるメンバーシップ関数
が格納されたメンバーシップ関数メモリと、 ファジィ演算の実行順序でファジィルールが格納された
ルールメモリと、 上記メンバーシップ関数を上記ルールによってファジィ
演算する演算部と、 を有し、 上記ルールメモリ中からファジィルールを順次読み出
し、ルールメモリに記述される条件部の適合度をルール
メモリに記述された実行順序で順次演算するファジィ演
算処理装置において、 上記適合度の演算結果のうち、異なる条件の適合度の演
算結果のみを格納する条件部適合値メモリと、 上記条件部適合値メモリを参照して、既に演算実行した
同一条件の演算結果が格納されている場合は該演算結果
を用いて条件処理をする条件処理手段と、 を有することを特徴とするファジィ演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114032A JP3067161B2 (ja) | 1990-04-27 | 1990-04-27 | ファジィ演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114032A JP3067161B2 (ja) | 1990-04-27 | 1990-04-27 | ファジィ演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410132A JPH0410132A (ja) | 1992-01-14 |
| JP3067161B2 true JP3067161B2 (ja) | 2000-07-17 |
Family
ID=14627326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114032A Expired - Fee Related JP3067161B2 (ja) | 1990-04-27 | 1990-04-27 | ファジィ演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067161B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8082219B2 (en) | 2007-01-26 | 2011-12-20 | Cfph, Llc | Algorithmic trading |
-
1990
- 1990-04-27 JP JP2114032A patent/JP3067161B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH0410132A (ja) | 1992-01-14 |
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