JP2629359B2 - 論理シミュレータ - Google Patents
論理シミュレータInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理シミュレータに関し，特に機能記述言語
のシミュレーションをハードウェアで実現した論理シミ
ュレータに関する。
のシミュレーションをハードウェアで実現した論理シミ
ュレータに関する。
従来，この種の論理シミュレータはソフトウェアで実
現されるのが主で，最近ファームウェア／ハードウェア
で実現されるものが出始めているが，それらはゲートレ
ベルに限定されていた。例えば次のような文献に記載さ
れている。
現されるのが主で，最近ファームウェア／ハードウェア
で実現されるものが出始めているが，それらはゲートレ
ベルに限定されていた。例えば次のような文献に記載さ
れている。
（１） Sasaki,T et al,“A Mixed Level Simulator f
or Large Digital System Logic Verification,"17th D
A Conf.pp.626〜633（1980）． （２） “CAE station′s simulators tackle 1 milli
on gates"Electron.Des.,pp.279−285（1983）． （３） G.F.Pfister,“The Yorktown Simulation Engi
ne:Introduction,"Proc.19th DA Conf.,pp.51〜54（198
2）． 〔発明が解決しようとする課題〕 上述した従来の言語（機能）レベル論理シミュレータ
は，ソフトウェアで実現されているため，シミュレーシ
ョン処理が各々の記述文（機能演算子）のシーケンス処
理となり実行時間がかかる。特に大規模論理回路を言語
で記述した際のシミュレーション時間は膨大なものにな
るという課題がある。
or Large Digital System Logic Verification,"17th D
A Conf.pp.626〜633（1980）． （２） “CAE station′s simulators tackle 1 milli
on gates"Electron.Des.,pp.279−285（1983）． （３） G.F.Pfister,“The Yorktown Simulation Engi
ne:Introduction,"Proc.19th DA Conf.,pp.51〜54（198
2）． 〔発明が解決しようとする課題〕 上述した従来の言語（機能）レベル論理シミュレータ
は，ソフトウェアで実現されているため，シミュレーシ
ョン処理が各々の記述文（機能演算子）のシーケンス処
理となり実行時間がかかる。特に大規模論理回路を言語
で記述した際のシミュレーション時間は膨大なものにな
るという課題がある。
本発明は従来のもののこのような課題を解決しようと
するもので，言語で記述された論理のシミュレーション
をハードウェアで実現し，シミュレーション実行速度を
高速化した論理シミュレータを提供するものである。
するもので，言語で記述された論理のシミュレーション
をハードウェアで実現し，シミュレーション実行速度を
高速化した論理シミュレータを提供するものである。
本発明の論理シミュレータは，シミュレーション・モ
デルを機能記述言語で記述した記述文の入力値が格納さ
れる記憶手段と、モデルが記述された個々の記述文が後
述の言語評価手段のどこに対応しているかを識別するた
めの識別子を格納する記憶手段と、論理シミュレーショ
ン時、入力値が変化した記述文を識別できる記憶手段
と、前記記述文の識別子及び入力値をもらい、機能記述
言語で記述された記述文を評価して、その評価結果を生
成する言語評価手段と、評価結果が格納される記憶手段
と、新たに評価された結果を旧結果と比較し、記述文の
変化したもののみを順番に１つずつ順序づける手段と、
前記モデル内のある記述文が他のどの記述文へ接続して
いるかを示す接続先が格納された記憶手段とを含んでい
る。
デルを機能記述言語で記述した記述文の入力値が格納さ
れる記憶手段と、モデルが記述された個々の記述文が後
述の言語評価手段のどこに対応しているかを識別するた
めの識別子を格納する記憶手段と、論理シミュレーショ
ン時、入力値が変化した記述文を識別できる記憶手段
と、前記記述文の識別子及び入力値をもらい、機能記述
言語で記述された記述文を評価して、その評価結果を生
成する言語評価手段と、評価結果が格納される記憶手段
と、新たに評価された結果を旧結果と比較し、記述文の
変化したもののみを順番に１つずつ順序づける手段と、
前記モデル内のある記述文が他のどの記述文へ接続して
いるかを示す接続先が格納された記憶手段とを含んでい
る。
上述の言語評価手段は、好ましくは、識別子、入力
値、及び評価結果を格納する入出力データ設定メモリ
と、マイクロ・プログラミングの実行ルーチンを格納す
るマイクロルーチン用メモリと、旧結果を格納する旧デ
ータ保存用メモリと、言語で記述された文を命令コード
化された形で格納するモデル格納用メモリと、言語を評
価する演算回路と、これら全体を制御する制御回路とを
含む。
値、及び評価結果を格納する入出力データ設定メモリ
と、マイクロ・プログラミングの実行ルーチンを格納す
るマイクロルーチン用メモリと、旧結果を格納する旧デ
ータ保存用メモリと、言語で記述された文を命令コード
化された形で格納するモデル格納用メモリと、言語を評
価する演算回路と、これら全体を制御する制御回路とを
含む。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
10は記述文の入力値が格納される入力データ設定メモ
リ,20は個々の記述文を識別する記述文識別メモリ,30は
入力値が変化した記述文を識別できる入力変化記述文識
別メモリ,40は入力データ設定メモリ10の出力と記述文
識別メモリ20の出力を入力して言語を評価する言語評価
回路,50は言語評価回路40の結果を格納する出力データ
格納メモリ,60は評価結果の出力変化信号を１つずつ順
序づけする変化信号順序付回路,70は記述文の接続先が
格納された記述文の接続メモリ,80〜88は各部を結ぶ信
号線である。
リ,20は個々の記述文を識別する記述文識別メモリ,30は
入力値が変化した記述文を識別できる入力変化記述文識
別メモリ,40は入力データ設定メモリ10の出力と記述文
識別メモリ20の出力を入力して言語を評価する言語評価
回路,50は言語評価回路40の結果を格納する出力データ
格納メモリ,60は評価結果の出力変化信号を１つずつ順
序づけする変化信号順序付回路,70は記述文の接続先が
格納された記述文の接続メモリ,80〜88は各部を結ぶ信
号線である。
第２図は第１図における言語評価回路40の一例の一構
成図である。
成図である。
110は言語の識別子，入力値及び評価結果が格納され
る記述文の入出力データ設定メモリ（CM）,120はマイク
ロ・プログラミングの実行ルーチンが格納されたマイク
ロルーチン用メモリ（CS）,130はメモリ素子やレジスタ
素子の様に，旧データ保存用メモリ（DM）,140は言語で
記述された文が命令コード化された形で格納されたモデ
ル格納用メモリ（IM）,150は言語を評価する演算回路,1
60はこれら全体を制御する制御回路,170は各メモリや回
路へのデータ・バス,180はアドレス・バス,190は制御信
号線である。
る記述文の入出力データ設定メモリ（CM）,120はマイク
ロ・プログラミングの実行ルーチンが格納されたマイク
ロルーチン用メモリ（CS）,130はメモリ素子やレジスタ
素子の様に，旧データ保存用メモリ（DM）,140は言語で
記述された文が命令コード化された形で格納されたモデ
ル格納用メモリ（IM）,150は言語を評価する演算回路,1
60はこれら全体を制御する制御回路,170は各メモリや回
路へのデータ・バス,180はアドレス・バス,190は制御信
号線である。
第３図は論理回路を言語を使って記述した例である。
（ａ）に言語記述の一部を，（ｂ）に言語に対応する回
路図を，（ｃ）に言語記述が実行される際に使用される
命令コードが各記述に対比されて示されている。
（ａ）に言語記述の一部を，（ｂ）に言語に対応する回
路図を，（ｃ）に言語記述が実行される際に使用される
命令コードが各記述に対比されて示されている。
第４図は第１図，第２図を組み合せて，第３図で示さ
れる記述文が評価される経緯を示すものである。
れる記述文が評価される経緯を示すものである。
これらの図を参照して本発明の動作について説明す
る。
る。
シミュレーション実行が始まる前に，シミュレータ内
の各メモリには必要なデータが格納されているものとす
る。本例では入力データ設定メモリ10には記述文I,IIの
入力値，即ち,A,B,Cの値,D,ADRの値が，記述文識別メモ
リ20には記述文I,IIの識別子が，即ち，記述文Ｉに対し
ては2,0,記述文IIに対しては9,2が入っている。入力変
化記述文識別メモリ30には記述文の入力信号変化が起っ
たものには“1"が立てられる。本例では記述文Ｉには初
期状態で“1"が，記述文IIには“0"が立っているものと
する。出力データ格納メモリ50には記述文I,IIの出力初
期値，即ち，共に“0"が，記述文の接続メモリ70には記
述文I,IIの接続先が格納されているものとする。また，
マイクロルーチン用メモリ（CS）120には言語を評価す
るのに必要な命令コード実行ルーチンが，旧データ保存
用メモリ（DM）130には記述文IIのメモリセル内の内容
が，モデル格納用メモリ（IM）140には各文の命令コー
ドが，それぞれ入っているものとする。
の各メモリには必要なデータが格納されているものとす
る。本例では入力データ設定メモリ10には記述文I,IIの
入力値，即ち,A,B,Cの値,D,ADRの値が，記述文識別メモ
リ20には記述文I,IIの識別子が，即ち，記述文Ｉに対し
ては2,0,記述文IIに対しては9,2が入っている。入力変
化記述文識別メモリ30には記述文の入力信号変化が起っ
たものには“1"が立てられる。本例では記述文Ｉには初
期状態で“1"が，記述文IIには“0"が立っているものと
する。出力データ格納メモリ50には記述文I,IIの出力初
期値，即ち，共に“0"が，記述文の接続メモリ70には記
述文I,IIの接続先が格納されているものとする。また，
マイクロルーチン用メモリ（CS）120には言語を評価す
るのに必要な命令コード実行ルーチンが，旧データ保存
用メモリ（DM）130には記述文IIのメモリセル内の内容
が，モデル格納用メモリ（IM）140には各文の命令コー
ドが，それぞれ入っているものとする。
シミュレーション実行順序は次の様である。
（１） 入力変化記述文識別メモリ30のアドレスｎで示
される所より値をとり出して，記述文の入力信号に変化
が無いかどうか（“1"が立っているかどうか）調べる。
同時に，記述文識別メモリ20,入力データ設定メモリ10
の同一アドレスで示される内容を言語評価回路40へ送
る。即ち，アドレスがｎからｎ＋２に進む間に，識別子
2,0,識別文Ｉの入力値A,B,Cの値が記述文の入出力デー
タ設定メモリ（CM）110に格納される。
される所より値をとり出して，記述文の入力信号に変化
が無いかどうか（“1"が立っているかどうか）調べる。
同時に，記述文識別メモリ20,入力データ設定メモリ10
の同一アドレスで示される内容を言語評価回路40へ送
る。即ち，アドレスがｎからｎ＋２に進む間に，識別子
2,0,識別文Ｉの入力値A,B,Cの値が記述文の入出力デー
タ設定メモリ（CM）110に格納される。
（２） 入力変化記述文識別メモリ30のアドレスｎで示
される番地には“1"が立っているので，記述文Ｉは入力
信号が変化したことが判り，言語評価回路40に対して記
述文Ｉの評価実行を指示する。
される番地には“1"が立っているので，記述文Ｉは入力
信号が変化したことが判り，言語評価回路40に対して記
述文Ｉの評価実行を指示する。
（２−１） 実行指令が制御回路160にくると，マイク
ロルーチンメモリ（CS）120の実行開始ルーチンが働い
て，記述文の入出力データ設定メモリ（CM）110から記
述文Ｉの識別子（これはモデル格納用メモリ（IM）140
の開始アドレス）をとり出す。
ロルーチンメモリ（CS）120の実行開始ルーチンが働い
て，記述文の入出力データ設定メモリ（CM）110から記
述文Ｉの識別子（これはモデル格納用メモリ（IM）140
の開始アドレス）をとり出す。
（２−２） 次に，この開始アドレスを元に，モデル格
納用メモリ（IM）140を読み，命令コードGETAを読み出
す。
納用メモリ（IM）140を読み，命令コードGETAを読み出
す。
（２−３） 次に，この命令コードCETAを実行するマイ
クロルーチン用メモリ（CS）120のGET実行ルーチンを読
む。
クロルーチン用メモリ（CS）120のGET実行ルーチンを読
む。
（２−４） このGET実行ルーチンが動作することによ
り，入出力データ設定メモリ（CM）110から演算回路150
へＡの値が読み込まれる。
り，入出力データ設定メモリ（CM）110から演算回路150
へＡの値が読み込まれる。
（２−５） モデル格納用メモリ（IM）140のアドレス
は制御回路160によって次のアドレスへ移行し，（２−
２）から（２−４）と同様な手続を経て，入力データ設
定（GM）110から演算回路150へＢの値が読み込まれる。
は制御回路160によって次のアドレスへ移行し，（２−
２）から（２−４）と同様な手続を経て，入力データ設
定（GM）110から演算回路150へＢの値が読み込まれる。
（２−６） モデル格納用メモリ（IM）140の次の命令
はANDなので，マイクロルーチン用メモリ（CS）120から
のAND実行ルーチンの制御に基づき，演算回路でＡ＊Ｂ
を実行する。
はANDなので，マイクロルーチン用メモリ（CS）120から
のAND実行ルーチンの制御に基づき，演算回路でＡ＊Ｂ
を実行する。
（２−７） モデル格納用メモリ（IM）140の次の命令
はGETCなので（２−２）から（２−４）と同様な手続き
で入出力データ設定メモリ（CM）110からＣの値を演算
回路150へ読み込む。
はGETCなので（２−２）から（２−４）と同様な手続き
で入出力データ設定メモリ（CM）110からＣの値を演算
回路150へ読み込む。
（２−８） モデル格納用メモリ（IM）140の次の命令
はORなので，マイクロルーチン用メモリ（CS）120のOR
実行ルーチンの制御に基づき，演算回路150でＡ＊Ｂ＋
Ｃが実行される。
はORなので，マイクロルーチン用メモリ（CS）120のOR
実行ルーチンの制御に基づき，演算回路150でＡ＊Ｂ＋
Ｃが実行される。
（２−９） モデル格納用メモリ（IM）140の次の命令
はEXITで，結果の出力（格納）命令なので実行結果Ａ＊
Ｂ＋Ｃ＝“1"を入出力データ設定メモリCM110の出力値
エリアに格納する。
はEXITで，結果の出力（格納）命令なので実行結果Ａ＊
Ｂ＋Ｃ＝“1"を入出力データ設定メモリCM110の出力値
エリアに格納する。
（３） Ｄの評価結果“1"は出力データ格納メモリ50へ
格納されると同時に,Dの旧値“0"と比較される。Ｄの評
価結果は旧値と異なるので,Dの接続先に変化を知らせる
必要がある。評価結果が複数ビットで，複数の変化があ
る時は変化信号順序付回路60でLSB（Least Significant
Bit）側からの変化ビットから１個ずつ順序づけて出力
する。
格納されると同時に,Dの旧値“0"と比較される。Ｄの評
価結果は旧値と異なるので,Dの接続先に変化を知らせる
必要がある。評価結果が複数ビットで，複数の変化があ
る時は変化信号順序付回路60でLSB（Least Significant
Bit）側からの変化ビットから１個ずつ順序づけて出力
する。
（４） Ｄの接続先は接続メモリ70で探す。本例ではＤ
の接続先がｎ＋４となっている。信号線86を通して送付
時にはＤの評価結果が付加されて送られる。
の接続先がｎ＋４となっている。信号線86を通して送付
時にはＤの評価結果が付加されて送られる。
（５） Ｄの信号変化が送られてくると，入力データ設
定メモリ10の記述文IIの入力値はｎ＋４のアドレスで
“0"→“1"へ書き換えられる。同時に，入力変化記述文
識別メモリ30のｎ＋４アドレスには入力信号の変化を知
らせるために“0"→“1"へ書き換えられる。
定メモリ10の記述文IIの入力値はｎ＋４のアドレスで
“0"→“1"へ書き換えられる。同時に，入力変化記述文
識別メモリ30のｎ＋４アドレスには入力信号の変化を知
らせるために“0"→“1"へ書き換えられる。
以上で記述文Ｉのシミュレーションは終了する。
次に記述文IIは同様に次の様に行われる。
（１） ｎ＋４のアドレスよりデータを読み出して入出
力データ設定メモリ（CM）110へ送る。記述文IIはメモ
リ文なので，記述文の識別子だけでなく，メモリの開始
アドレスも同時に送られる。この模様は110′に示され
ている。記述文IIはＤの値を調べ,D＝“1"ならADRで示
されるアドレスから１ワード16ビットを読み出す命令で
ある。メモリＭは1024w×16ビットで，読み出された値
はＭの出力となる。
力データ設定メモリ（CM）110へ送る。記述文IIはメモ
リ文なので，記述文の識別子だけでなく，メモリの開始
アドレスも同時に送られる。この模様は110′に示され
ている。記述文IIはＤの値を調べ,D＝“1"ならADRで示
されるアドレスから１ワード16ビットを読み出す命令で
ある。メモリＭは1024w×16ビットで，読み出された値
はＭの出力となる。
（２） 実行指令が来ると，記述文Ｉと同様にモデル格
納用メモリ（IM）140の識別子をとりだしてモデル格納
用メモリ（IM）140を読み,Dの値を制御回路160にとり込
む。次にモデル格納用メモリ（IM）140の次の命令（TRN
1）を実行し，モデル格納用メモリ（IM）140の次のアド
レスに飛ぶか，終了するかチェックする。本例ではＤ＝
“1"なので次の命令でADRを入出力データ設定メモリ（C
M）110より制御回路160へとりこむ。次にRAT命令が読み
出され，マイクロルーチン用メモリ（CS）120のRAT実行
ルーチンに基づいて，開始アドレス（本例ではDMの２番
地）からADR＝ｍ番目のデータ（本例では0F1F）が読み
出され制御回路160の中にとりこまれる。最後にEXIT命
令が実行されて，読み出し結果が入出力データ設定メモ
リ（CM）110へ格納される。
納用メモリ（IM）140の識別子をとりだしてモデル格納
用メモリ（IM）140を読み,Dの値を制御回路160にとり込
む。次にモデル格納用メモリ（IM）140の次の命令（TRN
1）を実行し，モデル格納用メモリ（IM）140の次のアド
レスに飛ぶか，終了するかチェックする。本例ではＤ＝
“1"なので次の命令でADRを入出力データ設定メモリ（C
M）110より制御回路160へとりこむ。次にRAT命令が読み
出され，マイクロルーチン用メモリ（CS）120のRAT実行
ルーチンに基づいて，開始アドレス（本例ではDMの２番
地）からADR＝ｍ番目のデータ（本例では0F1F）が読み
出され制御回路160の中にとりこまれる。最後にEXIT命
令が実行されて，読み出し結果が入出力データ設定メモ
リ（CM）110へ格納される。
（３） 以降の処理は記述文Ｉと同様に行われる。
以上の様に本シミュレータで言語の評価が行われる。
以上説明した様に本発明の論理シミュレータによれ
ば，言語で記述された論理のシミュレーションをハード
ウェアで実現し，シミュレーション実行速度を高速化で
きるという効果がある。
ば，言語で記述された論理のシミュレーションをハード
ウェアで実現し，シミュレーション実行速度を高速化で
きるという効果がある。
第１図は本発明の論理シミュレータの一実施例の構成
図，第２図は第１図中の言語評価回路の一例の構成図，
第３図（ａ）（ｂ）（ｃ）はそれぞれ言語記述例を示す
図，対応する回路図，命令コードの例を示す図であり，
第４図は第３図の実行過程を示す図である。 記号の説明:10……入力データ設定メモリ,20……記述文
識別メモリ,30……入力変化記述文識別メモリ,40……言
語評価回路,50……出力データ格納メモリ,60……変化信
号順序付回路,70……記述文の接続メモリ,80〜88……信
号線,110……記述文の入出力データ設定メモリ（CM）,1
20……マイクロ・ルーチン用メモリ（CS）,130……旧デ
ータ保存用メモリ（DM）,140……モデル格納用メモリ
（IM）,150……演算回路,160……制御回路,170……デー
タバス,180……アドレスバス,190……制御信号線。
図，第２図は第１図中の言語評価回路の一例の構成図，
第３図（ａ）（ｂ）（ｃ）はそれぞれ言語記述例を示す
図，対応する回路図，命令コードの例を示す図であり，
第４図は第３図の実行過程を示す図である。 記号の説明:10……入力データ設定メモリ,20……記述文
識別メモリ,30……入力変化記述文識別メモリ,40……言
語評価回路,50……出力データ格納メモリ,60……変化信
号順序付回路,70……記述文の接続メモリ,80〜88……信
号線,110……記述文の入出力データ設定メモリ（CM）,1
20……マイクロ・ルーチン用メモリ（CS）,130……旧デ
ータ保存用メモリ（DM）,140……モデル格納用メモリ
（IM）,150……演算回路,160……制御回路,170……デー
タバス,180……アドレスバス,190……制御信号線。
Claims (2)
- 【請求項１】シミュレーション・モデルを機能記述言語
で記述した記述文の入力値が格納される記憶手段と、モ
デルが記述された個々の記述文が後述の言語評価手段の
どこに対応しているかを識別するための識別子を格納す
る記憶手段と、論理シミュレーション時、入力値が変化
した記述文を識別できる記憶手段と、前記記述文の識別
子及び入力値をもらい、機能記述言語で記述された記述
文を評価して、その評価結果を生成する言語評価手段
と、評価結果が格納される記憶手段と、新たに評価され
た結果を旧結果と比較し、記述文の変化したもののみを
順番に１つずつ順序づける手段と、前記モデル内のある
記述文が他のどの記述文へ接続しているかを示す接続先
が格納された記憶手段とを含むことを特徴とする論理シ
ミュレータ。 - 【請求項２】前記言語評価手段は、識別子、入力値、及
び評価結果を格納する入出力データ設定メモリと、マイ
クロ・プログラミングの実行ルーチンを格納するマイク
ロルーチン用メモリと、旧結果を格納する旧データ保存
用メモリと、言語で記述された文を命令コード化された
形で格納するモデル格納用メモリと、言語を評価する演
算回路と、これら全体を制御する制御回路とを含む請求
項１記載の論理シミュレータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166926A JP2629359B2 (ja) | 1989-06-30 | 1989-06-30 | 論理シミュレータ |
| US08/074,725 US5572708A (en) | 1989-02-28 | 1993-06-10 | Hardware simulator capable of dealing with a description of a functional level |
| US08/432,260 US5689683A (en) | 1989-02-28 | 1995-05-01 | Hardware simulator capable of dealing with a description of a functional level |
| US08/432,270 US6157904A (en) | 1989-02-28 | 1995-05-01 | Hardware simulator capable of dealing with a description of a functional level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166926A JP2629359B2 (ja) | 1989-06-30 | 1989-06-30 | 論理シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334071A JPH0334071A (ja) | 1991-02-14 |
| JP2629359B2 true JP2629359B2 (ja) | 1997-07-09 |
Family
ID=15840223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166926A Expired - Fee Related JP2629359B2 (ja) | 1989-02-28 | 1989-06-30 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629359B2 (ja) |
-
1989
- 1989-06-30 JP JP1166926A patent/JP2629359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334071A (ja) | 1991-02-14 |
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