JP2586155B2 - 論理シミュレータ - Google Patents
論理シミュレータInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理シミュレータに関し、特に機能記述言語
で記述されたシミュレーションモデルの論理シミュレー
ションをハードウェアで実現する機能レベルの論理シミ
ュレータに関する。
で記述されたシミュレーションモデルの論理シミュレー
ションをハードウェアで実現する機能レベルの論理シミ
ュレータに関する。
従来、この種の論理シミュレータは、ソフトウェアで
実現されるものが主であり、最近ファームウェア／ハー
ドウェアで実現されるものが出始めているが、それらは
ゲートレベルに限定されていた。先行技術としては、例
えば、以下のような文献がある。
実現されるものが主であり、最近ファームウェア／ハー
ドウェアで実現されるものが出始めているが、それらは
ゲートレベルに限定されていた。先行技術としては、例
えば、以下のような文献がある。
（１）Sasaki,T et al.,“AMixed Level Simulator for
Large Digital System Logic Verification",17th DA
Conf.pp.626〜633（1980）． （２）“CAE station′s simulators tackle 1 million
gates",Electron Des.,pp.279〜285（1983）． （３）G.F.Pfister,“THE Yorktown Simulation Engin
e:Introduction",Proc.19th DA Conf.,pp.51〜54（198
2）． 〔発明が解決しようとする課題〕 上述した従来の論理シミュレータは、ソフトウェアで
実現されていたので、論理シミュレーションの処理が各
々の記述文（機能演算子）のシーケンス処理となり、実
行時間がかかるという欠点がある。特に、大規模論理回
路を機能記述言語で記述した際の論理シミュレーション
の処理時間は膨大なものになる。
Large Digital System Logic Verification",17th DA
Conf.pp.626〜633（1980）． （２）“CAE station′s simulators tackle 1 million
gates",Electron Des.,pp.279〜285（1983）． （３）G.F.Pfister,“THE Yorktown Simulation Engin
e:Introduction",Proc.19th DA Conf.,pp.51〜54（198
2）． 〔発明が解決しようとする課題〕 上述した従来の論理シミュレータは、ソフトウェアで
実現されていたので、論理シミュレーションの処理が各
々の記述文（機能演算子）のシーケンス処理となり、実
行時間がかかるという欠点がある。特に、大規模論理回
路を機能記述言語で記述した際の論理シミュレーション
の処理時間は膨大なものになる。
本発明の目的は、上述の点に鑑み、機能記述言語で記
述されたシミュレータモデルの論理シミュレーションを
ハードウェアで実現し、しかも効率的なパイプライン処
理ができるようにして、論理シミュレーションの実行速
度を高速化するようにした論理シミュレータを提供する
ことにある。
述されたシミュレータモデルの論理シミュレーションを
ハードウェアで実現し、しかも効率的なパイプライン処
理ができるようにして、論理シミュレーションの実行速
度を高速化するようにした論理シミュレータを提供する
ことにある。
本発明の論理シミュレータは、機能記述言語で記述さ
れたシミュレーションモデルの論理シミュレーションを
行う機能レベルの論理シミュレータにおいて、記述文の
入力値を格納する入力値記憶手段と、記述文の識別子を
格納する記述文識別記憶手段と、論理シミュレーション
時に入力値が変化した記述文を識別するための情報を格
納する入力変化記述文識別記憶手段と、前記記述文識別
記憶手段からの記述文の識別子と前記入力値記憶手段か
らの記述文の入力値とを受け付けて記述文の言語評価を
行い評価結果を返却する言語評価手段と、記述文の旧状
態での出力結果を格納する出力結果記憶手段と、この出
力結果記憶手段に格納された記述文の旧状態での出力結
果と前記言語評価手段による新たな評価結果とを比較し
て変化信号を１つずつ順序付ける変化信号順序付け手段
と、この変化信号順序付け手段により順序付けられた変
化信号を評価結果とともに順序蓄積し要求に応じて出力
する第１の緩衝手段と、記述文の接続先を格納する記述
文接続先記憶手段と、前記第１の緩衝手段の出力をもと
に前記記述文接続先記憶手段から読み出された記述文の
接続先を評価結果とともに順次蓄積し要求に応じて出力
する第２の緩衝手段と、この第２の緩衝手段の出力を入
力して前記入力値記憶手段および前記入力変化記述文識
別記憶手段に設定する形で順次蓄積し要求に応じて出力
する第３の緩衝手段とを有する。
れたシミュレーションモデルの論理シミュレーションを
行う機能レベルの論理シミュレータにおいて、記述文の
入力値を格納する入力値記憶手段と、記述文の識別子を
格納する記述文識別記憶手段と、論理シミュレーション
時に入力値が変化した記述文を識別するための情報を格
納する入力変化記述文識別記憶手段と、前記記述文識別
記憶手段からの記述文の識別子と前記入力値記憶手段か
らの記述文の入力値とを受け付けて記述文の言語評価を
行い評価結果を返却する言語評価手段と、記述文の旧状
態での出力結果を格納する出力結果記憶手段と、この出
力結果記憶手段に格納された記述文の旧状態での出力結
果と前記言語評価手段による新たな評価結果とを比較し
て変化信号を１つずつ順序付ける変化信号順序付け手段
と、この変化信号順序付け手段により順序付けられた変
化信号を評価結果とともに順序蓄積し要求に応じて出力
する第１の緩衝手段と、記述文の接続先を格納する記述
文接続先記憶手段と、前記第１の緩衝手段の出力をもと
に前記記述文接続先記憶手段から読み出された記述文の
接続先を評価結果とともに順次蓄積し要求に応じて出力
する第２の緩衝手段と、この第２の緩衝手段の出力を入
力して前記入力値記憶手段および前記入力変化記述文識
別記憶手段に設定する形で順次蓄積し要求に応じて出力
する第３の緩衝手段とを有する。
また、本発明の論理シミュレータの言語評価手段は、
前記記述文識別記憶手段からの記述文の識別子および前
記入力値記憶手段からの記述文の入力値を順次蓄積し要
求に応じて出力する第４の緩衝手段と、記述文で記述さ
れるモデルを命令コード化された形で格納するモデル格
納用記憶手段と、このモデル格納用記憶手段に格納され
た命令コードを実行する演算手段と、記述文により記述
されたモデルがメモリやレジスタなどの場合に旧状態の
データを保存するデータ保存用記憶手段と、前記モデル
格納用記憶手段から読み出された命令コードの実行結果
である評価結果を順次蓄積し要求に応じて出力する第５
の緩衝手段と、マイクロプログラミングで制御するルー
チンを格納するマイクロルーチン用記憶手段と、このマ
イクロルーチン用記憶手段から読み出したルーチンで前
記第４の緩衝手段，前記モデル格納用記憶手段，前記演
算手段，前記データ保存用記憶手段および前記第５の緩
衝手段を制御する制御手段とを有する。
前記記述文識別記憶手段からの記述文の識別子および前
記入力値記憶手段からの記述文の入力値を順次蓄積し要
求に応じて出力する第４の緩衝手段と、記述文で記述さ
れるモデルを命令コード化された形で格納するモデル格
納用記憶手段と、このモデル格納用記憶手段に格納され
た命令コードを実行する演算手段と、記述文により記述
されたモデルがメモリやレジスタなどの場合に旧状態の
データを保存するデータ保存用記憶手段と、前記モデル
格納用記憶手段から読み出された命令コードの実行結果
である評価結果を順次蓄積し要求に応じて出力する第５
の緩衝手段と、マイクロプログラミングで制御するルー
チンを格納するマイクロルーチン用記憶手段と、このマ
イクロルーチン用記憶手段から読み出したルーチンで前
記第４の緩衝手段，前記モデル格納用記憶手段，前記演
算手段，前記データ保存用記憶手段および前記第５の緩
衝手段を制御する制御手段とを有する。
本発明の論理シミュレータでは、入力値記憶手段が記
述文の入力値を格納し、記述文識別記憶手段が記述文の
識別子を格納し、入力変化記述文識別記憶手段が論理シ
ミュレーション時に入力値が変化した記述文を識別する
ための情報を格納し、言語評価手段が記述文識別記憶手
段からの記述文の識別子と入力値記憶手段からの記述文
の入力値とを受け付けて記述文の言語評価を行い評価結
果を返却し、出力結果記憶手段が記述文の旧状態での出
力結果を格納し、変化信号順序付け手段が出力結果記憶
手段に格納された記述文の旧状態での出力結果と言語評
価手段による新たな評価結果とを比較して変化信号を１
つずつ順序付け、第１の緩衝手段が変化信号順序付け手
段により順序付けられた変化信号を評価結果とともに順
序蓄積し要求に応じて出力し、記述文接続先記憶手段が
記述文の接続先を格納し、第２の緩衝手段が第１の緩衝
手段の出力をもとに記述文接続先記憶手段から読み出さ
れた記述文の接続先を評価結果とともに順序蓄積し要求
に応じて出力し、第３の緩衝手段が第２の緩衝手段の出
力を入力して入力値記憶手段および入力値変化記述文識
別記憶手段に設定する形で順次蓄積し要求に応じて出力
する。
述文の入力値を格納し、記述文識別記憶手段が記述文の
識別子を格納し、入力変化記述文識別記憶手段が論理シ
ミュレーション時に入力値が変化した記述文を識別する
ための情報を格納し、言語評価手段が記述文識別記憶手
段からの記述文の識別子と入力値記憶手段からの記述文
の入力値とを受け付けて記述文の言語評価を行い評価結
果を返却し、出力結果記憶手段が記述文の旧状態での出
力結果を格納し、変化信号順序付け手段が出力結果記憶
手段に格納された記述文の旧状態での出力結果と言語評
価手段による新たな評価結果とを比較して変化信号を１
つずつ順序付け、第１の緩衝手段が変化信号順序付け手
段により順序付けられた変化信号を評価結果とともに順
序蓄積し要求に応じて出力し、記述文接続先記憶手段が
記述文の接続先を格納し、第２の緩衝手段が第１の緩衝
手段の出力をもとに記述文接続先記憶手段から読み出さ
れた記述文の接続先を評価結果とともに順序蓄積し要求
に応じて出力し、第３の緩衝手段が第２の緩衝手段の出
力を入力して入力値記憶手段および入力値変化記述文識
別記憶手段に設定する形で順次蓄積し要求に応じて出力
する。
また、本発明の論理シミュレータの言語評価手段で
は、第４の緩衝手段が記述文識別記憶手段からの記述文
の識別子および入力値記憶手段からの記述文の入力値を
順序蓄積し要求に応じて出力し、モデル格納用記憶手段
が記述文で記述されるモデルを命令コード化された形で
格納し、演算手段がモデル格納用記憶手段に格納された
命令コードを実行し、データ保存用記憶手段が記述文に
より記述されたモデルがメモリやレジスタなどの場合に
旧状態のデータを保存し、第５の緩衝手段がモデル格納
用記憶手段から読み出された命令コードの実行結果であ
る評価結果を順次蓄積し要求に応じて出力し、マイクロ
ルーチン用記憶手段がマイクロプログラミングで制御す
るルーチンを格納し、制御手段がマイクロルーチン用記
憶手段から読み出したルーチンで第４の緩衝手段，モデ
ル格納用記憶手段，演算手段，データ保存用記憶手段お
よび第５の緩衝手段を制御する。
は、第４の緩衝手段が記述文識別記憶手段からの記述文
の識別子および入力値記憶手段からの記述文の入力値を
順序蓄積し要求に応じて出力し、モデル格納用記憶手段
が記述文で記述されるモデルを命令コード化された形で
格納し、演算手段がモデル格納用記憶手段に格納された
命令コードを実行し、データ保存用記憶手段が記述文に
より記述されたモデルがメモリやレジスタなどの場合に
旧状態のデータを保存し、第５の緩衝手段がモデル格納
用記憶手段から読み出された命令コードの実行結果であ
る評価結果を順次蓄積し要求に応じて出力し、マイクロ
ルーチン用記憶手段がマイクロプログラミングで制御す
るルーチンを格納し、制御手段がマイクロルーチン用記
憶手段から読み出したルーチンで第４の緩衝手段，モデ
ル格納用記憶手段，演算手段，データ保存用記憶手段お
よび第５の緩衝手段を制御する。
次に、本発明について図面を参照して詳細に説明す
る。
る。
第１図は、本発明の一実施例に係る論理シミュレータ
を示す構成図である。本実施例の論理シミュレータは、
記述文の入力値および入力値が変化した記述文を識別す
るための情報を入力値設定メモリ10および入力変化記述
文識別メモリ30に格納する形で順次蓄積し要求に応じて
出力するFIFO（First In First Out）５と、記述文の入
力値を格納する入力値設定メモリ（入力）10と、記述文
を識別するための識別子を格納する記述文識別メモリ
（文識別）20と、入力値が変化した記述文を識別するた
めの情報を格納する入力変化記述文識別メモリ（イベン
ト）30と、記述文の識別子と記述文の入力値とを受け付
けて記述文の言語評価（シミュレーション）を行い評価
結果を返却する言語評価手段と、記述文の旧状態での出
力結果を格納する出力結果格納メモリ（出力）50と、評
価結果の変化信号を１つずつ順序付ける変化信号順序付
け回路（順序）60と、変化信号順序付け回路60のより順
序付けられた変化信号を評価結果とともに順序蓄積し要
求に応じて出力するFIFO65と、記述文の接続先を格納し
FIFO65の出力をアクセスポイント（アドレス）として読
み出される記述文接続先メモリ（接続）70と、記述文接
続先メモリ70の出力を評価結果とともに順次蓄積し要求
に応じて出力するFIFO75とから構成されている。なお、
符号80〜88は信号線を、89および90はアドレスをそれぞ
れ示す。
を示す構成図である。本実施例の論理シミュレータは、
記述文の入力値および入力値が変化した記述文を識別す
るための情報を入力値設定メモリ10および入力変化記述
文識別メモリ30に格納する形で順次蓄積し要求に応じて
出力するFIFO（First In First Out）５と、記述文の入
力値を格納する入力値設定メモリ（入力）10と、記述文
を識別するための識別子を格納する記述文識別メモリ
（文識別）20と、入力値が変化した記述文を識別するた
めの情報を格納する入力変化記述文識別メモリ（イベン
ト）30と、記述文の識別子と記述文の入力値とを受け付
けて記述文の言語評価（シミュレーション）を行い評価
結果を返却する言語評価手段と、記述文の旧状態での出
力結果を格納する出力結果格納メモリ（出力）50と、評
価結果の変化信号を１つずつ順序付ける変化信号順序付
け回路（順序）60と、変化信号順序付け回路60のより順
序付けられた変化信号を評価結果とともに順序蓄積し要
求に応じて出力するFIFO65と、記述文の接続先を格納し
FIFO65の出力をアクセスポイント（アドレス）として読
み出される記述文接続先メモリ（接続）70と、記述文接
続先メモリ70の出力を評価結果とともに順次蓄積し要求
に応じて出力するFIFO75とから構成されている。なお、
符号80〜88は信号線を、89および90はアドレスをそれぞ
れ示す。
言語評価手段は、記述文識別メモリ20からの記述文の
識別子および入力値設定メモリ10からの記述文の入力値
を順次蓄積し要求に応じて出力するFIFO110と、記述文
の評価結果を順次蓄積し要求に応じて出力するFIFO115
と、マイクロプログラミングの各種の実行ルーチンが格
納されたマイクロルーチン用メモリ（CS）120と、記述
文により記述されたメモリ（機能演算子）がメモリやレ
ジスタなどの場合に旧状態のデータを保存するデータ保
存用メモリ（DM）130と、記述文で記述されるモデルを
命令コード化された形で格納するモデル格納用メモリ
（IM）140と、記述文の言語評価（シミュレーション）
を実行する演算回路（演算）150と、FIFO110から演算回
路150までの言語評価手段全体を制御する制御回路160と
から構成されている。なお、符号170は各メモリや回路
へのデータバス、180はアドレスバス、190は制御信号線
をそれぞれ示す。
識別子および入力値設定メモリ10からの記述文の入力値
を順次蓄積し要求に応じて出力するFIFO110と、記述文
の評価結果を順次蓄積し要求に応じて出力するFIFO115
と、マイクロプログラミングの各種の実行ルーチンが格
納されたマイクロルーチン用メモリ（CS）120と、記述
文により記述されたメモリ（機能演算子）がメモリやレ
ジスタなどの場合に旧状態のデータを保存するデータ保
存用メモリ（DM）130と、記述文で記述されるモデルを
命令コード化された形で格納するモデル格納用メモリ
（IM）140と、記述文の言語評価（シミュレーション）
を実行する演算回路（演算）150と、FIFO110から演算回
路150までの言語評価手段全体を制御する制御回路160と
から構成されている。なお、符号170は各メモリや回路
へのデータバス、180はアドレスバス、190は制御信号線
をそれぞれ示す。
第２図は、論理回路をシミュレーションモデルとして
機能記述言語を使って記述した言語記述の一例を示す図
であり、上位に言語記述の一部を、下位に言語記述が実
行される際に使用される命令コードを各記述文ごとに対
比して示している。記述文Ｉは、Ｂの０〜８ビットとＣ
の０〜８ビットとを加算してＡの０〜８ビットとして出
力する加算回路を記述する記述文であり、記述文IIは、
Ｆの０〜８ビットからＧの０〜８ビットを減算してＰの
０〜８ビットとして出力する減算回路を記述する記述文
である。
機能記述言語を使って記述した言語記述の一例を示す図
であり、上位に言語記述の一部を、下位に言語記述が実
行される際に使用される命令コードを各記述文ごとに対
比して示している。記述文Ｉは、Ｂの０〜８ビットとＣ
の０〜８ビットとを加算してＡの０〜８ビットとして出
力する加算回路を記述する記述文であり、記述文IIは、
Ｆの０〜８ビットからＧの０〜８ビットを減算してＰの
０〜８ビットとして出力する減算回路を記述する記述文
である。
第３図は、第２図に示した言語記述が本実施例の論理
シミュレータにおいて論理シミュレーションされる様子
を示す図である。
シミュレータにおいて論理シミュレーションされる様子
を示す図である。
次に、このように構成された本実施例の論理シミュレ
ータの動作について、第３図を参照しながら説明する。
ータの動作について、第３図を参照しながら説明する。
論理シミュレーションの実行が始まる前に、論理シミ
ュレータ内の各メモリには、必要なデータが格納されて
いるものとする。本例では、入力値設定メモリ10には、
記述文Ｉの入力値、すなわちＢ（０＝８）の値‘0F'
（値は16進数を示す。以下同様）およびＣ（０＝８）の
値‘F0'と、記述文IIの入力値、すなわちＦ（０＝８）
の値‘0F'およびＧ（０＝８）の値‘00'とが格納されて
いる。記述文識別メモリ20には、記述文Ｉの識別子‘2
0'および記述文IIの識別子‘90'が格納されている。入
力変化記述文識別メモリ30には、記述文の入力信号の変
化が起こった箇所に‘1'が立てられている。本例では、
記述文ＩのＣと記述文IIのＦとの箇所に‘1'が立ってい
るものとする。出力結果格納メモリ50には、記述文Ｉお
よびIIの出力初期値、すなわち‘FC'および‘0E'が格納
されているものとする。記述文接続先メモリ70には、記
述文ＩおよびIIの接続先が格納されているものとする。
通常、出力信号１ビットに対して接続先として複数のビ
ットが対応しているので、第３図中に示すように、出力
信号を丸付き数字（等）で示し、その接続先を丸付き
数字と数字とをハイフンで結んで（−１等）示す。マ
イクロルーチン用メモリ120には、言語を評価するのに
必要な命令コードでなる各種のルーチンが格納されてい
る。モデル格納用メモリ140には、記述文で記述される
モデルが命令コード化された形で格納されているものと
する。
ュレータ内の各メモリには、必要なデータが格納されて
いるものとする。本例では、入力値設定メモリ10には、
記述文Ｉの入力値、すなわちＢ（０＝８）の値‘0F'
（値は16進数を示す。以下同様）およびＣ（０＝８）の
値‘F0'と、記述文IIの入力値、すなわちＦ（０＝８）
の値‘0F'およびＧ（０＝８）の値‘00'とが格納されて
いる。記述文識別メモリ20には、記述文Ｉの識別子‘2
0'および記述文IIの識別子‘90'が格納されている。入
力変化記述文識別メモリ30には、記述文の入力信号の変
化が起こった箇所に‘1'が立てられている。本例では、
記述文ＩのＣと記述文IIのＦとの箇所に‘1'が立ってい
るものとする。出力結果格納メモリ50には、記述文Ｉお
よびIIの出力初期値、すなわち‘FC'および‘0E'が格納
されているものとする。記述文接続先メモリ70には、記
述文ＩおよびIIの接続先が格納されているものとする。
通常、出力信号１ビットに対して接続先として複数のビ
ットが対応しているので、第３図中に示すように、出力
信号を丸付き数字（等）で示し、その接続先を丸付き
数字と数字とをハイフンで結んで（−１等）示す。マ
イクロルーチン用メモリ120には、言語を評価するのに
必要な命令コードでなる各種のルーチンが格納されてい
る。モデル格納用メモリ140には、記述文で記述される
モデルが命令コード化された形で格納されているものと
する。
論理シミュレーションの実行は、次のような順序で行
われる。
われる。
（１）論理シミュレータの図示しない制御手段（以下、
この制御手段については特に言及しない）は、入力変化
記述文識別メモリ30のアドレスｎで示される箇所より値
を取り出して、記述文の入力値に変化がないかどうか
（‘1'が立っているかどうか）を調べる。同時に、記述
文識別メモリ20および入力値設定メモリ10の同一のアド
レスｎで示される内容をFIFO110に送る。すなわち、ア
ドレスがｎからｎ＋１へと進む間に、記述文の識別子
‘20'と、記述文Ｉの入力値、すなわちＢ（０＝８）の
値‘0F'およびＣ（０＝８）の値‘F0'とがFIFO110に格
納される。
この制御手段については特に言及しない）は、入力変化
記述文識別メモリ30のアドレスｎで示される箇所より値
を取り出して、記述文の入力値に変化がないかどうか
（‘1'が立っているかどうか）を調べる。同時に、記述
文識別メモリ20および入力値設定メモリ10の同一のアド
レスｎで示される内容をFIFO110に送る。すなわち、ア
ドレスがｎからｎ＋１へと進む間に、記述文の識別子
‘20'と、記述文Ｉの入力値、すなわちＢ（０＝８）の
値‘0F'およびＣ（０＝８）の値‘F0'とがFIFO110に格
納される。
（２）入力変化記述文識別メモリ30のアドレスｎ＋１に
は‘1'が立っているので、記述文Ｉは入力値Ｃが変化し
たことが判り、制御回路160に対して記述文Ｉの言語評
価の実行を指令する。その後、FIFO110には、次の記述
文IIの識別子‘90'と、記述文IIの入力値、すなわちＦ
（０＝８）の値‘0F'およびＧ（０＝８）の値‘00'とを
送付する。この様子は、第４図に示されている。これに
より、記述文Ｉ以降に言語評価されるべき記述文II等の
データがFIFO110に順次蓄積される。
は‘1'が立っているので、記述文Ｉは入力値Ｃが変化し
たことが判り、制御回路160に対して記述文Ｉの言語評
価の実行を指令する。その後、FIFO110には、次の記述
文IIの識別子‘90'と、記述文IIの入力値、すなわちＦ
（０＝８）の値‘0F'およびＧ（０＝８）の値‘00'とを
送付する。この様子は、第４図に示されている。これに
より、記述文Ｉ以降に言語評価されるべき記述文II等の
データがFIFO110に順次蓄積される。
（２−１）言語評価の実行指令が制御回路160にくる
と、マイクロルーチン用メモリ120に格納された実行開
始ルーチンが働いて、制御回路160は、FIFO110から記述
文Ｉの識別子‘20'を取り出す。この識別子‘20'は、モ
デル格納用メモリ140の開始アドレスとなる。
と、マイクロルーチン用メモリ120に格納された実行開
始ルーチンが働いて、制御回路160は、FIFO110から記述
文Ｉの識別子‘20'を取り出す。この識別子‘20'は、モ
デル格納用メモリ140の開始アドレスとなる。
（２−２）次に、制御回路160は、この開始アドレス‘2
0'をもとにモデル格納用メモリ140を読み、命令コード
“GET B（０＝８）”を読み出す。
0'をもとにモデル格納用メモリ140を読み、命令コード
“GET B（０＝８）”を読み出す。
（２−３）続いて、制御回路160は、この命令コード“G
ET B（０＝８）”を実行するマイクロルーチン用メモリ
120のGET実行ルーチンを読む。
ET B（０＝８）”を実行するマイクロルーチン用メモリ
120のGET実行ルーチンを読む。
（２−４）このGET実行ルーチンの実行に基づき、制御
回路160は、FIFO110から演算回路150にＢ（０＝８）の
値‘0F'を読み込む。
回路160は、FIFO110から演算回路150にＢ（０＝８）の
値‘0F'を読み込む。
（２−５）次に、制御回路160は、モデル格納用メモリ1
40のアドレス‘20'を次のアドレスに移行し、（２−
２）〜（２−４）と同様な手順を経て、FIFO110から演
算回路150にＣ（０＝８）の値‘F0'を読み込む。
40のアドレス‘20'を次のアドレスに移行し、（２−
２）〜（２−４）と同様な手順を経て、FIFO110から演
算回路150にＣ（０＝８）の値‘F0'を読み込む。
（２−６）続いて、制御回路160は、モデル格納用メモ
リ140の次の命令コードが“ADD"であるので、マイクロ
ルーチン用メモリ120からのADD実行ルーチンを読み、こ
のADD実行ルーチンの実行に基づき、演算回路150で“Ｂ
（０＝８）.ADD.C（０＝８）”を実行させる。
リ140の次の命令コードが“ADD"であるので、マイクロ
ルーチン用メモリ120からのADD実行ルーチンを読み、こ
のADD実行ルーチンの実行に基づき、演算回路150で“Ｂ
（０＝８）.ADD.C（０＝８）”を実行させる。
（２−７）モデル格納用メモリ140の次の命令コードは
“EXIT"であるため、評価結果の出力（格納）を意味す
るので、制御回路160は、演算回路150での実行結果‘F
F'を記述文Ｉの評価結果としてFIFO115に格納する。
“EXIT"であるため、評価結果の出力（格納）を意味す
るので、制御回路160は、演算回路150での実行結果‘F
F'を記述文Ｉの評価結果としてFIFO115に格納する。
記述文Ｉの言語評価の処理が終わると、FIFO110より
記述文IIのデータが読み出され、同様に処理されて、FI
FO115に記述文IIの評価結果‘0F'が格納される。
記述文IIのデータが読み出され、同様に処理されて、FI
FO115に記述文IIの評価結果‘0F'が格納される。
このように、言語評価手段は、FIFO110にある言語評
価すべき記述文のデータを順次読み出して、記述文の評
価結果をFIFO115に格納するので、処理待ちの時間を非
常に少なくできる。この様子は、第４図に示されてい
る。
価すべき記述文のデータを順次読み出して、記述文の評
価結果をFIFO115に格納するので、処理待ちの時間を非
常に少なくできる。この様子は、第４図に示されてい
る。
（３）FIFO115に蓄積された記述文の評価結果は、順次
読み出され、出力結果格納メモリ50に格納された記述文
の旧状態の出力結果と比較される。記述文Ｉの評価結果
は‘FF'で記述文の旧状態の出力結果は‘FC'なので、下
位２ビットおよびが変化したことが判る。これらの
変化ビットおよびは、変化信号順序付け回路60で下
位ビットから１つずつ評価結果を付加してFIFO65に格納
される。また、記述文Ｉの評価結果は、出力結果格納メ
モリ50に出力結果として格納される。
読み出され、出力結果格納メモリ50に格納された記述文
の旧状態の出力結果と比較される。記述文Ｉの評価結果
は‘FF'で記述文の旧状態の出力結果は‘FC'なので、下
位２ビットおよびが変化したことが判る。これらの
変化ビットおよびは、変化信号順序付け回路60で下
位ビットから１つずつ評価結果を付加してFIFO65に格納
される。また、記述文Ｉの評価結果は、出力結果格納メ
モリ50に出力結果として格納される。
記述文Ｉの評価結果の処理が終わると、記述文IIの評
価結果がFIFO115より読み出され、同様の手続きを経てF
IFO65に変化ビットが評価結果とともに格納される。
価結果がFIFO115より読み出され、同様の手続きを経てF
IFO65に変化ビットが評価結果とともに格納される。
このように、緩衝手段としてFIFO115および65を設け
たことにより、出力結果格納メモリ50および変化信号順
序付け回路60の処理で待ち時間なく処理ができる。この
様子は、第４図に示されている。
たことにより、出力結果格納メモリ50および変化信号順
序付け回路60の処理で待ち時間なく処理ができる。この
様子は、第４図に示されている。
（４）次に、FIFO65に蓄積された記述文Ｉの変化ビット
およびをもとに記述文Ｉの接続先を記述文接続先メ
モリ70で探す。通常、出力信号１ビットに対して接続先
として複数のビットが対応しているので、変化ビット
およびに対するすべての接続先−1,−１および
−２を探し、評価結果を付加してFIFO75に順次蓄積す
る。
およびをもとに記述文Ｉの接続先を記述文接続先メ
モリ70で探す。通常、出力信号１ビットに対して接続先
として複数のビットが対応しているので、変化ビット
およびに対するすべての接続先−1,−１および
−２を探し、評価結果を付加してFIFO75に順次蓄積す
る。
このように、緩衝手段としてFIFO65および75を持つこ
とにより、記述文接続先メモリ70のアクセスを待ち時間
なく実行できる。この様子は、第４図に示されている。
とにより、記述文接続先メモリ70のアクセスを待ち時間
なく実行できる。この様子は、第４図に示されている。
（５）FIFO75に蓄積された接続および評価結果は、入力
値設定メモリ10の入力値および入力変化記述文識別メモ
リ30の入力値が変化した記述文を識別するための情報を
書き換える形でFIFO5に順次蓄積される。FIFO5には、同
機能の論理シミュレータが複数台並列に接続されていた
場合、FIFO75以外のところからもネットワークなどを通
して入力値等が送られてくるので、ここに格納されると
効率よく入力値設定メモリ10の更新および入力変化記述
文識別メモリ30の入力値が変化した記述文を識別するた
めの情報の更新を行うことができる。
値設定メモリ10の入力値および入力変化記述文識別メモ
リ30の入力値が変化した記述文を識別するための情報を
書き換える形でFIFO5に順次蓄積される。FIFO5には、同
機能の論理シミュレータが複数台並列に接続されていた
場合、FIFO75以外のところからもネットワークなどを通
して入力値等が送られてくるので、ここに格納されると
効率よく入力値設定メモリ10の更新および入力変化記述
文識別メモリ30の入力値が変化した記述文を識別するた
めの情報の更新を行うことができる。
このように、本実施例の論理シミュレータは、記述文
の言語評価（シミュレーション）を行う言語評価手段を
設けるとともに、各待合せ部分に緩衝手段を設けたこと
により、論理シミュレーションを第４図に示すような効
率的なパイプライン処理で実行することができる。
の言語評価（シミュレーション）を行う言語評価手段を
設けるとともに、各待合せ部分に緩衝手段を設けたこと
により、論理シミュレーションを第４図に示すような効
率的なパイプライン処理で実行することができる。
以上説明したように本発明は、入力値記憶手段，記述
文識別記憶手段，入力変化記述文識別記憶手段，言語評
価手段，出力結果記憶手段，変化信号順序付け手段，第
１の緩衝手段，記述文接続先記憶手段，第２の緩衝手段
および第３の緩衝手段を設けたことにより、機能記述言
語で記述されたシミュレーションモデルの論理シミュレ
ーションをハードウェアで実現して、しかも効率的なパ
イプライン処理で実行することができ、論理シミュレー
ションの実行速度を高速化できるという効果がある。
文識別記憶手段，入力変化記述文識別記憶手段，言語評
価手段，出力結果記憶手段，変化信号順序付け手段，第
１の緩衝手段，記述文接続先記憶手段，第２の緩衝手段
および第３の緩衝手段を設けたことにより、機能記述言
語で記述されたシミュレーションモデルの論理シミュレ
ーションをハードウェアで実現して、しかも効率的なパ
イプライン処理で実行することができ、論理シミュレー
ションの実行速度を高速化できるという効果がある。
また、本発明は、言語評価手段を、第４の緩衝手段，
モデル格納用記憶手段，演算手段，データ保存用記憶手
段，第５の緩衝手段，マイクロルーチン用記憶手段およ
び制御手段で構成するようにしたことにより、言語評価
を論理シミュレーションの中で独立に実行することがで
き、論理シミュレーションの実行速度をさらに高速化す
ることができるという効果がある。
モデル格納用記憶手段，演算手段，データ保存用記憶手
段，第５の緩衝手段，マイクロルーチン用記憶手段およ
び制御手段で構成するようにしたことにより、言語評価
を論理シミュレーションの中で独立に実行することがで
き、論理シミュレーションの実行速度をさらに高速化す
ることができるという効果がある。
第１図は本発明の一実施例に係る論理シミュレータを示
す構成図、 第２図は本実施例の論理シミュレータに入力される言語
記述の例と記述文に対応する命令コードの例とを示す
図、 第３図は第２図に示した言語記述の論理シミュレーショ
ンの実行過程を示す図、 第４図は本実施例の論理シミュレータにおける各処理の
流れを示すタイミングチャートである。 図において、 ５……FIFO（第３の緩衝手段）、10……入力値設定メモ
リ（入力値記憶手段）、20……記述文識別メモリ（記述
文識別記憶手段）、30……入力変化記述文識別メモリ
（入力変化記述文識別記憶手段）、50……出力結果格納
メモリ（出力結果記憶手段）、60……変化信号順序付け
回路（変化信号順序付け手段）、65……FIFO（第１の緩
衝手段）、70……記述文接続先メモリ（記述文接続先記
憶手段）、75……FIFO（第２の緩衝手段）、80〜88……
信号線、89,90……アドレス、110……FIFO（第４の緩衝
手段）、115……FIFO（第５の緩衝手段）、120……マイ
クロルーチン用メモリ（マイクロルーチン用記憶手
段）、130……データ保存用メモリ（データ保存用記憶
手段）、140……モデル格納用メモリ（モデル格納用記
憶手段）、150……演算回路（演算手段）、160……制御
回路（制御手段）、170……データバス、180……アドレ
スバス、190……制御信号線である。
す構成図、 第２図は本実施例の論理シミュレータに入力される言語
記述の例と記述文に対応する命令コードの例とを示す
図、 第３図は第２図に示した言語記述の論理シミュレーショ
ンの実行過程を示す図、 第４図は本実施例の論理シミュレータにおける各処理の
流れを示すタイミングチャートである。 図において、 ５……FIFO（第３の緩衝手段）、10……入力値設定メモ
リ（入力値記憶手段）、20……記述文識別メモリ（記述
文識別記憶手段）、30……入力変化記述文識別メモリ
（入力変化記述文識別記憶手段）、50……出力結果格納
メモリ（出力結果記憶手段）、60……変化信号順序付け
回路（変化信号順序付け手段）、65……FIFO（第１の緩
衝手段）、70……記述文接続先メモリ（記述文接続先記
憶手段）、75……FIFO（第２の緩衝手段）、80〜88……
信号線、89,90……アドレス、110……FIFO（第４の緩衝
手段）、115……FIFO（第５の緩衝手段）、120……マイ
クロルーチン用メモリ（マイクロルーチン用記憶手
段）、130……データ保存用メモリ（データ保存用記憶
手段）、140……モデル格納用メモリ（モデル格納用記
憶手段）、150……演算回路（演算手段）、160……制御
回路（制御手段）、170……データバス、180……アドレ
スバス、190……制御信号線である。
Claims (2)
- 【請求項１】機能記述言語で記述されたシミュレーショ
ンモデルの論理シミュレーションを行う機能レベルの論
理シミュレータにおいて、 記述文の入力値を格納する入力値記憶手段と、 記述文の識別子を格納する記述文識別記憶手段と、 論理シミュレーション時に入力値が変化した記述文を識
別するための情報を格納する入力変化記述文識別記憶手
段と、 前記記述文識別記憶手段からの記述文の識別子と前記入
力値記憶手段からの記述文の入力値とを受け付けて記述
文の言語評価を行い評価結果を返却する言語評価手段
と、 記述文の旧状態での出力結果を格納する出力結果記憶手
段と、 この出力結果記憶手段に格納された記述文の旧状態での
出力結果と前記言語評価手段による新たな評価結果とを
比較して変化信号を１つずつ順序付ける変化信号順序付
け手段と、 この変化信号順序付け手段により順序付けられた変化信
号を評価結果とともに順次蓄積し要求に応じて出力する
第１の緩衝手段と、 記述文の接続先を格納する記述文接続先記憶手段と、 前記第１の緩衝手段の出力をもとに前記記述文接続先記
憶手段から読み出された記述文の接続先を評価結果とと
もに順次蓄積し要求に応じて出力する第２の緩衝手段
と、 この第２の緩衝手段の出力を入力して前記入力値記憶手
段および前記入力変化記述文識別記憶手段に設定する形
で順次蓄積し要求に応じて出力する第３の緩衝手段と を有することを特徴とする論理シミュレータ。 - 【請求項２】前記言語評価手段が、 前記記述文識別記憶手段からの記述文の識別子および前
記入力値記憶手段からの記述文の入力値を順次蓄積し要
求に応じて出力する第４の緩衝手段と、 記述文で記述されるモデルを命令コード化された形で格
納するモデル格納用記憶手段と、 このモデル格納用記憶手段に格納された命令コードを実
行する演算手段と、 記述文により記述されたモデルがメモリやレジスタなど
の場合に旧状態のデータを保存するデータ保存用記憶手
段と、 前記モデル格納用記憶手段から読み出された命令コード
の実行結果である評価結果を順次蓄積し要求に応じて出
力する第５の緩衝手段と、 マイクロプログラミングで制御するルーチンを格納する
マイクロルーチン用記憶手段と、 このマイクロルーチン用記憶手段から読み出したルーチ
ンで前記第４の緩衝手段，前記モデル格納用記憶手段，
前記演算手段，前記データ保存用記憶手段および前記第
５の緩衝手段を制御する制御手段と を有することを特徴とする請求項１記載の論理シミュレ
ータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318102A JP2586155B2 (ja) | 1989-12-07 | 1989-12-07 | 論理シミュレータ |
| US08/074,725 US5572708A (en) | 1989-02-28 | 1993-06-10 | Hardware simulator capable of dealing with a description of a functional level |
| US08/432,260 US5689683A (en) | 1989-02-28 | 1995-05-01 | Hardware simulator capable of dealing with a description of a functional level |
| US08/432,270 US6157904A (en) | 1989-02-28 | 1995-05-01 | Hardware simulator capable of dealing with a description of a functional level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318102A JP2586155B2 (ja) | 1989-12-07 | 1989-12-07 | 論理シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03177976A JPH03177976A (ja) | 1991-08-01 |
| JP2586155B2 true JP2586155B2 (ja) | 1997-02-26 |
Family
ID=18095512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318102A Expired - Fee Related JP2586155B2 (ja) | 1989-02-28 | 1989-12-07 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586155B2 (ja) |
-
1989
- 1989-12-07 JP JP1318102A patent/JP2586155B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03177976A (ja) | 1991-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |